JPS58129658A - マイクロプログラム制御装置 - Google Patents
マイクロプログラム制御装置Info
- Publication number
- JPS58129658A JPS58129658A JP1356382A JP1356382A JPS58129658A JP S58129658 A JPS58129658 A JP S58129658A JP 1356382 A JP1356382 A JP 1356382A JP 1356382 A JP1356382 A JP 1356382A JP S58129658 A JPS58129658 A JP S58129658A
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- JP
- Japan
- Prior art keywords
- register
- interrupt
- general
- output
- gate
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F9/00—Arrangements for program control, e.g. control units
- G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
- G06F9/22—Microcontrol or microprogram arrangements
Landscapes
- Engineering & Computer Science (AREA)
- Software Systems (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は情報部１ｌｌｌｋ置における！イタ−プログラ
ム制御鏑置に関し、特に被数の割込みレベル間で同一の
汎用レジスーパンクを分割して共用しているマイタログ
ログラム制御鋏ｌ！に関する。
ム制御鏑置に関し、特に被数の割込みレベル間で同一の
汎用レジスーパンクを分割して共用しているマイタログ
ログラム制御鋏ｌ！に関する。
従来から、被数の割込みレベル間で同一の汎用レジスタ
パンクを分割して共用しているマイク−７ａダラム制御
装置においては、ｗＩ数の割込ミソベル間で同一の汎用
レジスーバンタを次の重過）の方法のい、ずれかによっ
て分割、共用していえ。
パンクを分割して共用しているマイク−７ａダラム制御
装置においては、ｗＩ数の割込ミソベル間で同一の汎用
レジスーバンタを次の重過）の方法のい、ずれかによっ
て分割、共用していえ。
第１の方法においては、割込みが起寝て割込みレベｋを
変更する時には、割込拳前の割込率レベルに竜ットされ
てい為汎用レジスーパンクの内容を最初１１１Ｃｑイタ
ロブロダツム制ａｍｔＯ主記憶装置に退避１！着、つぎ
に割込み処理ルーチンに汎用レジメタパンＩを使わせる
。この割込み錫層ルーチｙが終了し食後、もとＯ１＆層
ルーチンに戻ゐ前に過避畜れえ内容を汎用レジスーパン
クに俵＃Ｉさせ為。
変更する時には、割込拳前の割込率レベルに竜ットされ
てい為汎用レジスーパンクの内容を最初１１１Ｃｑイタ
ロブロダツム制ａｍｔＯ主記憶装置に退避１！着、つぎ
に割込み処理ルーチンに汎用レジメタパンＩを使わせる
。この割込み錫層ルーチｙが終了し食後、もとＯ１＆層
ルーチンに戻ゐ前に過避畜れえ内容を汎用レジスーパン
クに俵＃Ｉさせ為。
第２の方法においては、検数の割込みレベル間で使用さ
れる同一の汎用レジスタパンクをあらかじめ定められ九
約東にしたがって分割しておき、それぞれの割込みレベ
ルに応じて割癲てられ九レジスタ群を使用する０例えに
１ある割込みレベル群には奇数レジスタ群、他の割込み
レベル群には偶数レジスタ群を割癲てるように構成する
。
れる同一の汎用レジスタパンクをあらかじめ定められ九
約東にしたがって分割しておき、それぞれの割込みレベ
ルに応じて割癲てられ九レジスタ群を使用する０例えに
１ある割込みレベル群には奇数レジスタ群、他の割込み
レベル群には偶数レジスタ群を割癲てるように構成する
。
第１の方法においては割込みが起る度に汎用レジスタパ
ンクの内容を退避した多復帰したシする必要があ）、処
理に無駄な時間を費やすという欠点があった。一方、第
鵞の方法においては、処理ルーチンを奥行する−に各側
込みレベルに応じて意識的に汎用レジスタ群を使いわけ
為必要があ夛、使用する予定の汎用レジスタを指定する
ためのサラルーチンを各ルーチンに含む必要があるｊＩ
Ａう欠点があつえ。
ンクの内容を退避した多復帰したシする必要があ）、処
理に無駄な時間を費やすという欠点があった。一方、第
鵞の方法においては、処理ルーチンを奥行する−に各側
込みレベルに応じて意識的に汎用レジスタ群を使いわけ
為必要があ夛、使用する予定の汎用レジスタを指定する
ためのサラルーチンを各ルーチンに含む必要があるｊＩ
Ａう欠点があつえ。
本発明の目的はマイタ賞命令に含壕れている汎用レジス
タ指定フィールドの内容を検数の割込みレベルのそれぞ
れに＊１応して解読することＫよ〕、汎用レジスタパン
ク内のレジスタが選択的に割癲てもれるように構成した
マイクロプログラム制御装置を提供するζ七にある。
タ指定フィールドの内容を検数の割込みレベルのそれぞ
れに＊１応して解読することＫよ〕、汎用レジスタパン
ク内のレジスタが選択的に割癲てもれるように構成した
マイクロプログラム制御装置を提供するζ七にある。
本発明によって構成しえマイクロプログラム制御装置は
マイター命令レジスー１割込みレジスタ。
マイター命令レジスー１割込みレジスタ。
ならびにデコーダを真値し、汎用レジスタパンク内で選
択的にレジスタ七割当てるように構成したものｅある。
択的にレジスタ七割当てるように構成したものｅある。
マイクロ命令レジスタはマイター命令の実行時１ｃｑイ
ター命令を格納す↓えめのレジスタで、汎用レジスタ指
定フィールドを保持する大めの汎用レジメー指定フィー
ルド領域を含む。
ター命令を格納す↓えめのレジスタで、汎用レジスタ指
定フィールドを保持する大めの汎用レジメー指定フィー
ルド領域を含む。
割込みレジスタでは検数の割込みレベルの個々に対応し
て被数０割込みレベル信号を発生すゐ、デコーダには汎
用レジスタ指定フィールド０内容、なもびＫｌｌ数の割
込みレベルのそれぞれに刺応しえ個々の割込みレベル信
号を組合わせて岡峙に加える。デコーダではこの組合わ
せを解読して汎用レジスタ指定信号を得る。＋こて、汎
用レジスタパンク内て選択的にレジスタが割織てられる
。
て被数０割込みレベル信号を発生すゐ、デコーダには汎
用レジスタ指定フィールド０内容、なもびＫｌｌ数の割
込みレベルのそれぞれに刺応しえ個々の割込みレベル信
号を組合わせて岡峙に加える。デコーダではこの組合わ
せを解読して汎用レジスタ指定信号を得る。＋こて、汎
用レジスタパンク内て選択的にレジスタが割織てられる
。
次に図画を参照して本発明をさらに詳ａｌＫｌｌｌ！す
為。
為。
第１図は本発明によるマイクロプログラム制御装置の実
施例を示すブロック図である。第１図において、マイク
ロ命令レジスタ１は実行中のマイクロ命令を保持する。
施例を示すブロック図である。第１図において、マイク
ロ命令レジスタ１は実行中のマイクロ命令を保持する。
マイクロ命令レジスタ１の領域２ｒｉ汎用レジスタ指定
フィールドを保持すゐための汎用レジスタ指定フィール
ド領域２である。
フィールドを保持すゐための汎用レジスタ指定フィール
ド領域２である。
汎用レジスタ指定フィールド領域２の出力線１０〜１３
ｔｉデコーダ・に接続されている０割込みレジスタ５ｔ
ｉｚビツトの割込みレベル信号を出力するもので、第１
のゲート４．第鵞のゲートＴ、ならびに第３のゲートｓ
を介してデコーダーに接続されている。第１のグー）４
ｆｌＮＯＲゲートてあり、割込みレジスタ３かもの鵞ビ
ットの割込みレベル信号ｔゲートする。＠２のゲートＴ
はムＮＤゲートであ〉、セラトリ噌ット形アリツブフロ
ップ畠の出力状１１に対応して第１のゲート４の出力を
選択して第３のゲート１へ送出する。第３のゲート５は
ＯＲゲートであ）、第３のグー）１０出力と汎用レジス
タ指定フィールド領域２の一部の内容とが入力されてい
る。デコーダーには！イクー命令レジスタ１の汎用レジ
スタ指定フィールド領１１１４の出力、ならびに第３の
ゲートＳの出力とが入力されている。デフ−メロ０入力
＠１ｌｒｉ！”。
ｔｉデコーダ・に接続されている０割込みレジスタ５ｔ
ｉｚビツトの割込みレベル信号を出力するもので、第１
のゲート４．第鵞のゲートＴ、ならびに第３のゲートｓ
を介してデコーダーに接続されている。第１のグー）４
ｆｌＮＯＲゲートてあり、割込みレジスタ３かもの鵞ビ
ットの割込みレベル信号ｔゲートする。＠２のゲートＴ
はムＮＤゲートであ〉、セラトリ噌ット形アリツブフロ
ップ畠の出力状１１に対応して第１のゲート４の出力を
選択して第３のゲート１へ送出する。第３のゲート５は
ＯＲゲートであ）、第３のグー）１０出力と汎用レジス
タ指定フィールド領域２の一部の内容とが入力されてい
る。デコーダーには！イクー命令レジスタ１の汎用レジ
スタ指定フィールド領１１１４の出力、ならびに第３の
ゲートＳの出力とが入力されている。デフ−メロ０入力
＠１ｌｒｉ！”。
入力線１１Ｆｉ鵞−人力−１ｓは鵞１、入力線１４は鵞
・ をそれぞれ示している。
・ をそれぞれ示している。
割込みレベルは割込みレジスタ３から出力されえ鵞ピッ
）０割込みレベル信号によって定ＩＩされている。い★
説明を簡単にすゐえめＯ・をＬＶ・（Ｖ’４．ｋＯ）
、０１をＬＶ １ （レヘｅ １ ）と仮輩す為０重
え汎用レジヌーバン／は１パｙりあえ）１６ワードで構
成され、各ワードをＧＲＯ，ＧＲｌ、ＧＲＩｉｌ、ＧＲ
Ｉ、ＧＲ４，ＧＲｌｉ、Ｇｌｌ。
）０割込みレベル信号によって定ＩＩされている。い★
説明を簡単にすゐえめＯ・をＬＶ・（Ｖ’４．ｋＯ）
、０１をＬＶ １ （レヘｅ １ ）と仮輩す為０重
え汎用レジヌーバン／は１パｙりあえ）１６ワードで構
成され、各ワードをＧＲＯ，ＧＲｌ、ＧＲＩｉｌ、ＧＲ
Ｉ、ＧＲ４，ＧＲｌｉ、Ｇｌｌ。
ＧＲＴ、ＧＲＩ、ＧＲＩ、ＧＲｌ、 ＧＲＩｉ、 ＧＲ
Ｏ，ＧＲＤ、Ｇ凰１．ＧＲｌとする。汎用レジヌタバｙ
／は３パンタ構成されていると仮定し、第１のパンク、
第３のパンク、第３のパンクをそれぞれＧＭ＠、ＧＢＩ
、Ｇｌｌとする。こむで割込みレベルと汎用レジメーパ
ンクとＯ対応を、例えはそれぞれり「のようＫｌｌ定す
る。
Ｏ，ＧＲＤ、Ｇ凰１．ＧＲｌとする。汎用レジヌタバｙ
／は３パンタ構成されていると仮定し、第１のパンク、
第３のパンク、第３のパンクをそれぞれＧＭ＠、ＧＢＩ
、Ｇｌｌとする。こむで割込みレベルと汎用レジメーパ
ンクとＯ対応を、例えはそれぞれり「のようＫｌｌ定す
る。
ＬＶＯ：
ＧＢＯの奇数レジスタ
（ＧＲＩ、ＧＲｌ１，０Ｒ１１，ＧＲ７゜ＧＢＯ，ＧＲ
Ｂ、ＧＲＤ、ＧＲｌ） ＬＶＩ： ＧＢＯの偶数レジスタ （ＧＲＯ，ＧＲＩ、ＧＲ４，ＧＲｌ。
Ｂ、ＧＲＤ、ＧＲｌ） ＬＶＩ： ＧＢＯの偶数レジスタ （ＧＲＯ，ＧＲＩ、ＧＲ４，ＧＲｌ。
ＧＲｌ、ＧＲム、ＧＲＯ，ＧＲＩＩ）
ここでＬＶＯとＬＶＩとで次のような部層を行うものと
仮定する。すなわち、 ＬＶＯ”ｔ”は ＧＲＩ−＋ＧＲＩ ＧＲＩ−＋ＧＲｔ ＧＲｌ−＋ＧＲ１ 一方、ＬＶＩでは ＧＲＯ−＋ＧＲ４ ＧＲ鵞→ＧＲＯ ＧＲ４→ＧＲ鵞 である七する。ＬＶＯとＬＶＩとの比較をしてみるとＧ
ＲｌとＧＲＯＪ：＃対応し、ＧＲ８＆ＧＲ４とが対応し
、ＧｋＬｓと〇Ｒ雪とが対応している。
仮定する。すなわち、 ＬＶＯ”ｔ”は ＧＲＩ−＋ＧＲＩ ＧＲＩ−＋ＧＲｔ ＧＲｌ−＋ＧＲ１ 一方、ＬＶＩでは ＧＲＯ−＋ＧＲ４ ＧＲ鵞→ＧＲＯ ＧＲ４→ＧＲ鵞 である七する。ＬＶＯとＬＶＩとの比較をしてみるとＧ
ＲｌとＧＲＯＪ：＃対応し、ＧＲ８＆ＧＲ４とが対応し
、ＧｋＬｓと〇Ｒ雪とが対応している。
このようにすればＬＶ・のルーチンとＬＶＩのルーチン
とで同じ内容の汎用レジスタ指定フィールドを蒙うこと
がで自る。すなわち、ＬＶ・のルーチンはＬＶＩのサブ
ルーチンを使用して実行できるわけである。
とで同じ内容の汎用レジスタ指定フィールドを蒙うこと
がで自る。すなわち、ＬＶ・のルーチンはＬＶＩのサブ
ルーチンを使用して実行できるわけである。
第１図においてセラトリ噌ット形アリツプフーッグ・は
ＬＶ・とＬＶＩにおいて竜ツトされていると仮定する。
ＬＶ・とＬＶＩにおいて竜ツトされていると仮定する。
ＬＶ・であれば割込みレジスタ３０出力は・・であるＯ
で、第１のグー）４０出力は１になる。よって、マイタ
冒命令しジメ−１の汎用レジメ声指定フィールド領械！
の出力−１・が・であれば第１のゲートｉの出力は１と
なって奇数レジスタ書号よ）ｌだけ小さい偶数レジスタ
Ｉ４Ｉが＃１電１れる＊ つｔ Ｋ Ｌ Ｖ ｔ ｏ場
１ 割込与しジスー１０出力は・１てあ）、第１のゲー
ト４−Ｏ出力は・と聡る。汎用レジスー指定フィールド
領域宜の出力−１・が・てあれば第１のグー）ＩＯ出力
は・に職うて偶数レジスタ番号が指定されない。
で、第１のグー）４０出力は１になる。よって、マイタ
冒命令しジメ−１の汎用レジメ声指定フィールド領械！
の出力−１・が・であれば第１のゲートｉの出力は１と
なって奇数レジスタ書号よ）ｌだけ小さい偶数レジスタ
Ｉ４Ｉが＃１電１れる＊ つｔ Ｋ Ｌ Ｖ ｔ ｏ場
１ 割込与しジスー１０出力は・１てあ）、第１のゲー
ト４−Ｏ出力は・と聡る。汎用レジスー指定フィールド
領域宜の出力−１・が・てあれば第１のグー）ＩＯ出力
は・に職うて偶数レジスタ番号が指定されない。
以上説明しえように、本ｌｉ＠によれば複数の割込みレ
ベル間で同一レジスタバンクを分割して共用する場合、
これら割込みレベル間で同一のサブルーチンを共有でき
るので、マイクロ命令格納領域の大きさを削減すること
ができるという利点がめる。本発明によれば、汎用レジ
スタパンクの数と割込みレベルの数とが同一の場合には
、各汎用レジスタパンクに各側込みレベルを一対−に対
応させることができる利点４ある。しかし、先行技術と
同様に割込みレベル信号を汎用レジスタの指定に反映さ
せないように構成することも可能である。
ベル間で同一レジスタバンクを分割して共用する場合、
これら割込みレベル間で同一のサブルーチンを共有でき
るので、マイクロ命令格納領域の大きさを削減すること
ができるという利点がめる。本発明によれば、汎用レジ
スタパンクの数と割込みレベルの数とが同一の場合には
、各汎用レジスタパンクに各側込みレベルを一対−に対
応させることができる利点４ある。しかし、先行技術と
同様に割込みレベル信号を汎用レジスタの指定に反映さ
せないように構成することも可能である。
本発明の前述しえ実施例では割込みレジスタから出力さ
れる割込みレベル信号ＩＩｉ鵞ビットで構成されている
が、ｎ （ｍａｌ）ビットの割込みレベル信号４実現可
能であ〕、ひとつの汎用レジスタバンクｔｌｎ箇の割込
みレベルに分割して使用することもで―る。
れる割込みレベル信号ＩＩｉ鵞ビットで構成されている
が、ｎ （ｍａｌ）ビットの割込みレベル信号４実現可
能であ〕、ひとつの汎用レジスタバンクｔｌｎ箇の割込
みレベルに分割して使用することもで―る。
第１図は本発明によるマイクログログラム制御装瞳の実
施例を示すプ■ツタ図である。 １・幸・ｉイタリ命令レジスタ ２・・・汎用レジスタ指定フィールド領竣３・・・割込
みレジスタ ４、Ｉ、ｒ・・・ゲート ・・・・デコーダ 口・Φ・セットＶ竜ット形アリツプフーッグ特許出願人
日本電気株変会社 代濡人 弁理士 井 ノ ロ 串
施例を示すプ■ツタ図である。 １・幸・ｉイタリ命令レジスタ ２・・・汎用レジスタ指定フィールド領竣３・・・割込
みレジスタ ４、Ｉ、ｒ・・・ゲート ・・・・デコーダ 口・Φ・セットＶ竜ット形アリツプフーッグ特許出願人
日本電気株変会社 代濡人 弁理士 井 ノ ロ 串
Claims (1)
- 複舷の割込みレベルを有し、且つ前記複数の割込ミソベ
ル間で同一の汎用レジスタパンクを分割して共有してい
る！イク薗プログラム制御装置において、マイクロ命令
実行時にマイク−命令を格納するための目的を有し、且
つ汎用レジスタ指定フィールド領域を含む！イクー命令
レジスタと、前記複数の割込みレベルの個々に対応して
複数の割込みレベル信号を発生する九めの割込みレジス
タと、前記ｉイクロ命令レジスタの前記汎用レジスタ指
定フィールド領域の内容ならびに餉記豪数の割込みレベ
ル信号のそれぞれを同時に入力して解読し、前記内容な
らびに帥記割込みレベル信号の組合わせによって決蛯さ
れる汎用レジスタ指定信号を得るためのデコーダとを具
備し、前記汎用レジスタパンク内で前記汎用レジスタ指
定信号に対応してレジスタが割当てられるように構成し
たこ七を特徴としえマイクロプログラム制御鋏鍍。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1356382A JPS58129658A (ja) | 1982-01-29 | 1982-01-29 | マイクロプログラム制御装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1356382A JPS58129658A (ja) | 1982-01-29 | 1982-01-29 | マイクロプログラム制御装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS58129658A true JPS58129658A (ja) | 1983-08-02 |
Family
ID=11836635
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1356382A Pending JPS58129658A (ja) | 1982-01-29 | 1982-01-29 | マイクロプログラム制御装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58129658A (ja) |
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59223854A (ja) * | 1983-06-02 | 1984-12-15 | Omron Tateisi Electronics Co | プログラマブル・コントロ−ラ |
| JPS60134940A (ja) * | 1983-12-23 | 1985-07-18 | Hitachi Ltd | 情報処理装置のレジスタ選択方式 |
| JPS6177937A (ja) * | 1984-09-26 | 1986-04-21 | Nec Corp | 情報処理装置 |
| JPS61134265A (ja) * | 1984-12-03 | 1986-06-21 | Nec Corp | ドツトパタ−ン出力装置 |
| JPH02293931A (ja) * | 1989-05-08 | 1990-12-05 | Matsushita Electric Ind Co Ltd | 制御装置 |
| JPH04211838A (ja) * | 1990-01-05 | 1992-08-03 | Motorola Inc | デジタルデータプロセッサおよびその作動方法 |
| EP1759810A1 (en) | 2005-08-31 | 2007-03-07 | Shin-Etsu Chemical Co., Ltd. | Wafer polishing method and polished wafer |
-
1982
- 1982-01-29 JP JP1356382A patent/JPS58129658A/ja active Pending
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59223854A (ja) * | 1983-06-02 | 1984-12-15 | Omron Tateisi Electronics Co | プログラマブル・コントロ−ラ |
| JPS60134940A (ja) * | 1983-12-23 | 1985-07-18 | Hitachi Ltd | 情報処理装置のレジスタ選択方式 |
| JPS6177937A (ja) * | 1984-09-26 | 1986-04-21 | Nec Corp | 情報処理装置 |
| JPS61134265A (ja) * | 1984-12-03 | 1986-06-21 | Nec Corp | ドツトパタ−ン出力装置 |
| JPH02293931A (ja) * | 1989-05-08 | 1990-12-05 | Matsushita Electric Ind Co Ltd | 制御装置 |
| JPH04211838A (ja) * | 1990-01-05 | 1992-08-03 | Motorola Inc | デジタルデータプロセッサおよびその作動方法 |
| EP1759810A1 (en) | 2005-08-31 | 2007-03-07 | Shin-Etsu Chemical Co., Ltd. | Wafer polishing method and polished wafer |
| US7588481B2 (en) | 2005-08-31 | 2009-09-15 | Shin-Etsu Chemical Co., Ltd. | Wafer polishing method and polished wafer |
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