JPS59208663A - リ−ドオンリ−メモリのアドレス数を拡張する方法および装置 - Google Patents
リ−ドオンリ−メモリのアドレス数を拡張する方法および装置Info
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- JPS59208663A JPS59208663A JP8394983A JP8394983A JPS59208663A JP S59208663 A JPS59208663 A JP S59208663A JP 8394983 A JP8394983 A JP 8394983A JP 8394983 A JP8394983 A JP 8394983A JP S59208663 A JPS59208663 A JP S59208663A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は、リードオンリーメモリのアＩ−レス数を拡張
する方法および装置に関し、とくに、既存のプロセッサ
を備えたデジタル８１にプログラムを供給するリードオ
ンリーメモリのアドレス数を拡張してメモリ容量、プロ
グラム容量を拡張するだめの方法および装置に関するも
のである。
する方法および装置に関し、とくに、既存のプロセッサ
を備えたデジタル８１にプログラムを供給するリードオ
ンリーメモリのアドレス数を拡張してメモリ容量、プロ
グラム容量を拡張するだめの方法および装置に関するも
のである。
プロセッサを用いたデジタル装置は、基本的には第１図
に示Ｊように、プロセッサ（ＣＰＵ）にランタムアクセ
スメモリ（ＲＡＭ）、リードオンリーメモリ（ＲＯＭ＞
、インターフェース（Ｉｌｏ）をアドレスバス（ＡＢ）
、データバス（ＤＢ）ににり相互に接続して構成されて
いる。
に示Ｊように、プロセッサ（ＣＰＵ）にランタムアクセ
スメモリ（ＲＡＭ）、リードオンリーメモリ（ＲＯＭ＞
、インターフェース（Ｉｌｏ）をアドレスバス（ＡＢ）
、データバス（ＤＢ）ににり相互に接続して構成されて
いる。
このにうなデジタル装置におけるプログラム容量は、Ｃ
ＰＵからＲＡＭ、ＲＯＭ、インターフェースにアドレス
信号を送るためのアドレスバスＡＢを（画成するアドレ
ス線の数によって決まり、ＲＯＭのメモリ容量は、ＣＰ
ＵからＲＯＭに与えられるアドレス線の数によって決ま
る。
ＰＵからＲＡＭ、ＲＯＭ、インターフェースにアドレス
信号を送るためのアドレスバスＡＢを（画成するアドレ
ス線の数によって決まり、ＲＯＭのメモリ容量は、ＣＰ
ＵからＲＯＭに与えられるアドレス線の数によって決ま
る。
ところで、ビデオゲーム用デジタル装置では、一般に、
１６個のアドレスポートと、８個のデータポートを右す
る８ビツト型式のＣＰＵ （例えば米国モステクノロジ
社製の製品番号６５０２）が用いられている。この場合
、装置全体として２１６ずなわち６５，５３６個のプ［
Ｊグラムを認識づることができる。一方、この種のデジ
タル装置℃は、ＣＰＵからＲＯＭに与えられるアドレス
線の数は特定され、このため、この装置に接続されるＲ
ＯＭも特定され、そのメモリ容量も必然的に限定され
ていた。例えば、ＲＯＭ用のアドレス線を１２本とした
デジタル装置では、ＲＯＭとして、第２図に示すように
、１２個のアドレスポートＡｏ〜Ａ１１と、８個のデー
タポートＤＯ〜Ｄ７と、１個の素子選択ポートａＳを有
１−る４にバイトのメモリ素子（例えば米国インテル社
製の製品番号１２７３２）しか接続できず、この４ Ｋ
バイトのメモリ素子では、アドレスポートが１２個ひあ
るから、ＲＯＭ１個当たりのメモリ容量は、２ ′？ｌ
なわち４．０９６個であり、それ１ス」−拡張すること
はできない。
１６個のアドレスポートと、８個のデータポートを右す
る８ビツト型式のＣＰＵ （例えば米国モステクノロジ
社製の製品番号６５０２）が用いられている。この場合
、装置全体として２１６ずなわち６５，５３６個のプ［
Ｊグラムを認識づることができる。一方、この種のデジ
タル装置℃は、ＣＰＵからＲＯＭに与えられるアドレス
線の数は特定され、このため、この装置に接続されるＲ
ＯＭも特定され、そのメモリ容量も必然的に限定され
ていた。例えば、ＲＯＭ用のアドレス線を１２本とした
デジタル装置では、ＲＯＭとして、第２図に示すように
、１２個のアドレスポートＡｏ〜Ａ１１と、８個のデー
タポートＤＯ〜Ｄ７と、１個の素子選択ポートａＳを有
１−る４にバイトのメモリ素子（例えば米国インテル社
製の製品番号１２７３２）しか接続できず、この４ Ｋ
バイトのメモリ素子では、アドレスポートが１２個ひあ
るから、ＲＯＭ１個当たりのメモリ容量は、２ ′？ｌ
なわち４．０９６個であり、それ１ス」−拡張すること
はできない。
なお、上記デジタル装置においで、装置本体に対してメ
モリ素子をＲＯＭ単位でカートリッジ式に取替自在とし
たものが周知であるが、従来では、該装置に接続可能な
メモリ素子が機種によって特定されているために、たと
えメモリ素子を取替えたとしても、ＲＯＭ自身のメモリ
容量を拡張することはできず、装置全体の実効プログラ
ム容量を拡張づ−ることもできなかった。
モリ素子をＲＯＭ単位でカートリッジ式に取替自在とし
たものが周知であるが、従来では、該装置に接続可能な
メモリ素子が機種によって特定されているために、たと
えメモリ素子を取替えたとしても、ＲＯＭ自身のメモリ
容量を拡張することはできず、装置全体の実効プログラ
ム容量を拡張づ−ることもできなかった。
本発明は、このような事情に鑑み、決められた数のアド
レスボー１−を備えたＣＰＵに対して、ＣＰＵからＲＯ
Ｍに与えられるノアドレス線（例えば１２本）Ｊ二り多
く（例えば１３個以上）のアドレスポートをもったメモ
リ素子を使用できるようにすると共に、ＣＰＵからＲＯ
Ｍに与えられる限られた信号だ（）で、前記メモリ素子
のアドレスページを選択できるにうにし、ＲＯＭのアド
レス数を拡張してメモリ容量を拡張させ、デジタル装置
のプログラム容量を拡張させ得る方法おＪ：び装置を１
１ｙ供′づるものである。
レスボー１−を備えたＣＰＵに対して、ＣＰＵからＲＯ
Ｍに与えられるノアドレス線（例えば１２本）Ｊ二り多
く（例えば１３個以上）のアドレスポートをもったメモ
リ素子を使用できるようにすると共に、ＣＰＵからＲＯ
Ｍに与えられる限られた信号だ（）で、前記メモリ素子
のアドレスページを選択できるにうにし、ＲＯＭのアド
レス数を拡張してメモリ容量を拡張させ、デジタル装置
のプログラム容量を拡張させ得る方法おＪ：び装置を１
１ｙ供′づるものである。
ずなわら、本発明の方法は、ＣＰＵにアドレス、データ
等の信号線により接続されるＲＯＭに、前記ＣＰＵから
ＲＯＭに与えられるアドレス線より多いアドレスポート
を有Ｊるメモリ素子を用い、ＣＰＵから前記メモリ素子
に特定の７１−レス信号が送られたときに、その特定ア
ドレスに対応づる特定のデータ信号に基いて前記特定７
７ドレス信号を、前記メモリ素子のＣＰＵに接続され−
Ｃいない余剰アドレスポートに導いて該メモリ素子のア
ドレスページを選択すると共に、そのページ選択状態を
保持させるようにしｌこことを特徴とするものである。
等の信号線により接続されるＲＯＭに、前記ＣＰＵから
ＲＯＭに与えられるアドレス線より多いアドレスポート
を有Ｊるメモリ素子を用い、ＣＰＵから前記メモリ素子
に特定の７１−レス信号が送られたときに、その特定ア
ドレスに対応づる特定のデータ信号に基いて前記特定７
７ドレス信号を、前記メモリ素子のＣＰＵに接続され−
Ｃいない余剰アドレスポートに導いて該メモリ素子のア
ドレスページを選択すると共に、そのページ選択状態を
保持させるようにしｌこことを特徴とするものである。
また、本発明の装置は、ＣＰ ｊＪに接続されるＲＯＭ
が、ＣＰＵからＲＯＭに与えられるアドレス線より多い
アドレスポートを右づるメモリ素子にて構成され、該メ
モリ素子の素子選択ボー１〜に、ＣＰＵから該メモリ素
子に特定のアドレス信号が与えられたときに該メモリ水
子を不活性としかつ特定以外のアドレス信号が与えられ
たときに該メモリ素子を活性とする信号を導くグー１−
回路が接続され、前記メモリ素子のＣＰ Ｕに接続され
ていない余剰アドレスポートに、前記特定のアドレス信
号とそれに対応する特定のデータ信号に基いてメモリ素
子のアドレスページを選択する信号を導くページ選択回
路と、前記ページ選択信号を保持して前記ページ選択状
態を保持する保持回路とが接続されていることを特徴と
するものである。
が、ＣＰＵからＲＯＭに与えられるアドレス線より多い
アドレスポートを右づるメモリ素子にて構成され、該メ
モリ素子の素子選択ボー１〜に、ＣＰＵから該メモリ素
子に特定のアドレス信号が与えられたときに該メモリ水
子を不活性としかつ特定以外のアドレス信号が与えられ
たときに該メモリ素子を活性とする信号を導くグー１−
回路が接続され、前記メモリ素子のＣＰ Ｕに接続され
ていない余剰アドレスポートに、前記特定のアドレス信
号とそれに対応する特定のデータ信号に基いてメモリ素
子のアドレスページを選択する信号を導くページ選択回
路と、前記ページ選択信号を保持して前記ページ選択状
態を保持する保持回路とが接続されていることを特徴と
するものである。
以下、本発明の実施例を図によって説明する。
第３図は、本発明方法を実施するための装置の一例を示
す回路図である。図において、１はＣＰＵ、２はデコー
ダであって、これらは既存のデジタル装置に組込まれて
いる。
す回路図である。図において、１はＣＰＵ、２はデコー
ダであって、これらは既存のデジタル装置に組込まれて
いる。
ｃｐｕ ｉは、市販の８ビツト型式の素子にて構成され
、８個のデータボートＤｏ−Ｄ７と、１６個のアドレス
ボートＡＯ〜△１５を備えている。従って、このＣＰＵ
１に接続されるデータバスＤＢは８本のデータ線ρ０〜
ρ７によって構成され、アドレスバスＡＢは１６本のア
ドレス線ＬＯ〜Ｌ ＋５によって構成される。上記アド
レス線ＬＯ〜Ｌ１５のうち、この実施例ではＲＯＭに与
えられるアドレス線をＬｏ〜「１１までの１２本とし、
残り４本のアドレス線１１２〜Ｌ１５をＲＯＭに対する
素子選択用およびＲＡＭに対するリード、ライト信号用
等に用いている。
、８個のデータボートＤｏ−Ｄ７と、１６個のアドレス
ボートＡＯ〜△１５を備えている。従って、このＣＰＵ
１に接続されるデータバスＤＢは８本のデータ線ρ０〜
ρ７によって構成され、アドレスバスＡＢは１６本のア
ドレス線ＬＯ〜Ｌ ＋５によって構成される。上記アド
レス線ＬＯ〜Ｌ１５のうち、この実施例ではＲＯＭに与
えられるアドレス線をＬｏ〜「１１までの１２本とし、
残り４本のアドレス線１１２〜Ｌ１５をＲＯＭに対する
素子選択用およびＲＡＭに対するリード、ライト信号用
等に用いている。
デコーダ２は、その入力側に設（プられた４個の入力ポ
ートＡ〜Ｄに、前記ＣＩ） Ｕ １の残り４個のアドレ
スボートＡ１２〜△１５からアドレス線１１２〜Ｌ １
５を経て入力されるアドレス化Ｈに基いて、その出力側
に設けられた素子選択ボー１−Ｙｏ〜Ｙ ＋５から素子
選択信号を出力する。
ートＡ〜Ｄに、前記ＣＩ） Ｕ １の残り４個のアドレ
スボートＡ１２〜△１５からアドレス線１１２〜Ｌ １
５を経て入力されるアドレス化Ｈに基いて、その出力側
に設けられた素子選択ボー１−Ｙｏ〜Ｙ ＋５から素子
選択信号を出力する。
上記ＣＰ Ｕ １６５よびデコーダ２には、一般に複数
個のＲＡＭおよびＲＯＭが接続されるが、本発明は、Ｒ
ＯＭのアドレス数を拡張するものであり、ＲＡＭは本発
明の要旨と直接関係がないので、その説明は省略し、以
下、ＲＯＭに対する制御回路について詳述刃る。なお、
図例ではＣＩ） Ｕ １に接続される複数個のＲＯＭの
うち、アドレス数が拡張される１（［ｉｉｌのＲＯＭ３
のみを図示し、他のＲＯＭは図示省略している。
個のＲＡＭおよびＲＯＭが接続されるが、本発明は、Ｒ
ＯＭのアドレス数を拡張するものであり、ＲＡＭは本発
明の要旨と直接関係がないので、その説明は省略し、以
下、ＲＯＭに対する制御回路について詳述刃る。なお、
図例ではＣＩ） Ｕ １に接続される複数個のＲＯＭの
うち、アドレス数が拡張される１（［ｉｉｌのＲＯＭ３
のみを図示し、他のＲＯＭは図示省略している。
ＲＯＭ３は、前記ＣＰＵ１から１でＯＭに与えられるア
ドレス線Ｌｏ−１１５よりアドレスポー１−が１個多い
、１３個のアドレスボートＡ’ｏ〜Ａ′１２と、８個の
データポート０１０〜０？と、１個の素子選択ボート凸
を備えたいわゆる８にバイトのメモリ素子（例えば米国
インテル社製の製品番号１２７６４）にて構成され、そ
のデータポートＤｏ〜Ｄ’７はデータバスＤＢ中の８本
のデータ線ρ０〜Ｑ７によって前記ｃｐｕｉの各データ
ポートＤＯ〜Ｄ７に相互に接続されている。また、ＲＯ
Ｍ３の１３個のうちの１２個のアドレスボートＡＯ〜Ａ
′１１は、アドレス線ＬＯ〜Ｌ１１によって前記ＣＰＵ
１の所定のアドレスボートＡＯ〜Ａ１１に接続され、残
りのアドレスポー１〜Ａ′１２は信号線１７によってノ
リツブフロップ（ＦＦ）７の出力側Ｑに接続され、素子
選択ボー１−こＳは信号線１１．１２によってデコーダ
２の素子選択ボーｔ−Ｙｏに接続されている。
ドレス線Ｌｏ−１１５よりアドレスポー１−が１個多い
、１３個のアドレスボートＡ’ｏ〜Ａ′１２と、８個の
データポート０１０〜０？と、１個の素子選択ボート凸
を備えたいわゆる８にバイトのメモリ素子（例えば米国
インテル社製の製品番号１２７６４）にて構成され、そ
のデータポートＤｏ〜Ｄ’７はデータバスＤＢ中の８本
のデータ線ρ０〜Ｑ７によって前記ｃｐｕｉの各データ
ポートＤＯ〜Ｄ７に相互に接続されている。また、ＲＯ
Ｍ３の１３個のうちの１２個のアドレスボートＡＯ〜Ａ
′１１は、アドレス線ＬＯ〜Ｌ１１によって前記ＣＰＵ
１の所定のアドレスボートＡＯ〜Ａ１１に接続され、残
りのアドレスポー１〜Ａ′１２は信号線１７によってノ
リツブフロップ（ＦＦ）７の出力側Ｑに接続され、素子
選択ボー１−こＳは信号線１１．１２によってデコーダ
２の素子選択ボーｔ−Ｙｏに接続されている。
４はＮＯＲゲートで、前記信号線１１によってデ」−夕
２の素子選択ボートＹＯからＲＯＭ３に灼Ｊる素子選択
信号を入力づ°ると共に、前記アドレス線［１〜ｍ＋＋
にパラレルに接続されたアドレス線［で１〜Ｌ′１１に
よってＲＯＭ３のアドレスボートＡ′１〜Ａ′１１に対
するアドレス信号を入力し、その入力信号がづ−べてＯ
″のときにのみ信号線１２に信号１１１ Ｉ＋を出力し
、それ以外のときは信号” ｏ ”を出力する。
２の素子選択ボートＹＯからＲＯＭ３に灼Ｊる素子選択
信号を入力づ°ると共に、前記アドレス線［１〜ｍ＋＋
にパラレルに接続されたアドレス線［で１〜Ｌ′１１に
よってＲＯＭ３のアドレスボートＡ′１〜Ａ′１１に対
するアドレス信号を入力し、その入力信号がづ−べてＯ
″のときにのみ信号線１２に信号１１１ Ｉ＋を出力し
、それ以外のときは信号” ｏ ”を出力する。
５はインバータで、ＲＯＭ３の特定のデータポートＤｏ
から出力されるテ゛−タ信号を反転させ、そのデータ信
号がＯ″のときに信号線１３にデータ信号” １ ”を
出力する。
から出力されるテ゛−タ信号を反転させ、そのデータ信
号がＯ″のときに信号線１３にデータ信号” １ ”を
出力する。
ノリツブフロップ（ＦＦ）６．７はいずれ−しクロック
入力型で、前段のＦ Ｆ ６は、前記信号線１３から信
号１１１ Ｉ＋が入力されたときに、信号線１４からデ
ータ側りに導かれでいるＮＯＲゲート１の出力信号を信
号線１５に轡き、次に、信号線１３から信号“Ｏ１１が
入力されると、その後、次の信号゛１″が入力されるま
でその出力状態を保持づ゛る。後段のＦＦ７は、データ
側りに前記ＲＯＭ３の特定のアドレスボートＡ’ｏに対
Ｊる特定のアドレス信号ＩＩ ＯＩ＋か１″を入力し、
前段のＦ［６から信号線１５への出力信号に基いてクロ
ックを入力したときに、前記データ側に入力している信
号を信号線１６に出力し、その出力信号をＲＯＭ３の余
剰アドレスボー１〜Ａ １２に導き、ＲＯＭ３のアドレ
スページの選択を行わせる。
入力型で、前段のＦ Ｆ ６は、前記信号線１３から信
号１１１ Ｉ＋が入力されたときに、信号線１４からデ
ータ側りに導かれでいるＮＯＲゲート１の出力信号を信
号線１５に轡き、次に、信号線１３から信号“Ｏ１１が
入力されると、その後、次の信号゛１″が入力されるま
でその出力状態を保持づ゛る。後段のＦＦ７は、データ
側りに前記ＲＯＭ３の特定のアドレスボートＡ’ｏに対
Ｊる特定のアドレス信号ＩＩ ＯＩ＋か１″を入力し、
前段のＦ［６から信号線１５への出力信号に基いてクロ
ックを入力したときに、前記データ側に入力している信
号を信号線１６に出力し、その出力信号をＲＯＭ３の余
剰アドレスボー１〜Ａ １２に導き、ＲＯＭ３のアドレ
スページの選択を行わせる。
而して、この実施例では、ＲＯＭ３に、従来の／１．
Ｋバイトのメモリ素子よりアドレスポートが１個多い８
１〈バイトのメモリ素子を用いているので、ＲＯＭ３の
アドレス数が従来の２倍どなっている。
Ｋバイトのメモリ素子よりアドレスポートが１個多い８
１〈バイトのメモリ素子を用いているので、ＲＯＭ３の
アドレス数が従来の２倍どなっている。
そこで、今、ＲＯＭ３のアドレスエリアをＯページと１
ページとに２分割し、ＲＯＭ３のアドレスポートＡ１２
に信号” ｏ ’が入力されたときにＯページが選択さ
れ、信号ｉ＋ １ ＋ｒが入力されたときに１ページが
選択されるものとし、さらに、ＣＰＵ１からＲＯＭ ３
にアクセスされるアドレスエリアを１０００１−１〜１
Ｆ Ｆ Ｆ Ｉ−１番地とＪると、前記Ｏページは０
００２１〜１〜ＯＦ Ｆ Ｆ Ｈ番地となり、１ページ
は１０００１−１〜Ｉ Ｆ Ｆ Ｆ ＋−１番地となる
ことがわかる。
ページとに２分割し、ＲＯＭ３のアドレスポートＡ１２
に信号” ｏ ’が入力されたときにＯページが選択さ
れ、信号ｉ＋ １ ＋ｒが入力されたときに１ページが
選択されるものとし、さらに、ＣＰＵ１からＲＯＭ ３
にアクセスされるアドレスエリアを１０００１−１〜１
Ｆ Ｆ Ｆ Ｉ−１番地とＪると、前記Ｏページは０
００２１〜１〜ＯＦ Ｆ Ｆ Ｈ番地となり、１ページ
は１０００１−１〜Ｉ Ｆ Ｆ Ｆ ＋−１番地となる
ことがわかる。
また、ＣＩ） Ｕ １からＲＯＭ ３にヌ４してアドレ
ス１０００Ｈ番地と１００１Ｈ番地をアクセスしたとき
に、データポートＤ’ｏからデータ信号” ｏ ”が出
力されるように設定しておけば、アドレス１０００Ｈ番
地をアクレスしたとさはＯベージが選択され、アドレス
１０００１１−１番地をアクセスしたときは１ページが
選択されるごとになる。
ス１０００Ｈ番地と１００１Ｈ番地をアクセスしたとき
に、データポートＤ’ｏからデータ信号” ｏ ”が出
力されるように設定しておけば、アドレス１０００Ｈ番
地をアクレスしたとさはＯベージが選択され、アドレス
１０００１１−１番地をアクセスしたときは１ページが
選択されるごとになる。
次に、上記回路の動作についで説明する。
まず、ＣＰＵ１からデコーダ２を経Ｃ信呵線１１にＲＯ
Ｍ３を活性とする信号” ｏ ”を出ノ〕すると共に、
アドレス１０００１−１番地をアクレスすると、アドレ
スボーｆ−Ａ’ｏ〜△１１にサベて゛０″の信号が導か
れる。このため、ＮＯＲグー１〜４の入ツノ側がずべて
′Ｏ°′どなり、信号線１４に信号ＩＩ １ ＩＩが導
かれ、この信号パ１°′が前段の１トロに導かれる。
Ｍ３を活性とする信号” ｏ ”を出ノ〕すると共に、
アドレス１０００１−１番地をアクレスすると、アドレ
スボーｆ−Ａ’ｏ〜△１１にサベて゛０″の信号が導か
れる。このため、ＮＯＲグー１〜４の入ツノ側がずべて
′Ｏ°′どなり、信号線１４に信号ＩＩ １ ＩＩが導
かれ、この信号パ１°′が前段の１トロに導かれる。
一方、ＲＯＭ３の素子選択ボー１−凸に、前記デコーダ
３から信号線１１．１２を経て素子選択信号ＩＩ ＯＩ
Ｉが入力され、ＲＯＭ３か活性となり、前記アドレス１
０００１−１番地のデータがデータボー１〜Ｄｏから信
号” ｏ ”として出力され、このデータ信号” ｏ
”が信号線ρ′０によりインバータ５に導かれ、信号”
ｉ ”に反転されて信号線１３に導かれ、前段のＦＦ
６にクロックが入力される。このとき、ＦＦ６には前記
ＮＯＲゲート４の出力信号″′１″が導かれているので
、前記クロックの入力によってＦＦ６から信号線１５に
信号Ｌ（Ｉ １１が出力される。
３から信号線１１．１２を経て素子選択信号ＩＩ ＯＩ
Ｉが入力され、ＲＯＭ３か活性となり、前記アドレス１
０００１−１番地のデータがデータボー１〜Ｄｏから信
号” ｏ ”として出力され、このデータ信号” ｏ
”が信号線ρ′０によりインバータ５に導かれ、信号”
ｉ ”に反転されて信号線１３に導かれ、前段のＦＦ
６にクロックが入力される。このとき、ＦＦ６には前記
ＮＯＲゲート４の出力信号″′１″が導かれているので
、前記クロックの入力によってＦＦ６から信号線１５に
信号Ｌ（Ｉ １１が出力される。
次いで、この信号線１５に導かれ１ｃ信号” １ ”が
Ｆ「アにクロックとして入力される。このとき、後段の
ＦＦ７には、前記アドレスポートＡｏに対づ”るアドレ
ス信号” ｏ ”が導かれているので、前６ピクロツク
の入力によってＦＦ７から信号“Ｏ″が出力され、この
信号” ｏ ”が信号線１６によってアドレスポートＡ
１２に導かれ、ＲＯＭ３のアドレスページの０ページが
選択される。
Ｆ「アにクロックとして入力される。このとき、後段の
ＦＦ７には、前記アドレスポートＡｏに対づ”るアドレ
ス信号” ｏ ”が導かれているので、前６ピクロツク
の入力によってＦＦ７から信号“Ｏ″が出力され、この
信号” ｏ ”が信号線１６によってアドレスポートＡ
１２に導かれ、ＲＯＭ３のアドレスページの０ページが
選択される。
然るｉａ、ｃｐｕｌからデコーダ２を経て素子選択ボー
“Ｏ″を出力すると共に、ＲＯＭ３に対してＯベージの
アドレス０００２ ＋−１〜ＯＦ Ｆ Ｆ ＋−１番地
のデータを読取る命令をアクセスヅれば、Ｒ０Ｍ３の素
子選択ポート凸に信号” ｏ ”が入力されてＲＯＭ３
が活性となり、かつ、各アドレスボーｉ〜Δ′ｏ−Ａ’
ｎに所定のアドレス信号が入力され、前記アドレス００
０２日〜ＯＦ Ｆ Ｆ Ｈ番地のデータがデータボーｔ
−Ｄｏ〜Ｄ７からデータバス１つ１３に出力される。
“Ｏ″を出力すると共に、ＲＯＭ３に対してＯベージの
アドレス０００２ ＋−１〜ＯＦ Ｆ Ｆ ＋−１番地
のデータを読取る命令をアクセスヅれば、Ｒ０Ｍ３の素
子選択ポート凸に信号” ｏ ”が入力されてＲＯＭ３
が活性となり、かつ、各アドレスボーｉ〜Δ′ｏ−Ａ’
ｎに所定のアドレス信号が入力され、前記アドレス００
０２日〜ＯＦ Ｆ Ｆ Ｈ番地のデータがデータボーｔ
−Ｄｏ〜Ｄ７からデータバス１つ１３に出力される。
この場合、Ｎ ＯＲゲート４０入力端にはいづ゛れかに
アドレス信号゛１″が導かれるため、その出力側が”
ｏ ”となる。また、アドレスＯＯ０２＋−１〜ＯＦ
Ｆ Ｆ ＋−１番地をアクレスしたどきは、データポー
トげｏから出ツノされるデ゛−タ信号がＯ″であるから
、「「６のクロック入力端は前記Ｏページを選択したと
きのままで” １ ”となって（１３す、ＦＦ６にはク
ロックか入力されない。このため、ＦＦ７にもクロック
が入力されず、Ｆドアの出力側はＩＩ ＯＩＩのままで
あり、ｆ＜ ＯＭ ３のアドレスページはＯページが保
持されている。従って、０ページからアドレスＯＯＯ２
＋−１〜ＯＦ Ｆ Ｆ ＋−１番地のデータを問題なく
出力でさ、−ぞのデータをＣＩ） Ｕｌが容易に読取る
ことができる。
アドレス信号゛１″が導かれるため、その出力側が”
ｏ ”となる。また、アドレスＯＯ０２＋−１〜ＯＦ
Ｆ Ｆ ＋−１番地をアクレスしたどきは、データポー
トげｏから出ツノされるデ゛−タ信号がＯ″であるから
、「「６のクロック入力端は前記Ｏページを選択したと
きのままで” １ ”となって（１３す、ＦＦ６にはク
ロックか入力されない。このため、ＦＦ７にもクロック
が入力されず、Ｆドアの出力側はＩＩ ＯＩＩのままで
あり、ｆ＜ ＯＭ ３のアドレスページはＯページが保
持されている。従って、０ページからアドレスＯＯＯ２
＋−１〜ＯＦ Ｆ Ｆ ＋−１番地のデータを問題なく
出力でさ、−ぞのデータをＣＩ） Ｕｌが容易に読取る
ことができる。
次に、ＣＰＩＪ １からデコーダ２を軽て信号線１１に
ＲＯＭ３を活性とづる信号゛○″を出力づると共に、Ｒ
ＯＭ３に対してアドレス１００１１−１番地のデータを
読取る命令をアクセスすると、前記Ｏベージを選択した
ときと同様の動作により、ＮＯＲグー１〜４の入力側が
すべて０″で出力側が“１″どなり、その出力信号”
１ ”かＦ Ｆ ６に導かれると共に、その素子選択ボ
ー１−Ｏ３に信号“Ｑ″が導かれてＲＯＭ３が活性とな
り、データボー１−Ｄｏから信号” ｏ ”が出力され
、ＦＦ６にクロックが入力され、信号線１５に信号”
１ ”が出力され、「「７にクロックが入力される。こ
のとき、Ｆ Ｆ ７にはフッドレスポートＡ′ｏに対重
るアドレス信号（Ｌ Ｉ ＋＋が導かれているので、出
力側に信号々σ” ｉ ”が出力され、この信号＃ Ｉ
＋＋がアドレスボー１−Δ′１２に導かれ、ＲＯＭ３
のアドレスページの１ページが選択される。
ＲＯＭ３を活性とづる信号゛○″を出力づると共に、Ｒ
ＯＭ３に対してアドレス１００１１−１番地のデータを
読取る命令をアクセスすると、前記Ｏベージを選択した
ときと同様の動作により、ＮＯＲグー１〜４の入力側が
すべて０″で出力側が“１″どなり、その出力信号”
１ ”かＦ Ｆ ６に導かれると共に、その素子選択ボ
ー１−Ｏ３に信号“Ｑ″が導かれてＲＯＭ３が活性とな
り、データボー１−Ｄｏから信号” ｏ ”が出力され
、ＦＦ６にクロックが入力され、信号線１５に信号”
１ ”が出力され、「「７にクロックが入力される。こ
のとき、Ｆ Ｆ ７にはフッドレスポートＡ′ｏに対重
るアドレス信号（Ｌ Ｉ ＋＋が導かれているので、出
力側に信号々σ” ｉ ”が出力され、この信号＃ Ｉ
＋＋がアドレスボー１−Δ′１２に導かれ、ＲＯＭ３
のアドレスページの１ページが選択される。
然る緒、ＣＩ−’ Ｕ １からＲＯＭ３に対してアドレ
ス１００２ ＋−１−１Ｆ Ｆ ＋−’ ｌ−１番地を
アクセスすれば、前記同様に１ページのアドレス１００
２Ｈ〜１ＦＦ Ｆ ＋−１聞地のデータかデータポート
Ｄ’ｏ−Ｄ’７からデータバスＤＢに出力され、そのテ
゛−タをＣＰＵ１が容易に読取ることができる。
ス１００２ ＋−１−１Ｆ Ｆ ＋−’ ｌ−１番地を
アクセスすれば、前記同様に１ページのアドレス１００
２Ｈ〜１ＦＦ Ｆ ＋−１聞地のデータかデータポート
Ｄ’ｏ−Ｄ’７からデータバスＤＢに出力され、そのテ
゛−タをＣＰＵ１が容易に読取ることができる。
こうしてＣＰＵ １からＲＯＭ３に対して特定のアドレ
ス１０００１〜１と１ Ｆ Ｆ 「＋−１聞地をアクレ
スしたときに、そのアドレスに対応する特定のデータポ
ートＤｏから出力されるｖｊ定のデータ信８堀ＩＩ Ｏ
ＩＩに基いてＦＦ６，７にクロックを入力させ、前記特
定アドレスに対応する特定のアドレスポートＡ’ｏ Ｅ
対する信号Ｉｔ Ｏ＋＋か１″を、ＣＰ Ｕ １に接続
されないアドレスボー１−Ａ′１２に脣いて、［＜０Ｍ
３のアドレスページの０ベージか１ページを選択する。
ス１０００１〜１と１ Ｆ Ｆ 「＋−１聞地をアクレ
スしたときに、そのアドレスに対応する特定のデータポ
ートＤｏから出力されるｖｊ定のデータ信８堀ＩＩ Ｏ
ＩＩに基いてＦＦ６，７にクロックを入力させ、前記特
定アドレスに対応する特定のアドレスポートＡ’ｏ Ｅ
対する信号Ｉｔ Ｏ＋＋か１″を、ＣＰ Ｕ １に接続
されないアドレスボー１−Ａ′１２に脣いて、［＜０Ｍ
３のアドレスページの０ベージか１ページを選択する。
なお、ページ選択後は、ＦＦ６．７にＪ：リページ選択
状態が保持され、その所定のページのアドレスに記憶さ
れているア′−夕を随意に読取ることかできる。
状態が保持され、その所定のページのアドレスに記憶さ
れているア′−夕を随意に読取ることかできる。
上記実施例において、ＮＯＲグー１−４．インバータ５
、ＦＦ６，７からなるページ選択、保持回路は、ＲＯＭ
３を構成するメモリ素子とは別個の素子にて構成して
もよいが、その回路構成がｌ！ＩＬ４１であるから、第
３図鎖線で示すＪ、−うに、ｌ＜ ＯＭ ３を構成する
メモリ素子の内部に容易に組込むことができる。また、
前記ページ選択、保持回路をメモリ素子の内部に組込む
ことにより、外観上はメｔり素子と同一で、デジタル装
置本体に対する接続ならびに取替えを随意に行うことが
でき、しかも、その使用１１′Ｊには、８にパイ１〜の
機能を発揮し、メ七り容量を従来の２倍に拡張すること
かできる。
、ＦＦ６，７からなるページ選択、保持回路は、ＲＯＭ
３を構成するメモリ素子とは別個の素子にて構成して
もよいが、その回路構成がｌ！ＩＬ４１であるから、第
３図鎖線で示すＪ、−うに、ｌ＜ ＯＭ ３を構成する
メモリ素子の内部に容易に組込むことができる。また、
前記ページ選択、保持回路をメモリ素子の内部に組込む
ことにより、外観上はメｔり素子と同一で、デジタル装
置本体に対する接続ならびに取替えを随意に行うことが
でき、しかも、その使用１１′Ｊには、８にパイ１〜の
機能を発揮し、メ七り容量を従来の２倍に拡張すること
かできる。
第１図は第２の発明の実施例を示υものであって、この
実施例は、前述しｌ〔回路にＯＲゲート８をイーＪ加し
たもので・ある。なお、この実施例において、」を木回
路椙成は第３図の回路と実質的に同一であり、従って、
第４図では主要部のみを図示覆ると共に、第３図と同一
機ＯＬをなす部分に同一符号をイ＝Ｊ している。
実施例は、前述しｌ〔回路にＯＲゲート８をイーＪ加し
たもので・ある。なお、この実施例において、」を木回
路椙成は第３図の回路と実質的に同一であり、従って、
第４図では主要部のみを図示覆ると共に、第３図と同一
機ＯＬをなす部分に同一符号をイ＝Ｊ している。
第４図において、ＯＲゲート８は、入力側に、信８線１
２ａによって１１０記デコーダ２〈第３図参照〉力目ら
のＲＯＭ ３に対する素子選択信号を入力覆ると共に、
信号線１２ｂににってＮＯＲグー１へ／１））目）の出
力（ｆｉ 弓を入力し、その入力信号がいづ゛れらパ０
″′のどきにのみ信号゛′Ｏ“′を出力し、それ以外の
ときは信局” １ ”を出力Ｊる。そして、この出力信
号か（ａｊ弓線１２ｃによってＲＯＭ３の素子’Ｍ ｌ
）Ｉ！ボー１〜ＣＳに信号” ｏ ”が入力されたとき
にＲＯＭ３が活性となり、信号゛１゛が入力されたとき
にＲＯＭ３が不活性どにイる。
２ａによって１１０記デコーダ２〈第３図参照〉力目ら
のＲＯＭ ３に対する素子選択信号を入力覆ると共に、
信号線１２ｂににってＮＯＲグー１へ／１））目）の出
力（ｆｉ 弓を入力し、その入力信号がいづ゛れらパ０
″′のどきにのみ信号゛′Ｏ“′を出力し、それ以外の
ときは信局” １ ”を出力Ｊる。そして、この出力信
号か（ａｊ弓線１２ｃによってＲＯＭ３の素子’Ｍ ｌ
）Ｉ！ボー１〜ＣＳに信号” ｏ ”が入力されたとき
にＲＯＭ３が活性となり、信号゛１゛が入力されたとき
にＲＯＭ３が不活性どにイる。
而して、第４図の回路によれば、ＣＰ Ｕ １ ／）１
１らＲＯＭ３に対（）て特定のアドレス１０００１−１
ど１００１Ｈ番地をアクヒスしたとびに、デコーダ２か
らの素子選択信号“′Ｏ″と、Ｎ ＯＦ＜グー１−４の
出力信号” ｏ ”とがＯＲゲート８に人力され、イの
出力側が１″となり、−（の出力信号″′１′°がＲＯ
Ｍ３の素子選択ボートＣＳ Ｉ（導か４１、［で０Ｍ３
が不活性となり、ＲＯＭ ３からデータが出力されるこ
とか禁止される。このどき、ＣＩ）Ｕ’１力目ら’！４
Ｊ定のデータ線ρ０に特定のデータ侶紀ｕ Ｏ＋＋を出
力してＲＯＭ３に書込む命令を実行ηることに」、って
、インバータ５を経てＦｌ：６にクロックが人力され、
以下、第３図の実施例の揚台ど同様の作動によってＲＯ
Ｍ ３のアドレスページの０ベージＪ、たは１ページが
選択される。
１らＲＯＭ３に対（）て特定のアドレス１０００１−１
ど１００１Ｈ番地をアクヒスしたとびに、デコーダ２か
らの素子選択信号“′Ｏ″と、Ｎ ＯＦ＜グー１−４の
出力信号” ｏ ”とがＯＲゲート８に人力され、イの
出力側が１″となり、−（の出力信号″′１′°がＲＯ
Ｍ３の素子選択ボートＣＳ Ｉ（導か４１、［で０Ｍ３
が不活性となり、ＲＯＭ ３からデータが出力されるこ
とか禁止される。このどき、ＣＩ）Ｕ’１力目ら’！４
Ｊ定のデータ線ρ０に特定のデータ侶紀ｕ Ｏ＋＋を出
力してＲＯＭ３に書込む命令を実行ηることに」、って
、インバータ５を経てＦｌ：６にクロックが人力され、
以下、第３図の実施例の揚台ど同様の作動によってＲＯ
Ｍ ３のアドレスページの０ベージＪ、たは１ページが
選択される。
このようにｃｐｕｉからＲＯＭ３にスｊして特定のアド
レスをアクセスづると同助に、１・４定のＹ −タを与
えてＦＦ６にクロックを入力させ、ページ選択を行えば
、ＲＯＭ３を構成するメモリ素子に応答性等の性能上の
ばらつきがあっても、前記ページ選択を的確に行わじる
ことができる。
レスをアクセスづると同助に、１・４定のＹ −タを与
えてＦＦ６にクロックを入力させ、ページ選択を行えば
、ＲＯＭ３を構成するメモリ素子に応答性等の性能上の
ばらつきがあっても、前記ページ選択を的確に行わじる
ことができる。
第５図は、第４図に示した回路における各信号線に導か
れる信号の関係を示タタイミングチャ〜１へ図であって
、この図面では、ＯページのアドレスＯＯＯ２＋−１〜
ＯＦ Ｆ Ｆ Ｈ番地をアクセスした後に、１ページを
選択し、次いで、１ページのアドレス１００２ ＋−１
〜１ Ｆ Ｆ Ｆ ＋−１番地をアクセスした状態を示
している。
れる信号の関係を示タタイミングチャ〜１へ図であって
、この図面では、ＯページのアドレスＯＯＯ２＋−１〜
ＯＦ Ｆ Ｆ Ｈ番地をアクセスした後に、１ページを
選択し、次いで、１ページのアドレス１００２ ＋−１
〜１ Ｆ Ｆ Ｆ ＋−１番地をアクセスした状態を示
している。
上記各実施例では、いずれもアドレスポートＡ’ｏに対
する信号に基いてアドレスポートＡ′１２に対りる信８
を切替えることにより、アドレスエリアのＯベージと１
ページのを切替えるようにしているが、前者および後者
のアドレスポートは任意に設定し得るものであり、また
、２以上のアドレスエリアの組合Ｕに７ｇいて所望のア
ドレスポートにページ切替用信号を導くようにしてもよ
い。この場合、ラフ１−ウェア側において、前記ページ
切替えのために人力する特定のアドレス信号に対応した
キーワードを設定し、このキーソードを人力したときに
ページ切替えを行うようにすれば、気密保持効果も発揮
できる。
する信号に基いてアドレスポートＡ′１２に対りる信８
を切替えることにより、アドレスエリアのＯベージと１
ページのを切替えるようにしているが、前者および後者
のアドレスポートは任意に設定し得るものであり、また
、２以上のアドレスエリアの組合Ｕに７ｇいて所望のア
ドレスポートにページ切替用信号を導くようにしてもよ
い。この場合、ラフ１−ウェア側において、前記ページ
切替えのために人力する特定のアドレス信号に対応した
キーワードを設定し、このキーソードを人力したときに
ページ切替えを行うようにすれば、気密保持効果も発揮
できる。
さらに、本発明は、上記実施例のようにＲＯＭ３を８に
バイトのメモリ素子にて構成りる場合だけに限らず、Ｒ
ＯＭとして１／１個以上のアドレスポートを備えた１６
にバイト以上のメモリ素子を用いることもできる。
バイトのメモリ素子にて構成りる場合だけに限らず、Ｒ
ＯＭとして１／１個以上のアドレスポートを備えた１６
にバイト以上のメモリ素子を用いることもできる。
第６図は、１６にパイ１〜のメモリ素子に椙ノ戊された
Ｒ ＯＭ ３ ’ を用い１．：場合の実施例を示づ。
Ｒ ＯＭ ３ ’ を用い１．：場合の実施例を示づ。
この実施例では、ＲＯＭ ３ ’のＣＰＵ１に接続され
るアドレスポートＡ’ｏ〜Ａ′１１のうち、特定の２個
のアドレスポート△′０とΔ′１に％Ｊ−Ｊる仏ぺを（
Ａ ’Ｖｊ線ビｏ 、 Ｌ’１によってＦＦ７ａ、７ｂ
に導さ−、両ＦＦ７ａ、７ｂに対して「「６がら信珂線
１５ａ。
るアドレスポートＡ’ｏ〜Ａ′１１のうち、特定の２個
のアドレスポート△′０とΔ′１に％Ｊ−Ｊる仏ぺを（
Ａ ’Ｖｊ線ビｏ 、 Ｌ’１によってＦＦ７ａ、７ｂ
に導さ−、両ＦＦ７ａ、７ｂに対して「「６がら信珂線
１５ａ。
１５ｂによってクロックを入）ｊさせることにより、該
ＦＦ７ａ、７ｂの入力側の信号を出力側に導さ゛、さら
に、ＲＯＭ３’のアドレスポートＡ’１２ 、 Ａ’１
３に導き、その信号の相合りによってＲＯＭ３のアドレ
スページを０ページ〜４ページまで選択できるようにし
ている。な、１５、この回路における動作は第４図の回
路の場合と基本的に同一であり、従 。
ＦＦ７ａ、７ｂの入力側の信号を出力側に導さ゛、さら
に、ＲＯＭ３’のアドレスポートＡ’１２ 、 Ａ’１
３に導き、その信号の相合りによってＲＯＭ３のアドレ
スページを０ページ〜４ページまで選択できるようにし
ている。な、１５、この回路における動作は第４図の回
路の場合と基本的に同一であり、従 。
つＣ，ぞの具体的な動作説明は省略する。
このようにＲＯＭを構成するメモリ素子のアドレスポー
トを増づことによって、ＲＯＭのアドレス数を２８イ８
に拡張することができるのである。
トを増づことによって、ＲＯＭのアドレス数を２８イ８
に拡張することができるのである。
以上説明したように、本発明によれば、既存のＣＰＵに
対して、ＣＰＵからＲＯＭに与えられるアドレス線より
多いアドレスポートをもったメモリ素子を使用でき、ア
ドレス数をＲＯＭ単位で２４（ｒ、に拡張Ｊ−ることか
できる。しがも、ＣＰＵがらＲＯＭに与えられる限られ
た信号に基いて、ＲＯＭのＣＰＵに接続されないアドレ
スポートに所定の信号を人）〕Ｊることによって、ＲＯ
Ｍのアドレスベージを切替えるので、デジタル’ＡｒＦ
Ｒ本体側を改良η−る必要（、Ｌなく、ＲＯＭを構成す
るメモリ素子側を僅かに改良するだ（プで容易に実施で
きる。
対して、ＣＰＵからＲＯＭに与えられるアドレス線より
多いアドレスポートをもったメモリ素子を使用でき、ア
ドレス数をＲＯＭ単位で２４（ｒ、に拡張Ｊ−ることか
できる。しがも、ＣＰＵがらＲＯＭに与えられる限られ
た信号に基いて、ＲＯＭのＣＰＵに接続されないアドレ
スポートに所定の信号を人）〕Ｊることによって、ＲＯ
Ｍのアドレスベージを切替えるので、デジタル’ＡｒＦ
Ｒ本体側を改良η−る必要（、Ｌなく、ＲＯＭを構成す
るメモリ素子側を僅かに改良するだ（プで容易に実施で
きる。
また、ズ１２の発明によれば゛、ＲＯＭのページ選択時
に、ＲＯＭを不活性どしてＲＯＭからデータを出力づ−
るのを禁止し、ｃＰＵがら特定のデータを与えてページ
選択を行うようにしであるのぐ、メモリ素子の応答性等
の性能のばらつき・等に影響されることなく、常に的確
にページ選択できる。
に、ＲＯＭを不活性どしてＲＯＭからデータを出力づ−
るのを禁止し、ｃＰＵがら特定のデータを与えてページ
選択を行うようにしであるのぐ、メモリ素子の応答性等
の性能のばらつき・等に影響されることなく、常に的確
にページ選択できる。
第１図は一般的なデジタル装置の機能を示１ブロック図
、第２図は従来のビデオゲーム用デジタル装置に用いら
れるＲ ＯＩＶＩ用のメモリ素子（４’にバイト）の概
略説明図、第３図は第１の発明に係る方法を実施づる装
置の一例を示づ回路図、第１図は第２の発明に係る装置
の実施例を示す主要部の回路図、第５図は第４図の各信
号線に導かれる信号のタイミングチャー１−図、第６図
は第２の発明の装置の別の実施例を示′１Ｊ第４図相当
図である。 １・・・ブロヒッザ（ＣＰＵ）、２・・・デ」−ダ、３
・・・リードＡンリーメ−［す（ＲＯｌｖｌ）、’ｌ・
・・Ｎ ＯＲグー１へ、５・・・インバータ、６．７・
・・フリップノ［１ツブ（ＦＦ） 、８・・・ＯＲグー
］−０゜特許出願人 コナミ工業株式会社代理人
弁理士 小 谷 悦 司 ユ弧嘗ｈ第 ４ 図 第 ５ 図 Ｓ
、第２図は従来のビデオゲーム用デジタル装置に用いら
れるＲ ＯＩＶＩ用のメモリ素子（４’にバイト）の概
略説明図、第３図は第１の発明に係る方法を実施づる装
置の一例を示づ回路図、第１図は第２の発明に係る装置
の実施例を示す主要部の回路図、第５図は第４図の各信
号線に導かれる信号のタイミングチャー１−図、第６図
は第２の発明の装置の別の実施例を示′１Ｊ第４図相当
図である。 １・・・ブロヒッザ（ＣＰＵ）、２・・・デ」−ダ、３
・・・リードＡンリーメ−［す（ＲＯｌｖｌ）、’ｌ・
・・Ｎ ＯＲグー１へ、５・・・インバータ、６．７・
・・フリップノ［１ツブ（ＦＦ） 、８・・・ＯＲグー
］−０゜特許出願人 コナミ工業株式会社代理人
弁理士 小 谷 悦 司 ユ弧嘗ｈ第 ４ 図 第 ５ 図 Ｓ
Claims (1)
- 【特許請求の範囲】 １、プ１コセッサとリードオンリーメモリを備えたデジ
タル装置において、プロセッサにアドレス、データ等の
信号線により接続されるリードオンリーメモリに、前記
プロセッサから該メモリに与えられるアドレス線より多
いアドレスボー１へを有刃るメモリ素子を用い、プロセ
ッサから前記メモリ素子に特定のアドレス信号が送られ
たとぎに、その特定アドレスに対応する特定のデータ信
号に基いて、前記特定アドレス信号を、前記メモリ素子
のプロセッサに接続されていない余剰アドレスボ＝１〜
に導いて該メモリ素子のアドレスページを選択づると共
に、そのページ選択状態を保持させるようにしたことを
特徴とするリードオンリーメモリのアドレス数を拡張す
る方法。 ２、プロセツリーとリードオンリーメモリを備えたデジ
タル装置において、プ］」レッ：すにアドレス、データ
等の信号線により接続されるリードオンリーメモリが、
前記プロセッサから該メ七りに与えられるアドレス線よ
り多いアドレスボートをＫｆｒ’ ”Ｊるメモリ素子に
て構成され、該メＬり素子の素子選択ボートに、該メモ
リ素子のブロセッ１すに接続されたアドレスボー１〜に
対して特定のアドレス信号が与えられたとぎに当該メモ
リ素子を不活性としかつ竺定以外のアドレス信号が与え
られたときに当該メモリ素子を活性とするグー１〜回路
が接続され、前記メモリ素子のプロしツリに接続されて
いない余剰アドレスポー１−に、前記特定のアドレス信
号とそれに対応づる特定のデータ信号に基いてメモリ素
子のアドレスページを選択刀る信号を導くページ選択回
路と、前記ページ選択信号を保持して前記ページ選択状
態を保狛する保持回路とが接続されていることを特徴と
Ｊるリードオンリーメモリのアドレス数を拡張する箔歪
。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8394983A JPS59208663A (ja) | 1983-05-12 | 1983-05-12 | リ−ドオンリ−メモリのアドレス数を拡張する方法および装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8394983A JPS59208663A (ja) | 1983-05-12 | 1983-05-12 | リ−ドオンリ−メモリのアドレス数を拡張する方法および装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS59208663A true JPS59208663A (ja) | 1984-11-27 |
Family
ID=13816834
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8394983A Pending JPS59208663A (ja) | 1983-05-12 | 1983-05-12 | リ−ドオンリ−メモリのアドレス数を拡張する方法および装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59208663A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62256142A (ja) * | 1986-04-30 | 1987-11-07 | Nec Corp | メモリ拡張方式 |
| JPS62256143A (ja) * | 1986-04-30 | 1987-11-07 | Nec Corp | メモリ拡張方式 |
| JPS62260244A (ja) * | 1986-05-06 | 1987-11-12 | Nintendo Co Ltd | メモリカ−トリツジ |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5091030A (ja) * | 1973-12-11 | 1975-07-21 | ||
| JPS55105760A (en) * | 1979-02-07 | 1980-08-13 | Matsushita Electric Ind Co Ltd | Memory control unit |
| JPS5696350A (en) * | 1979-12-28 | 1981-08-04 | Fujitsu Ltd | Memory extension system |
-
1983
- 1983-05-12 JP JP8394983A patent/JPS59208663A/ja active Pending
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5091030A (ja) * | 1973-12-11 | 1975-07-21 | ||
| JPS55105760A (en) * | 1979-02-07 | 1980-08-13 | Matsushita Electric Ind Co Ltd | Memory control unit |
| JPS5696350A (en) * | 1979-12-28 | 1981-08-04 | Fujitsu Ltd | Memory extension system |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62256142A (ja) * | 1986-04-30 | 1987-11-07 | Nec Corp | メモリ拡張方式 |
| JPS62256143A (ja) * | 1986-04-30 | 1987-11-07 | Nec Corp | メモリ拡張方式 |
| JPS62260244A (ja) * | 1986-05-06 | 1987-11-12 | Nintendo Co Ltd | メモリカ−トリツジ |
| JPH0420492B2 (ja) * | 1986-05-06 | 1992-04-03 | Nintendo Co Ltd |
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