JPH03150647A - 入出力装置の高速アクセス装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （産業上の利用分野） 本発明は、マイクロコンピュータを使用したシステムに
おける入出力装置の高速アクセス装置に関する。

（従来の技術） マイクロコンピュータシステムには、ＲＯＭ（リード・
オンリ・メモリ）　、ＲＡＭ　（ランダム・アクセス・
メモリ）　磁気ディスクや磁気テープ等の入出力装置等
、各種の記憶装置が備えられている０代表的なマイクロ
コンピュータとしては、例えば、インテル社製の８０５
１がある。

第２図は、マイクロコンピュータとしてこの８０５１を
用いたシステムの一構成例を示す図である。以下、この
図を用いて従来のメモリアクセス及び入出力アクセス（
以下、「１１０アクセス」という）の方式について述べ
る。

図示のシステムは、８０５１のプロセッサ１と、ＲＯＭ
２と、ＲＡＭ３と、入出力装置である第１のＩ１０装置
４と、第２のＩ１０装置５等から成る。

プロセッサ１は、各記憶装置内のデータを取り出して処
理するものである。このプロセッサ１内には、内部ＲＡ
Ｍと、内部ＲＯＭとが設けられている。

ＲＯＭ２は、プロセッサ１で実行されるプログラムを格
納するものである。

ＲＡＭ３は、データを一時的に格納したり、レジスタと
しての役割を果たすものである。

第１のＩ１０装置４及び第２のＩ１０装置５は、それぞ
れ磁気ディスク等から成り、データやプログラムを格納
するものである。

８０５１のプロセッサ１においては、内部ＲＯＭを無効
にし、すべてのプログラムを外部のＲＯＭ２に格納する
ことが可能である０図示のシステムにおいて、プログラ
ムはすべて外部のＲＯＭ２に格納されているものとする
。

第２図において、その他の部分には、デコード回路６と
、ラッチ回路７と、データ線１１と、アドレス線１２と
、アドレス線１３と、アドレスラッチ信号線１４と、Ｒ
ＯＭアクセス信号線１５と、リード信号線１６と、ライ
ト信号線１７とが設けられている。

デコード回路６は、アドレス信号をデコードするための
回路である。

ラッチ回路７は、アドレス信号をラッチするための回路
である。

データ線１１は、データ信号の転送を行なうための信号
線である。

アドレス線１２及び１３は、アドレス信号の転送を行な
うための信号線である。

アドレスラッチ信号線１４は、ラッチ回路７を動作させ
るための信号を転送するものである。このアドレスラッ
チ信号は、ハイレベルのとき、動作状態となるハイアク
ティブの信号である。

ＲＯＭアクセス信号線１５は、ＲＯＭ２のアクセス状態
即ちリード状態を決定する信号を転送するものである。

リード信号線１６は、ＲＡＭ３、第１のアクセス装置４
又は第２のアクセス装置５のリード状態を決定する信号
を転送するものである。

ライト信号線１７は、ＲＡＭ３、第１のアクセス装置４
又は第２のアクセス装置５のライト状態を決定する信号
を転送するものである。

上述したＲＯＭアクセス信号、リード信号及びライト信
号は、それぞれロウレベルのとき、動作状態となるロウ
アクティブの信号である。

第３図は、第２図のシステムにおけるメモリ構成を示す
図である。

外部プログラムメモリ領域は、読み出し専用のメモリ空
間であり、第２図のシステムのＲＯＭ２がこれに相当す
る。

外部データメモリ領域は、データの書き込み及び読み出
しが可能なメモリ空間であり、第２図のシステムのＲＡ
Ｍ３、第１のＩ１０装置４及び第２のＩ１０装置５がこ
れに相当する。

命令読み出しサイクルにおいては、プロセッサ１が外部
プログラムメモリ領域をアクセスし、プログラムカウン
タが示すアドレスをボートＯ、ボート２から送出し、ア
ドレスラッチ信号をハイレベルにして、このアドレスを
ラッチ回路７に保持する。その後、ＲＯＭアクセス信号
をロウレベルにして、指定されたアドレスのプログラム
データな読み出す。この一連の動作は、プロセッサの特
性上、ｌマシンサイクルで実行される（詳細は、ＭＳＭ
８００５１Ｆ　、ユーザズマニュアルＰ２１〜Ｐ２８を
参照）。

データの書き込み、読み出しサイクルにおいては、デー
タポインタ又は内部ＲＡＭ内のレジスタが示すアドレス
をボートＯ、ボート２から送出する。そして、アドレス
ラッチ信号をハイレベルにして、このアドレスをラッチ
回路７にラッチする。その後、ＲＯＭアクセス信号をハ
イレベルに保持し、ＲＯＭ２へのアクセスは行なわない
ようにする。そして、デコード回路６で、アドレスをデ
コードし、ＲＡＭ３、第１のＩ１０装置４又は第２のＩ
１０装置５のチップセレクト信号６１、６２又は６３を
生成する。そして、リード信号又はライト信号をロウレ
ベルにし、チップセレクト信号６１．６２又は６３で指
定されたＲＡＭ３、第１のＩ１０装置４、第２のＩ１０
装置５からデータを読み出したり、書き込んだりする。

この一連の動作は、マイクロコンピュータの特性上、２
マシンサイクルで実行される。

次に、第４図及び第５図を用いて上述の装置の具体的な
動作例を説明する。

第４図は、第１のＩ１０装置４から内部ＲＡＭへ１バイ
トのデータを転送するプログラムを示す図であり、第５
図は、第４図で示されるプログラムの実行過程を示す図
である。

第２図のシステム構成において、外部データメモリ領域
の割当は１０００）１〜６ＦＦＦ）ＩをＲＡＭ３に、７
０００Ｈ〜７ＦＦＦ１（をＩ１０装置４に、８０００Ｈ
〜８ＦＦＦ）ｌをＩ１０装置５としている。この第２図
を用いて、第４図及び第５図を説明すると以下のように
なる。

■マイクロコンピュータが処理する相手とじて第１のＩ
１０装置４を選択する。

■第１のＩ１０装置４からデータを１バイト読み出し、
マイクロコンピュータのアキュムレータに格納する。

■このデータを内部ＲＡＭに転送する。

上述した■、■及び■の動作は、■、■が各々２マシン
サイクル、■がｌマシンサイクルを必要とする。従って
、第１のＩ１０装置４から内部ＲＡＭへの１バイトのデ
ータの転送に合計５マシンサイクルを必要とする。

（発明が解決しようとする課題） しかしながら、上述した装置には、次のような問題点が
あった。

即ち、マイクロコンピュータ（８０５１）は、１マシン
サイクルの間に処理可能な高速メモリ又は高速Ｉ１０装
置が接続されていても、マイクロコンピュータの特性上
、必ず、２マシンサイクルを必要としている。

従って、マイクロコンピュータを用いたシステム内に高
速メモリ又は高速Ｉ１０装置を接続しても、アクセスに
２マシンサイクルを必要とし、これらのメモリやＩ１０
装置の高速性を生かすことができない。

本発明は以上の点に着目してなされたもので、マイクロ
コンピュータを用いたシステムにおいて、高速メモリ又
は高速Ｉ１０装置を接続した場合に、アクセス時間がか
かり、高速処理が不可能という問題点を除去するため、
アクセス時間が１マシンサイクルで終了する外部プログ
ラムメモリ領域をアクセスする命令を用いて外部データ
メモリをアクセスできるようにし、高速メモリ又は高速
Ｉ１０装置に対するマイクロコンピュータの処理時間を
短縮する方式を提供することを目的とするものである。

（課題を解決するための手段） 本発明の入出力装置の高速アクセス装置は、処理すべき
データを格納する外部データメモリ領域と、当該外部デ
ータメモリ領域よりも高速でアクセスが可能な外部プロ
グラムメモリ領域とを持つマイクロコンピュータと、当
該マイクロコンビエータとの間でデータの入出力を行な
う入出力装置とから成るマイクロコンピュータシステム
において、前記外部プログラムメモリ領域の内の特定の
領域を外部データメモリ領域に対応させるアドレス設定
部と、前記外部プログラムメモリ領域のアクセス時に発
行されるアドレス信号を前記外部データメモリをアクセ
スする信号に変換するアドレス変換部とを備えたことを
特徴とするものである。

（作用） 上述した装置においては、アドレス設定回路により外部
プログラムメモリの特定の領域に入出力装置が割り当て
られる。そして、マイクロコンピュータが外部プログラ
ムメモリの特定の領域をアクセスするとき、マイクロコ
ンピュータのアドレスが外部データメモリ領域に変換さ
れる。これにより、マイクロコンピュータは、外部プロ
グラムメモリをアクセスする手順で外部データメモリを
アクセスすることができる。従って、メモリのアクセス
時間を短縮することができる。

（実施例） 第１図は、本発明に係るマイクロコンピュータシステム
の構成を示す回路図である。この図において、第３図と
同様の部分については、同じ番号を用いている。

図示のシステムは、８０５１のプロセッサｌと、ＲＯＭ
２と、ＲＡＭ３と、入出力装置である第１のＩ１０装置
４と、第２のＩ１０装置５と、アドレス変換部８と、比
較回路９と、アドレス設定部１０等から成る。

８０５１のプロセッサ１と、ＲＯＭ２と、ＲＡＭ３と、
入出力装置である第１のＩ１０装置４と、第２のＩ１０
装置５と、その他の部分については、第２図に示す従来
のものと同様であるので、重複する説明を省略する。

アドレス変換部８は、ＰＬＡ　（プログラムロジックア
レイ）により構成されている。このアドレス変換は、第
６図に示す考え方に基づき行なわれる。

第６図は、高速アクセス用外部プログラムメモリ空間の
割当刃の説明図である。

この図によれば、ＦＯＯＯＩ（−ＦＯＯＦＨの１６個の
アドレスは、最下位のＡＯＯビットが“１”であるもの
のみ選択され、７０００８〜７００７Ｈの８個のアドレ
スに変換される。

第７図は、ＰＬＡの詳細な構成を示す図である。

図示のＰＬＡは、入力端子Ａ−Ｇと、出力端子Ｙ０〜Ｙ
４を備えている。

入力端子Ａ−，Ｇと、出力端子Ｙ０〜Ｙ４との間には、
次式の関係がある。

ＹＯ＝Ｇ・−ＩＡ　　＋　　−＋Ｇ−ＢＹ　ｔ　”　Ｇ
・−ＩＡ　　＋　　−ＩＧ−ＣＹ２ｚＧ−Ｃ＋　１Ｏ−
Ｄ Ｙ３＝Ｇ−Ｄ　　　＋　　−＋Ｇ−Ｅ Ｙ４＝Ｇ−Ｅ　　　　　＋　　−ＩＧ−Ｆここに、記号
−は、信号を反転させることを意味する。

再び、第１図の説明に戻る。

比較回路９は、プロセッサ１から出力されるアドレスと
、アドレス設定部１０に設定されているアドレスを比較
するものである。

アドレス設定部１０には、第６図に示すＡＩ５〜ＡＯ４
、ＡＧＯの１３ビツトを設定する。

次に、各回路素子の接続について説明する。

上述のシステムは、プロセッサ１による外部プログラム
メモリ領域のアクセス時のアドレスがアドレス設定部１
０で示される値と一致すると、比較回路９がアドレス一
致信号９１をロウレベルにし、アドレス一致反転借号９
２をハイレベルにしてＰＬＡ８によってアドレス変換を
行なうようになっている。

更に、外部プログラムメモリであるＲＯＭ２の出力イネ
ーブル端子には、ＲＯＭアクセス信号１５と、アドレス
一致反転信号９２の論理積信号１８が入力される。これ
により、外部データメモリと対応する外部プログラムメ
モリをアクセスしたときは、ＲＯＭアクセス信号１５が
ロウレベルでも、アドレス一致反転信号９２がハイレベ
ルであるため、外部プログラムメモリをアクセスできな
いようになっている・ 一方、高速Ｉ１０装置である第１のＩ１０装置４のチッ
プセレクト端子には、外部データメモリ領域アクセス時
に発行されるデコード回路６のチップセレクト信号６２
と、比較回路９のアドレス一致信号９１との論理和信号
１９が入力される。また、第１のＩ１０装置４のリード
端子４２には、プロセッサ１が発行するリード信号１６
と、比較回路９のアドレス一致信号９１との論理和信号
２０が入力される。更に、第１のＩ１０装置４のライト
端子４３には、プロセッサ１が発行するライト信号１７
が入力される。このようにして、外部データメモリ領域
と対応する外部プログラムメモリ領域をアクセスしたと
きは、第１のＩ１０装置４からデータを読み出せるよう
にした。

次に、第８図及び第９図を用いて具体的な回路動作例を
示す。

第８図は、第１のＩ１０装置４から内部ＲＡＭへ１バイ
トのデータを読み出すプログラムを示す図であり、第９
図は、第８図で示されるプログラムの実行過程を示す図
である。

外部データメモリ領域の割当については、従来例と同様
に、　１００ＯＨ〜６ＦＦＦＨをＲＡＭ３に、７０００
Ｈ〜７ＦＦＦＨなＩ１０装置４に、８０００Ｈ〜８ＦＦ
ＦＨをＩ１０装置５に割り当てている。

マイクロコンピュータの外部プログラムメモリ領域のう
ちの特定の領域ＦＯＯＯＨ〜をアクセスしたとき、外部
データメモリの７０００Ｈ〜を１マシンサイクルで読み
出す処理する過程について説明する。

まず、第１のＩ１０装置４に対するアクセス以前に、第
８図の■を実行し、内部ＲＡＭの使用領域を決定する必
要がある。

内部ＲＡＭの使用領域としては、例えば、レジスタバン
ク３を転送用領域とする。レジスタは、レジスタバンク
０〜３の４つのバンクから成る。

そして、各バンクは、レジスタＯ〜７の８つのレジスタ
から成る。

外部プログラムメモリのＦＯＯＯＨ以降には、■〜■ま
での命令を格納する。格納された状態を第９図の外部プ
ログラムメモリ上に示す。

従来は、命令■を実行すると、外部プログラムメモリ　
ＦＯＯＯＨ内のデータを読み出し、解読した後、外部プ
ログラムメモリ　ＦＯＯＩＨ内のデータを直接読み出し
、内部ＲＡＭ内に書き込む。

本発明の場合も、命令■を実行すると、外部プログラム
メモリ　ＦＯＯＩＨ内のデータを直接読み出しに行く。

しかし、外部プログラムメモリ　ＦＯＯＩＨのアドレス
をラッチ回路７によりラッチした後、比較回路９により
アドレス一致信号９１がロウレベルとされ、ＰＬＡ８で
変換されたアドレスがアドレス線１２．１３に送出され
る。

そして、ＲＯＭアクセス信号１５をロウレベルにしてデ
ータを読み出すと、ＲＯＭ２へ入力される出力イネーブ
ル信号、即ち論理積信号１８がハイレベルになる。一方
、第１のＩ１０装置４のチップセレクト信号、即ち論理
和信号１９と、リード信号、即ち論理和信号２ｏがそれ
ぞれロウレベルになる。この結果、　ＦＯＯＩＨから変
換されたアドレス７０００Ｈ内のデータ、即ち第１のＩ
１０装置４内のデータが読み出される。

プロセッサ１は、外部プログラムメモリ　ＦＯＯＩＨ内
のデータとして外部データメモリ　７０００Ｈ内の内容
を内部ＲＡＭ内に書き込み、１マシンサイクルで読み出
し処理が終了する。

連続したデータを転送する場合には、■〜■の命令を続
けて実行することにより最大８バイトまでの転送が１マ
シンサイクルでまとめて実行できる。

第８図のプログラムは、［株］■等の命令を付加するこ
とにより、格納されるアドレスが固定されたサブルーチ
ンとして組み込むことができる。

尚、本発明は、上述した実施例に限定されるものではな
い。

即ち、アドレス設定部１０は、プログラムにより、設定
することも可能である。この場合、外部プログラムメモ
リ内の特定の領域を、ＦＯＯＯＨ〜に限らず、他の領域
に変更することができる。

（発明の効果） 以上説明したように、本発明の装置によれば、外部プロ
グラムアクセス命令で外部データメモリをアクセスでき
るようにしたことで、従来必ず、２マシンサイクルで行
なわれていた外部データメモリのアクセスが１マシンサ
イクルで済み、アクセス時間を半減させることが可能で
ある。また、プログラムの命令の読み出し時間と、デー
タの転送時間とを加えても、従来５マシンサイクルで行
なわれていたことが、３マシンサイクルで済む。

更に１０本発明を適用することにより、マイクロコンピ
ュータを用いたシステムの内部ＲＡＭ内にあるソフトウ
ェアテーブルの変更、追加等を高速に行なうことができ
る。

【図面の簡単な説明】

第１図は本発明に係るマイクロコンピュータシステムの
構成を示すブロック図、第２図は従来のマイクロコンピ
ュータシステムの構成を示すブロック図、第３図はマイ
クロコンピュータのメモリ構成を示す図、第４図は従来
のデータ転送ブロダラムの例を示す図、第５図は従来の
データ遷移の説明図、第６図は本発明に係る高速Ｉ１０
装置のアクセス用の外部プログラムメモリ領域の割当を
示す図、第７図は第１図のＰＬＡの詳細な構成を示す図
、第８図は本発明に係るデータ転送プログラムの例を示
す図、第９図は本発明に係るデータ遷移の説明図である
。 ｌ・・・プロセッサ、２・・−ＲＯＭ、３−ＲＡ　Ｍ　
。 ４・・・第１（７）Ｉ１０装置、５・・・第２（７）Ｉ
１０装置、６・・・デコード回路、７・・・ラッチ回路
、８・−ＰＬＡ、９−・・比較回路、 １０・・・アドレス設定部。

Claims (1)

1. 【特許請求の範囲】 １、処理すべきデータを格納する外部データメモリ領域
   と、当該外部データメモリ領域よりも高速でアクセスが
   可能な外部プログラムメモリ領域とを持つマイクロコン
   ピュータと、 当該マイクロコンピュータとの間でデータの入出力を行
   なう入出力装置とから成るものにおいて、 前記外部プログラムメモリ領域内の特定の領域を外部デ
   ータメモリ領域に対応させるアドレス設定部と、 前記外部プログラムメモリ領域のアクセス時に発行され
   るアドレス信号を前記外部データメモリをアクセスする
   信号に変換するアドレス変換部とを備えたことを特徴と
   する入出力装置の高速アクセス装置。 ２、前記外部プログラムメモリ領域をアクセスする命令
   群をアドレスを固定したサブルーチンとしてプログラム
   に組み込んだことを特徴とする請求項１記載の入出力装
   置の高速アクセス装置。