JPH07105171A - データ処理装置 - Google Patents

Abstract

(57)【要約】 【目的】 少ない命令数で、高速に、且つ少ない消費電
力で、アドレスバスの整数倍のビット構成を有するメモ
リからデータをマイクロコンピュータに読み出せるデー
タ処理装置を提供すること。 【構成】 本発明のデータ処理装置では、ｍ個のｎビッ
トの入力手段を有し、予め格納された命令列からフェッ
チ／デコードした命令に対応する処理を実行するマイク
ロコンピュータと、前記入力手段にそれぞれ異なるビッ
ト位置が接続されたｎ×ｍビット構成の出力手段を有す
る、１ワードがｎ×ｍビットの記憶手段とを備え、前記
マイクロコンピュータは、デコードした命令が記憶手段
から１ワードのデータを読み込むことを指示する命令で
ある場合、前記記憶手段に１回のみチップイネーブルを
出力している間に前記入力手段の各々から１ワードのデ
ータの各ビットの値を読み込む。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、マイクロコンピュータ
およびメモリを備えたデータ処理装置に関し、特に、マ
イクロコンピュータのデータバスのビット数の整数倍
（２以上）のビット数を１ワードとするメモリから、デ
ータをマイクロコンピュータに読み込むデータ処理装置
に関する。

【０００２】

【従来の技術】データ処理装置の要部の概略構成例を図
５に示す。このデータ処理装置は、４ビットのデータバ
ス１６を有するマイクロコンピュータ２および１ワード
を８ビットとするメモリ４を備えるものである。このデ
ータ処理装置においては、メモリ４の８ビットＩ／Ｏポ
ート２０から出力される８ビットのデータをマイクロコ
ンピュータ２に読み込む場合、マイクロコンピュータ２
の第１の４ビットＩ／Ｏポート（以下、第１のＩ／Ｏポ
ートという）８から前記データの下位４ビット（あるい
は上位４ビット）を読み込んだ後、第２の４ビットＩ／
Ｏポート（以下、第２のＩ／Ｏポートという）１０から
上位４ビット（あるいは下位４ビット）を読み込むとい
う動作が必要である。

【０００３】以下、上記のデータ読み込み動作について
図５〜図７を参照しながら説明する。ここに、図６はデ
ータ読み込み動作のタイミングを表し、図７はデータ読
み込みのための命令の一例を表す。なお、図５におい
て、中央処理部６内部の構成、あるいはアドレスバスや
チップイネーブル信号に関する構成などは、当業者であ
れば容易に理解できるので省略してある。

【０００４】まず、上記のようなデータ読み込み動作の
ためには図７（ａ）のように、 ＩＩＯ１命令 ＭＶＡＲ命令 ＡＤＹＢ１命令 ＩＩＯ２命令 ＭＶＡＲ命令 とプログラミングすることが必要である。

【０００５】各命令の実行には図７（ｂ）のように、２
マシンサイクルを要するものとする。命令の実行にあた
って、各命令は、中央処理装置６内の命令フェッチ部
（図示せず）によって１つずつフェッチされ、命令デコ
ーダ（図示せず）によって解読され、対応する命令実行
制御部（図示せず）が各制御対象を制御して所定の処理
を実行する。なお、命令実行制御部は布線論理によって
構成される。

【０００６】まず、プログラム中からＩＩＯ１命令がフ
ェッチされ、デコードさることによって、ＩＩＯ１命令
が実行される。最初に、図６のようにチップイネーブル
信号を出力して、メモリ４の８ビットＩ／Ｏポート２０
から８ビットデータを出力させるとともに、第１のＩ／
Ｏポート８から取り込んだ前記データの下位４ビットを
中央処理部６内のアキュムレータに格納する。

【０００７】次に、ＭＶＡＲ命令で、アキュムレータの
内容をＸレジスタおよびＹレジスタ（図示せず）で指定
するＲＡＭ１４のアドレスに書き込む。次に、ＡＤＹＢ
命令で、Ｙレジスタに１を加え、この値をＹレジスタに
格納する。

【０００８】次に、ＩＩＯ２命令で、図３のように２回
目のチップイネーブル信号を出力し、前記ＩＩＯ１命令
と同様に第２のＩ／Ｏポート１０から取り込んだ前記デ
ータの上位４ビットを、アキュムレータに格納する。

【０００９】そして、ＭＶＡＲ命令で、アキュムレータ
の内容をＸレジスタおよびＹレジスタで指定するＲＡＭ
１４のアドレスに書き込む。以上によって、メモリ４か
ら８ビットのデータをマイクロコンピュータ２に読み込
む動作が完了し、以降、プログラム中の後続する命令が
順次実行されていくわけである。

【００１０】しかし、このような従来のデータ処理装置
では、次に示すような問題点があった。 １）１つのデータを読み込むために、メモリ４の同じア
ドレスに２回アクセスしなければならず、メモリアクセ
ス時の消費電流が多い。 ２）１つのデータを読み込むために、５命令１０マシン
サイクルも必要とするので実行時間が長い。 ３）１実行５命令のため、ソフトウェアの作成が繁雑で
ある。 ４）１実行５命令のためプログラムが長くなり、メモリ
の容量を余計に使ってしまう。

【００１１】この問題点は、４ビットのデータバス１６
を有するマイクロコンピュータ２および１ワードを８ビ
ットとするメモリ４を備えるデータ処理装置だけでな
く、マイクロコンピュータのデータバスのビット数の整
数倍（２以上）のビット数を１ワードとするメモリか
ら、データをマイクロコンピュータに読み込むデータ処
理装置において、一般的に生じるものである。

【００１２】

【発明が解決しようとする課題】以上のように、マイク
ロコンピュータのデータバスのビット数の整数倍（２以
上）のビット数を１ワードとするメモリから、データを
マイクロコンピュータに読み込む従来のデータ処理装置
においては、メモリアクセス時の消費電流が多く、実行
時間が長く、ソフトウェアの作成が繁雑であり、プログ
ラムを格納するためのメモリ容量を余計に使ってしまう
という問題点があった。

【００１３】本発明は、上記事情を考慮してなされたも
ので、少ない命令数で、高速に、且つ少ない消費電力
で、アドレスバスの整数倍（２以上）のビット構成を有
するメモリからデータをマイクロコンピュータに読み出
せるデータ処理装置を提供することを目的とする。

【００１４】

【課題を解決するための手段】本発明では、ｍ個のｎビ
ット構成の入力手段を有し、予め格納された命令列から
フェッチしデコードした命令ごとに対応する所定の処理
を実行するマイクロコンピュータと、前記第１の入力手
段にそれぞれ異なるビット位置が接続されたｎ×ｍビッ
ト構成の出力手段を有し、ｎ×ｍビットのデータを１ワ
ードとして記憶する記憶手段とを備え、前記マイクロコ
ンピュータは、前記デコードした命令が前記記憶手段か
ら１ワードのデータを読み込むことを指示する命令であ
る場合、前記記憶手段に１回のみチップイネーブルを出
力している間に、このチップイネーブルに応答して前記
出力手段から出力された前記１ワードのデータの各ビッ
トの値を、記憶手段前記入力手段の各々から読み込むこ
とを特徴とする。

【００１５】前記ｍは２であり、前記ｎは４であっても
良い。また、本発明では、２個の４ビット構成の入力手
段を有し、予め格納された命令列からフェッチし、デコ
ードした命令に対応する所定の処理を実行するマイクロ
コンピュータと、８ビットのデータを１ワードとして記
憶し、前記入力手段の一方に上位４ビットまたは下位４
ビットが接続され、前記入力手段の他方に前記入力手段
の一方とは異なる４ビットが接続された８ビット構成の
出力手段を有する第１の記憶手段とを備え、前記入力手
段から受け取ったデータをアキュムレータに一時格納し
た後、前記マイクロコンピュータ内部の第２の記憶手段
に格納するデ−タ処理装置において、第１の信号に応答
して有効を示すチップイネーブル信号を保持し、第２の
信号に応答して無効を示すチップイネーブル信号を保持
するチップイネーブル信号出力手段と、予め決められた
特定の命令のデコード結果に応答して、前記第１の信号
を出力するとともに、前記第１の記憶手段が前記有効を
示すチップイネーブル信号に応答して前記出力手段から
出力したデータのうちの所定の４ビットを前記入力手段
の一方から受け取らせ、これを前記アキュムレータに転
送させる第１の制御手段と、この第１の制御手段の制御
完了に応答して、前記アキュムレータの内容を前記第２
の記憶手段のあらかじめ設定された指定番地に格納させ
る第２の制御手段と、この第２の制御手段の制御完了に
応答して、前記指定番地の次の番地を新たな指定番地と
するとともに、前記データのうち残りの４ビットを前記
入力手段の他方から受けとらせ、その後前記第２の信号
を出力し、前記残りの４ビットを前記アキュムレータに
転送させる第３の制御手段と、この第３の制御手段の制
御完了に応答して、前記データ保持手段の内容を前記第
２の記憶手段の前記指定番地に格納させる第４の制御手
段とを備えたことを特徴とするデータ処理装置。

【００１６】この場合、前記第２の制御手段および前記
第４の制御手段の代わりに、前記第１の制御手段または
前記第３の制御手段制御の完了に応答して、前記アキュ
ムレータの内容を前記第２の記憶手段の指定番地に格納
させる第５の制御手段を備え、前記第３の制御手段は、
前記第５の制御手段が前記第１の制御手段に応答して実
行した制御の完了に応答して制御を実行するように構成
しても良い。また、前記制御手段は、すべて１マシンサ
イクルで制御を完了するように構成するのが好ましい。

【００１７】

【作用】本発明のデータ処理装置では、前記マイクロコ
ンピュータのｍ個の入力手段が、それぞれ前記記憶手段
の出力手段の異なるビット位置に接続されている。例え
ば、ｍが２、ｎが４の場合は、前記マイクロコンピュー
タの入力手段の一方が前記出力手段の上位４ビット（ま
たは下位４ビット）に、入力手段の他方が下位４ビット
（または上位４ビット）に接続される。

【００１８】まず、前記特定の命令に応答して、前記第
１の記憶手段にはチップイネーブルがこの読み込み動作
完了まで出力され続ける。そして、マイクロコンピュー
タはその入力手段の各々から、前記１ワードのデータの
各ビットの値を読み込む。

【００１９】また、本発明のデータ処理装置では、特定
の命令に応答して一連の読み込み動作を実行するための
第１〜第４の制御手段およびこの読み込み動作中に１回
のみチップイネーブル信号を出力するためのチップイネ
ーブル信号出力手段を設けた。

【００２０】まず、予め格納された命令列からフェッチ
しデコードした命令が前記特定の命令であった場合に、
前記第１〜第４の制御手段は、前記第１の記憶手段から
１ワードが８ビットのデータの上位４ビットおよび下位
４ビットに分けて、２つの前記入力手段から読み込み、
前記アキュムレータを介して前記第２の記憶手段に記憶
する。

【００２１】すなわち、前記第１の制御手段は、前記第
１の信号を出力するとともに、前記第１の記憶手段が前
記有効を示すチップイネーブル信号に応答して出力した
データのうちの所定の４ビットを前記入力手段の一方か
ら受け取らせ、これを前記アキュムレータに転送させ
る。

【００２２】この第１の制御手段の制御完了に応答し
て、前記第２の制御手段は、前記アキュムレータの内容
を前記第２の記憶手段の指定番地に格納させる。この第
２の制御手段の制御完了に応答して、前記第３の制御手
段は、前記指定番地の次の番地を新たな指定番地とする
とともに、前記データのうち残りの４ビットを前記入力
手段の他方から受けとらせ、前記第２の信号を出力し、
前記残りの４ビットを前記アキュムレータに転送させ
る。

【００２３】この第３の制御手段の制御完了に応答し
て、前記第４の制御手段は、前記データ保持手段の内容
を前記第２の記憶手段の前記指定番地に格納させる。ま
た、前記チップイネーブル信号出力手段は、前記第１の
信号に応答して有効を示すチップイネーブル信号を保持
し、前記第２の信号に応答して無効を示すチップイネー
ブル信号を保持するので、読み込み動作中は１回のみチ
ップイネーブル信号が出力されることになる。

【００２４】これによって、データを読み込むために
は、メモリの同じアドレスに複数回アクセスしなければ
ならなかった従来のデータ処理装置と違って、本発明で
は一度のアクセスでデータを読み込みを行うことができ
るため、メモリアクセス時の消費電流の削減となる。ま
た、従来に比較してマシンサイクルを削減できるので、
実行時間を短縮することができる。また、１命令でデー
タを読み込めるため、ソフトウェアの作成が容易とな
る。また、命令数の削減となり、限られたメモリ容量を
有効に活用することができる。

【００２５】

【実施例】以下、図面を参照しながら実施例を説明す
る。本発明の一実施例に係るデータ処理装置の概略構成
は、図５と同様であるので、図５を用いて説明をする。
また、本発明の特徴部分であるマイクロコンピュータ２
の中央処理部６内部の要部概略構成例を図１および図２
に示す。

【００２６】このデータ処理装置は、４ビットのデータ
バス１６を有するマイクロコンピュータ２および１ワー
ドを８ビットとするメモリ４を備えるものである。この
データ処理装置においては、メモリ４の８ビットＩ／Ｏ
ポート２０から出力される８ビットのデータをマイクロ
コンピュータ２に読み込む場合、マイクロコンピュータ
２の第１の４ビットＩ／Ｏポート（以下、第１のＩ／Ｏ
ポートという）８から前記データの下位４ビット（ある
いは上位４ビット）を読み込んだ後、第２の４ビットＩ
／Ｏポート（以下、第２のＩ／Ｏポートという）１０か
ら上位４ビット（あるいは下位４ビット）を読み込むと
いう動作を実行する。

【００２７】以下、上記のデータ読み込み動作に関して
図１〜図５を参照しながら説明する。ここに、図３はデ
ータ読み込み動作のタイミングを表し、図４はデータ読
み込みのための命令を表す。なお、図５において、アド
レスバスやチップイネーブル信号に関する構成などは、
当業者であれば容易に理解できるので省略してある。図
３および図４においては、ＩＯ１およびＩＯ２はそれぞ
れ第１のＩ／Ｏポート８および第２のＩ／Ｏポート１０
の内容を、Ａｃｃはマイクロコンピュータ２の中央処理
部６内部の図示しないアキュムレータの内容を表す。

【００２８】まず、本発明では従来と違って、上記のよ
うなデータ読み込み動作のための命令を、図４（ａ）に
示すＲＥＡＤ命令のみで実行させる。また、このＲＥＡ
Ｄ命令は、図４（ｂ）のように５マシンサイクルで実行
させるものである。以下に、各マシンサイクルの実行内
容を示す。

【００２９】マシンサイクル１）チップイネーブルを、
有効を示す状態にさせて、メモリ４から８ビットのデー
タを出力させ、これを第１のＩ／Ｏポート８から読み込
み、アキュムレータに格納する。以下、マシンサイクル
１における処理を処理１という。 マシンサイクル２）アキュムレータ内のデータをＸレジ
スタおよびＹレジスタ（図示せず）で指定されるＲＡＭ
１４のアドレスに書き込む。以下、マシンサイクル２に
おける処理を処理２という。 マシンサイクル３）Ｙレジスタに１を加え、これをＹレ
ジスタに格納するとともに、データの上位４ビットを第
２のＩ／Ｏポート１０から読み込み、その後チップイネ
ーブルを無効を示す状態に戻して、メモリ４のデータ出
力を停止させ、そして読み込んだデータをアキュムレー
タに格納する。以下、マシンサイクル３における処理を
処理３という。 マシンサイクル４）アキュムレータの内容をＸレジスタ
およびＹレジスタで指定するＲＡＭ１４のアドレスに書
き込む。以下、マシンサイクル４における処理を処理４
という。 マシンサイクル５）次の命令に制御を移すためのリター
ン処理を実行する。以下、マシンサイクル５における処
理を処理５という。

【００３０】次に、本発明では、上記ＲＥＡＤ命令を実
行させるために、図１のようにＲＥＡＤ命令実行制御部
３４を設けた。そして、ＲＥＡＤ命令実行制御部３４に
は、処理１を実行させるための第１の制御部３６、処理
２を実行させるための第２の制御部３８、処理３を実行
させるための第３の制御部４０、処理４および処理５を
実行させるための第４の制御部４２を設けた。

【００３１】一方、本発明では、消費電力を削減するた
めに、従来と違ってチップイネーブルを一度だけ出力す
ることとした。このために、ＲＥＡＤ命令実行制御部３
４には、チップイネーブル用信号生成回路４４を設け
た。チップイネーブル用信号生成回路４４は、例えば図
２（ａ）のように２つのＮＡＮＤ回路４６，４８からな
るＲＳ−フリップフロップにより構成すれば良い。

【００３２】このチップイネーブル用信号生成回路４４
は、図２（ｂ）のように、第１の制御回路３６からの信
号ａがＬｏｗレベルになると、その出力信号ｃはＬｏｗ
レベルの状態を保持し、その後第３の制御回路４０から
の信号ｂがＬｏｗレベルになると、その出力信号ｃは元
のＨｉｇｈレベルの状態を保持する。この信号ｃをその
ままチップイネーブルとして用いても良いし、チップイ
ネーブルを出力する回路のための制御信号として用いて
も良い。

【００３３】上記構成において、図１の中央処理部６内
の命令フェッチ部３０は、ＲＡＭ１４に格納されたプロ
グラムのうち命令を１つずつフェッチし、命令デコーダ
３２はフェッチされた命令を解読する。そして、対応す
る命令実行制御部（ＲＥＡＤ命令実行制御部３４以外は
図示せず）が各制御対象を制御して所定の処理を実行す
る。なお、命令実行制御部は布線論理によって構成され
る。

【００３４】ここに、フェッチされた命令が解読された
結果、当該命令がＲＥＡＤ命令であった場合は、これに
応じＲＥＡＤ命令実行制御部３４が動作を開始する。最
初に、第１の制御部３６が前記処理１を実行する。すな
わち、図３のようにマシンサイクル１において、前記チ
ップイネーブル用信号生成回路４４に与える信号ａを一
時的にＬｏｗレベルにし、前記信号ｃをＬｏｗレベルに
させて、メモリ４に与えるチップイネーブルを有効を示
す状態にする。これにより、メモリ４の８ビットポート
２０からデータが出力され、マイクロコンピュータ２の
第１のＩ／Ｏポート８および第２のＩ／Ｏポート１０に
それぞれ下位ビットおよび上位ビットが与えられる。以
後、図３のように前記チップイネーブル用信号生成回路
４４は信号ｃのレベルをＬｏｗレベルに保持し、有効を
示すチップイネーブルが出力され続ける。

【００３５】そして、下位４ビットを第１のＩ／Ｏポー
ト８から読み込み、データバス１６を介してアキュムレ
ータに格納する。次に、第２の制御部３８が前記処理２
を実行する。すなわち、マシンサイクル２において、ア
キュムレータ内のデータを、データバス１６を介してＸ
レジスタおよびＹレジスタ（図示せず）で指定されるＲ
ＡＭ１４のアドレスに書き込む。

【００３６】次に、第３の制御部４０が前記処理３を実
行する。すなわち、マシンサイクル３において、図示し
ないＹレジスタに１を加え、これをＹレジスタに格納す
るとともに、データの上位４ビットを第２のＩ／Ｏポー
ト１０から読み込む。

【００３７】ここで、前記チップイネーブル用信号生成
回路４４に与える信号ｂを一時的にＬｏｗレベルにし、
前記信号ｃをＨｉｇｈレベルにさせて、メモリ４に与え
るチップイネーブルを無効を示す状態に戻す。これによ
り、メモリ４の８ビットポート２０からのデータ出力は
停止される。

【００３８】そして、この読み込んだデータをデータバ
ス１６を介してアキュムレータに格納する。次に、第４
の制御部４２が前記処理４および処理５を実行する。す
なわち、マシンサイクル４において、アキュムレータの
内容を、データバス１６を介してＸレジスタおよびＹレ
ジスタで指定するＲＡＭ１４のアドレスに書き込み、マ
シンサイクル５において、次の命令に制御を移すための
リターン処理を実行する。

【００３９】以上によって、図３の命令のタイミング１
に示すようにＲＥＡＤ命令の実行が完了され、メモリ４
の８ビットのデータは、上位４ビットおよび下位４ビッ
トに分割されて、ＲＡＭ１４の所定の隣接するアドレス
に格納される。

【００４０】なお続けて、プログラム中に記述されてい
る後続の命令が順次実行されるわけである。以上のよう
に、本発明のデータ処理装置では、チップイネーブルを
一回出力する間に８ビットのデータを読み込んでいる。

【００４１】従って、チップイネーブルを２度出力し、
メモリの同じアドレスに２度アクセスし、データを４ビ
ットずつ読み込む従来のデータ処理装置にくらべ、一度
のチップイネーブルでデータ読み込みを行うことができ
るため、メモリの特定のアドレスに対する一度のアクセ
スするだけでデータ読み込みを実行でき、メモリアクセ
ス時の消費電流が削減できる。

【００４２】また、従来例では、メモリ４のデータをマ
イクロコンピュータ２に読み込むためには、図６および
図７のように５命令１０マシンサイクル必要なのに対
し、この実施例では、図３および図４のように１命令５
マシンサイクルまたは４マシンサイクルで実行すること
ができるため、実行時間が従来比１／２となり、実行時
間の短縮となる。

【００４３】さらに、データを読み込むための命令が、
従来の５命令から１命令となるので、ソフトウェアの作
成が容易となる。また、命令数の削減となり、限られた
メモリ容量を有効に活用することができる。

【００４４】なお、中央処理装置６のアーキテクチャー
によっては、図４（ｃ）に示すようにマシンサイクル４
で上記処理４および処理５を実行できる。この場合、図
３の命令のタイミング２のようにＲＥＡＤ命令は４マシ
ンサイクルで実行することができるので、実行時間が従
来比２／５となり、さらに実行時間の短縮となる。

【００４５】ここに、前記第２の制御回路３８および第
４の制御回路４２はアキュームレータからＲＡＭ１４へ
のデータの格納に関しては同一の処理を実行させる回路
であるので、それらを共有化して１つの回路として構成
しても良い。

【００４６】なお、本実施例では、１ワードを８ビット
とするメモリからビットのデータバスを有するマイクロ
コンピュータにデータを読み込むデータ処理装置を例に
とって説明したが、適宜修正することにより他の構成、
例えば１ワードを１６ビットとするメモリから４ビット
のデータバスを有するマイクロコンピュータにデータを
読み込むデータ処理装置などをはじめとして、マイクロ
コンピュータのデータバスのビット数の整数倍（２以
上）のビット数を１ワードとするメモリから、データを
マイクロコンピュータに読み込むデータ処理装置にも適
用することが可能である。また、本発明は上述した各実
施例に限定されるものではなく、その要旨を逸脱しない
範囲で、種々変形して実施することができる。

【００４７】

【発明の効果】本発明によって、以下に示す効果が奏さ
れる。 １）従来例のデータ処理装置では、データを読み込むた
めには、メモリの同じアドレスに複数回アクセスしなけ
ればならなかったが、本発明の実施例のようなデータ処
理装置を使用すると、一度のアクセスで行うことができ
るため、メモリアクセス時の消費電流の削減となる。

【００４８】２）従来例に比較してマシンサイクルを削
減できるので、実行時間を短縮することができる。 ３）１命令でデータを読み込めるため、ソフトウェアの
作成が容易となる。 ４）従来の複数命令から１命令となるので、命令数の削
減となり、限られたメモリ容量を有効に活用することが
できる。

【図面の簡単な説明】

【図１】本発明の一実施例に係るデータ処理装置の要部
概略構成を示す図

【図２】図１のチップイネーブル用信号生成回路の一例
を示す図

【図３】本発明の一実施例に係るデータ読み出し動作の
タイミングを説明するための図

【図４】本発明の一実施例に係るデータ読み出しのため
の命令を説明するための図

【図５】データ処理装置の要部概略構成を示す図

【図６】従来のデータ処理装置におけるデータ読み出し
動作のタイミングを説明するための図

【図７】従来のデータ処理装置におけるデータ読み出し
のための命令を説明するための図

【符号の説明】

２…マイクロコンピュータ ４…メモリ ６…中央処理部 ８…第１の
Ｉ／Ｏポート １０…第２のＩ／Ｏポート １２…ＯＵ
Ｔポート １４…ＲＡＭ １６…デー
タバス １８…メモリセル ２０…８ビ
ットＩ／Ｏポート ２２…アドレス端子 ２４…周辺
回路 ３０…命令フェッチ部 ３２…命令
デコーダ ３４…ＲＥＡＲ命令実行制御部 ３６…第１
の制御部 ３８…第２の制御部 ４０…第３
の制御部 ４２…第４の制御部 ４４…チップイネーブル用信号生成回路 ４６，４８
…ＮＡＮＤ回路

Claims (5)

【特許請求の範囲】
1. 【請求項１】ｍ個のｎビット構成の入力手段を有し、予
   め格納された命令列からフェッチしデコードした命令ご
   とに対応する所定の処理を実行するマイクロコンピュー
   タと、 前記第１の入力手段にそれぞれ異なるビット位置が接続
   されたｎ×ｍビット構成の出力手段を有し、ｎ×ｍビッ
   トのデータを１ワードとして記憶する記憶手段とを備
   え、 前記マイクロコンピュータは、前記デコードした命令が
   前記記憶手段から１ワードのデータを読み込むことを指
   示する命令である場合、前記記憶手段に１回のみチップ
   イネーブルを出力している間に、このチップイネーブル
   に応答して前記出力手段から出力された前記１ワードの
   データの各ビットの値を、記憶手段前記入力手段の各々
   から読み込むことを特徴とするデータ処理装置。
2. 【請求項２】前記ｍは２であり、前記ｎは４であること
   を特徴とする請求項１に記載のデータ処理装置。
3. 【請求項３】２個の４ビット構成の入力手段を有し、予
   め格納された命令列からフェッチし、デコードした命令
   に対応する所定の処理を実行するマイクロコンピュータ
   と、８ビットのデータを１ワードとして記憶し、前記入
   力手段の一方に上位４ビットまたは下位４ビットが接続
   され、前記入力手段の他方に前記入力手段の一方とは異
   なる４ビットが接続された８ビット構成の出力手段を有
   する第１の記憶手段とを備え、前記入力手段から受け取
   ったデータをアキュムレータに一時格納した後、前記マ
   イクロコンピュータ内部の第２の記憶手段に格納するデ
   −タ処理装置において、 第１の信号に応答して有効を示すチップイネーブル信号
   を保持し、第２の信号に応答して無効を示すチップイネ
   ーブル信号を保持するチップイネーブル信号出力手段
   と、 予め決められた特定の命令のデコード結果に応答して、
   前記第１の信号を出力するとともに、前記第１の記憶手
   段が前記有効を示すチップイネーブル信号に応答して前
   記出力手段から出力したデータのうちの所定の４ビット
   を前記入力手段の一方から受け取らせ、これを前記アキ
   ュムレータに転送させる第１の制御手段と、 この第１の制御手段の制御完了に応答して、前記アキュ
   ムレータの内容を前記第２の記憶手段のあらかじめ設定
   された指定番地に格納させる第２の制御手段と、 この第２の制御手段の制御完了に応答して、前記指定番
   地の次の番地を新たな指定番地とするとともに、前記デ
   ータのうち残りの４ビットを前記入力手段の他方から受
   けとらせ、その後前記第２の信号を出力し、前記残りの
   ４ビットを前記アキュムレータに転送させる第３の制御
   手段と、 この第３の制御手段の制御完了に応答して、前記データ
   保持手段の内容を前記第２の記憶手段の前記指定番地に
   格納させる第４の制御手段とを備えたことを特徴とする
   データ処理装置。
4. 【請求項４】前記第２の制御手段および前記第４の制御
   手段の代わりに、 前記第１の制御手段または前記第３の制御手段の制御完
   了に応答して、前記アキュムレータの内容を前記第２の
   記憶手段の指定番地に格納させる第５の制御手段を備
   え、 前記第３の制御手段は、前記第５の制御手段が前記第１
   の制御手段に応答して実行した制御の完了に応答して制
   御を実行することを特徴とする請求項３に記載のデータ
   処理装置。
5. 【請求項５】前記制御手段は、すべて１マシンサイクル
   で制御を完了することを特徴とする請求項３または４に
   記載のデータ処理装置。