JPH01151096A - ダイナミックメモリのリフレッシュ方法 - Google Patents
ダイナミックメモリのリフレッシュ方法Info
- Publication number
- JPH01151096A JPH01151096A JP62310470A JP31047087A JPH01151096A JP H01151096 A JPH01151096 A JP H01151096A JP 62310470 A JP62310470 A JP 62310470A JP 31047087 A JP31047087 A JP 31047087A JP H01151096 A JPH01151096 A JP H01151096A
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- JP
- Japan
- Prior art keywords
- memory
- read
- refresh
- dynamic memory
- microprocessor
- Prior art date
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- Pending
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- 238000000034 method Methods 0.000 title claims description 12
- 238000010586 diagram Methods 0.000 description 3
- 238000002474 experimental method Methods 0.000 description 1
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- Dram (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
技術分野
本発明は、コンピュータの主記憶装置として利用される
ダイナミックメモリをリフレッシュするための方法に関
する。
ダイナミックメモリをリフレッシュするための方法に関
する。
背景技術
従来から、ハードリフレッシュと呼ばれている方法では
、ダイナミックメモリをリフレッシュするために、バス
を制御するバスマスタなどの外ｆ＝ｔけ回路によって、
予め定めた一定時間毎にバスを獲得し、リフレッシュメ
モリのアドレスを１ビツトずつカウントアツプしてアク
セスしてリフレ・ソシュを行っている。
、ダイナミックメモリをリフレッシュするために、バス
を制御するバスマスタなどの外ｆ＝ｔけ回路によって、
予め定めた一定時間毎にバスを獲得し、リフレッシュメ
モリのアドレスを１ビツトずつカウントアツプしてアク
セスしてリフレ・ソシュを行っている。
このような先行技術では、バスマスタを設ける必要があ
り、これによって構成が複雑になるとともに、バス・ア
ービトレーション動作、すなわち使用するバスの切換え
動ｆヤを行うための構成が複雑になる。
り、これによって構成が複雑になるとともに、バス・ア
ービトレーション動作、すなわち使用するバスの切換え
動ｆヤを行うための構成が複雑になる。
他の従来から行われているソフトリフレッシュ方法では
、マイクロプロセッサに割込みをかけてその割込み処理
内でマイクロプロセッサにＮ０Ｐ（すなわちＮｏ ０
ｐｅｒａｔｉｏｎ）命令を行ってリードオンリメモリに
ストアされているリード命令を順次読出して実行し、ダ
イナミックメモリのリフレッシュを行う。
、マイクロプロセッサに割込みをかけてその割込み処理
内でマイクロプロセッサにＮ０Ｐ（すなわちＮｏ ０
ｐｅｒａｔｉｏｎ）命令を行ってリードオンリメモリに
ストアされているリード命令を順次読出して実行し、ダ
イナミックメモリのリフレッシュを行う。
発明が解決すべき問題点
このような従来からのソフトリフレッシュの方法では、
−ａに、リードオンリメモリのアクセス時間が長いこと
に起因してリフレッシュのために長時間を必要とし、特
にリードオンリメモリがたとえば１６ビツト構成であり
、かつダイナミックメモリがたとえば３２ビツト構成で
実現されている装置では、リードオンリメモリが３２ビ
ツト構成となっている場かに比べて、そのリードオンリ
メモリをアクセスしてリード命令を読取って実行するた
めに２倍の時間を必要とする。
−ａに、リードオンリメモリのアクセス時間が長いこと
に起因してリフレッシュのために長時間を必要とし、特
にリードオンリメモリがたとえば１６ビツト構成であり
、かつダイナミックメモリがたとえば３２ビツト構成で
実現されている装置では、リードオンリメモリが３２ビ
ツト構成となっている場かに比べて、そのリードオンリ
メモリをアクセスしてリード命令を読取って実行するた
めに２倍の時間を必要とする。
本発明の目的は、構成が簡単であり、しかもリフレッシ
ュに必要な時間を短縮することができるようにしたダイ
ナミックメモリのリフレッシュ方法を提供することであ
る。
ュに必要な時間を短縮することができるようにしたダイ
ナミックメモリのリフレッシュ方法を提供することであ
る。
問題点を解決するための手段
本発明は、キャッシュメモリを内蔵したマイクロプロセ
ッサに、予め定める２つの数値をＡ、Ｂとするとき、リ
フレッシュメモリのためのリードサイクル数がＡ−Ｂで
あるダイナミックメモリを接続するとともに、前記マイ
クロプロセッサにリフレッシュのためのＡ個のリード命
令をストアしてある制御用メモリを接続し、 ダイナミックメモリのリフレッシュにあたり、まず、制
御用メモリにスｌ−アされているＡ（因の各リード命令
を１つずつ１１［’［に読出してダイナミックメモリに
リード命令の実行を行ってリフレッシュするとともに、
キャッシュメモリにＡ個のリード命令をそれぞれストア
し、 次に、キャッシュメモリにストアされているＡｌｌのリ
ード命令を順に読出して実行してダイナミックメモリを
リフレッシュする動作を（Ｂ−１）回繰返すことを特徴
とするダイナミックメモリのリフレッシュ方法である。
ッサに、予め定める２つの数値をＡ、Ｂとするとき、リ
フレッシュメモリのためのリードサイクル数がＡ−Ｂで
あるダイナミックメモリを接続するとともに、前記マイ
クロプロセッサにリフレッシュのためのＡ個のリード命
令をストアしてある制御用メモリを接続し、 ダイナミックメモリのリフレッシュにあたり、まず、制
御用メモリにスｌ−アされているＡ（因の各リード命令
を１つずつ１１［’［に読出してダイナミックメモリに
リード命令の実行を行ってリフレッシュするとともに、
キャッシュメモリにＡ個のリード命令をそれぞれストア
し、 次に、キャッシュメモリにストアされているＡｌｌのリ
ード命令を順に読出して実行してダイナミックメモリを
リフレッシュする動作を（Ｂ−１）回繰返すことを特徴
とするダイナミックメモリのリフレッシュ方法である。
作 用
本発明に従えば、ダイナミックメモリのリフレッシュに
必要なリードサイクル数はＡ−Ｂであり、このダイナミ
ックメモリに接続されるマイクロプロセッサは、キャッ
シュメモリを内蔵しており、このキャッシュメモリには
、制御用メモリからリフレッシュのためのＡ個のリード
命令を１つずつ厘に読出してストアするとともに、ダイ
ナミックメモリのリフレッシュを行い、次にこのキャッ
シュメモリにストアされているＡ個のリード命令を順に
読出してダイナミックメモリをリフレッシュする動ｆヤ
を（Ｂ−１）回ａ返すようにしたので、キャッシュメモ
リにストアされているＡ個のリード命令を読出す動作が
マイクロプロセッサ内で高速度で行うことができ、これ
によってリフレッシュに必要な時間を短縮することがで
きる。しかも、前述力尤行技術に関連して述べたハード
リフレッシュ方法におけるバスマスタなどの外ｆ寸は回
路を必要とせず、構成が複雑になることはない。
必要なリードサイクル数はＡ−Ｂであり、このダイナミ
ックメモリに接続されるマイクロプロセッサは、キャッ
シュメモリを内蔵しており、このキャッシュメモリには
、制御用メモリからリフレッシュのためのＡ個のリード
命令を１つずつ厘に読出してストアするとともに、ダイ
ナミックメモリのリフレッシュを行い、次にこのキャッ
シュメモリにストアされているＡ個のリード命令を順に
読出してダイナミックメモリをリフレッシュする動ｆヤ
を（Ｂ−１）回ａ返すようにしたので、キャッシュメモ
リにストアされているＡ個のリード命令を読出す動作が
マイクロプロセッサ内で高速度で行うことができ、これ
によってリフレッシュに必要な時間を短縮することがで
きる。しかも、前述力尤行技術に関連して述べたハード
リフレッシュ方法におけるバスマスタなどの外ｆ寸は回
路を必要とせず、構成が複雑になることはない。
実施例
第１図は本発明の一実施例のブロック図である。
マイクロプロセッサ１内には、キャッシュメモリ２が内
蔵されている。このマイクロプロセッサ１にはリードオ
ンリメモリ３が接続されるとともに、メモリインタフェ
イス４を介してダイナミックメモリ５が接続される。割
込み信号を発生するためにカウンタ６が備えられる。
蔵されている。このマイクロプロセッサ１にはリードオ
ンリメモリ３が接続されるとともに、メモリインタフェ
イス４を介してダイナミックメモリ５が接続される。割
込み信号を発生するためにカウンタ６が備えられる。
第２図を参照してステップｒｒ ｌがステップｎ２に移
り、マイクロプロセッサ１はダイナミンクメモリ５をリ
フレッシュするためにリードオ〉′ウメモリ３からの命
令を読取ってカウンタ６をセットする。このカウンタ６
はセットされた数値を１ずつデクリメントし、その内容
が零になるとマイクロプロセッサ１に割込み信号を与え
る。
り、マイクロプロセッサ１はダイナミンクメモリ５をリ
フレッシュするためにリードオ〉′ウメモリ３からの命
令を読取ってカウンタ６をセットする。このカウンタ６
はセットされた数値を１ずつデクリメントし、その内容
が零になるとマイクロプロセッサ１に割込み信号を与え
る。
ステップｎ３では、マイクロプロセッサ１は割込み信号
を受信し、キャッシュメモリ２の状磨をブツシュして退
避させ、このキャッシュメモリ２が不能動化されている
のならば、能動化、すなわちイネーブルし、能動化され
た状ワであるならばそのまま能動化した状態とし、この
動作はステップｎ４に示されている。このようなステッ
プｎ３゜ｎ４の動作はリードオンリメモリ３にストアさ
れているプログラムに従って実行される。
を受信し、キャッシュメモリ２の状磨をブツシュして退
避させ、このキャッシュメモリ２が不能動化されている
のならば、能動化、すなわちイネーブルし、能動化され
た状ワであるならばそのまま能動化した状態とし、この
動作はステップｎ４に示されている。このようなステッ
プｎ３゜ｎ４の動作はリードオンリメモリ３にストアさ
れているプログラムに従って実行される。
ステップｎ５では、キャッシュメモリ２が能動化された
状態でダイナミックメモリ５のリード命令が実行され、
これによってリフレッシュが行われる。このダイナミッ
クメモリ５のリフレッシュが完了すると、ステップｎ
６ではキャッシュメモリ２の状態を、前述のステップｎ
３におけるブツシュ動ｆヤ前の状態にポツプして戻し、
ステップｎ７でリフレッシュ処理を終了する。
状態でダイナミックメモリ５のリード命令が実行され、
これによってリフレッシュが行われる。このダイナミッ
クメモリ５のリフレッシュが完了すると、ステップｎ
６ではキャッシュメモリ２の状態を、前述のステップｎ
３におけるブツシュ動ｆヤ前の状態にポツプして戻し、
ステップｎ７でリフレッシュ処理を終了する。
ダイナミックメモリ５のリードサイクルの動作について
さらに詳しく述べる。ダイナミックメモリ５はたとえば
Ａ−Ｈのリードサイクル数を有しており、Ａ、Ｂは１ま
たは複数の自然数であり、このリードサイクル数はダイ
ナミックメモリ５のアドレス指定のためのラインが９本
設けられているときには、５１２＜＝２″）である、リ
ードオンリメモリ３は第３図に示されるように、ＡＩＩ
Ｉのストア領域にリード命令７がそれぞれストアされ、
そのＩｔ ｆ＆にジャンプ命令８がストアされる。この
ジャンプ命令８が読出されて実行されると、Ａ個のリー
ド命令の最初のリード命令７ ａに参照ｎ９で示すよう
に戻る動作が行われる。
さらに詳しく述べる。ダイナミックメモリ５はたとえば
Ａ−Ｈのリードサイクル数を有しており、Ａ、Ｂは１ま
たは複数の自然数であり、このリードサイクル数はダイ
ナミックメモリ５のアドレス指定のためのラインが９本
設けられているときには、５１２＜＝２″）である、リ
ードオンリメモリ３は第３図に示されるように、ＡＩＩ
Ｉのストア領域にリード命令７がそれぞれストアされ、
そのＩｔ ｆ＆にジャンプ命令８がストアされる。この
ジャンプ命令８が読出されて実行されると、Ａ個のリー
ド命令の最初のリード命令７ ａに参照ｎ９で示すよう
に戻る動作が行われる。
キャッシュメモリ２が前述の第２図におけるステップｎ
４で能動ｒヒされた状態でダイナミックメモリ５のリフ
レッシュを行うにあたり、まず、マイクロプロセッサ１
はリードオンリメモリ３から第３（２１に示されるよう
にＡ１１ｉｉｌのリード命令７を１つずつ順次フェッチ
して実行するとともに、シ′ヤンプ命令８を読出して実
行する。このような命令７．８の読出し時にその命令７
．８は第３図に示される態様で、キャッシュメモリ２に
順次スト・アされていく。マイクロプロセッサ１はリー
ド命令７を実行することによってダイナミックメモリ５
がリフレッシュされる。
４で能動ｒヒされた状態でダイナミックメモリ５のリフ
レッシュを行うにあたり、まず、マイクロプロセッサ１
はリードオンリメモリ３から第３（２１に示されるよう
にＡ１１ｉｉｌのリード命令７を１つずつ順次フェッチ
して実行するとともに、シ′ヤンプ命令８を読出して実
行する。このような命令７．８の読出し時にその命令７
．８は第３図に示される態様で、キャッシュメモリ２に
順次スト・アされていく。マイクロプロセッサ１はリー
ド命令７を実行することによってダイナミックメモリ５
がリフレッシュされる。
ダイナミックメモリ５を引続きリフレッシュするために
、マイクロプロセッサ１はキャッシュメモリ２にストア
されているリード命令７およびジャンプ命令８を実行す
る。このキャッシュメモリ２は、マイクロプロセッサ１
に内蔵されており、したがってキャッシュメモリ２にス
トア内容をフェッチすることなしにリード命令７を順次
的に実行しつつ、ダイナミックメモリ５のストア領域の
アドレスを１つずつインクリメントしていく。このよう
にキャッシュメモリ２の命令の実行はフェッチを必要と
しないので、高速度でリード命令７およびジャンプ命令
８の実行することができる。ＡＩＩＩの一連の順次的な
リード命令７とジャンプ命令８との実行の組すわせは（
Ｂ−１）回繰返されてマイクロプロセッサ１とキャッシ
ュメモリ２と共働で行われて、こうしてダイナミックメ
モリ５のリフレッシュに必要なリードサイクル数Ａ−Ｂ
を完了する。
、マイクロプロセッサ１はキャッシュメモリ２にストア
されているリード命令７およびジャンプ命令８を実行す
る。このキャッシュメモリ２は、マイクロプロセッサ１
に内蔵されており、したがってキャッシュメモリ２にス
トア内容をフェッチすることなしにリード命令７を順次
的に実行しつつ、ダイナミックメモリ５のストア領域の
アドレスを１つずつインクリメントしていく。このよう
にキャッシュメモリ２の命令の実行はフェッチを必要と
しないので、高速度でリード命令７およびジャンプ命令
８の実行することができる。ＡＩＩＩの一連の順次的な
リード命令７とジャンプ命令８との実行の組すわせは（
Ｂ−１）回繰返されてマイクロプロセッサ１とキャッシ
ュメモリ２と共働で行われて、こうしてダイナミックメ
モリ５のリフレッシュに必要なリードサイクル数Ａ−Ｂ
を完了する。
このようなダイナミックメモリ５のリフレッシュに必要
な時間をさらに−Ｎｍ縮するには、このダイナミックメ
モリ５のリフレッシュに必要な時間をＷとし、各リード
命令７を実行するに必要な時間をｔｌとし、ジャンプ命
令８を実行するに必要な時間をｔ２とし、１つの命令を
フェッチして実行するのに要する時間を七３とするとき
、誓＝（ｔｌ・ ＾＋ｔ２）（Ｂ−１）＋ ｔ３ ・
（入子１） ・・・ （１）に表される時間Ｗが最小
となるように数値Ａ、Ｂを選ぶ必要がある。
な時間をさらに−Ｎｍ縮するには、このダイナミックメ
モリ５のリフレッシュに必要な時間をＷとし、各リード
命令７を実行するに必要な時間をｔｌとし、ジャンプ命
令８を実行するに必要な時間をｔ２とし、１つの命令を
フェッチして実行するのに要する時間を七３とするとき
、誓＝（ｔｌ・ ＾＋ｔ２）（Ｂ−１）＋ ｔ３ ・
（入子１） ・・・ （１）に表される時間Ｗが最小
となるように数値Ａ、Ｂを選ぶ必要がある。
たとえば本件発明者の実験によれば、成るダイナミック
メモリ５を成るマイクロプロセッサ１によってリフレッ
シュする際に数値Ａ、Ｂを変ｆヒしたときにリフレッシ
ュを完了するに必要な時間Ｗは第１表のとおりであった
。
メモリ５を成るマイクロプロセッサ１によってリフレッ
シュする際に数値Ａ、Ｂを変ｆヒしたときにリフレッシ
ュを完了するに必要な時間Ｗは第１表のとおりであった
。
第 １ 表
したがってこのような装置では、Ａ−＝１６、Ｂ−３２
に定めてダイナミックメモリ５のリフレッシュに必要な
リードサイクル数５１２を達成するために１７５μｓｅ
ｃという最小の時間で行うことができるようになる。
に定めてダイナミックメモリ５のリフレッシュに必要な
リードサイクル数５１２を達成するために１７５μｓｅ
ｃという最小の時間で行うことができるようになる。
上述の実施例ではダイナミックメモリ５のリフレッシュ
のために、外部回路として割込み信号を発生するための
カウンタ６だけを備えるだけでよく、ハードウェアを簡
素化することができる。
のために、外部回路として割込み信号を発生するための
カウンタ６だけを備えるだけでよく、ハードウェアを簡
素化することができる。
本発明の他の実施例として、リードオンリメモリ３に代
えて、ランダムアクセスメモリを用いてもよい。
えて、ランダムアクセスメモリを用いてもよい。
効 果
以上のように本発明によれば、簡単な構成で、しかも高
速度でダイナミックメモリのリフレッシュを達成するこ
とができるようになる。
速度でダイナミックメモリのリフレッシュを達成するこ
とができるようになる。
第１図は本発明の一実施例のブロック図、第２図はダイ
ナミックメモリ５のリフレッシュ処理を示すフローチャ
ート、第３図はリードオンリメモリ３のストア内容を示
す図である。 １・・・マイクロプロセッサ、２・・・キャッシュメモ
リ、３・・・リードオンリメモリ、４・・・メモリイン
クフェイス、５・・・ダイナミックメモリ、６・・・カ
ウンタ 第１図 第２ 囚
ナミックメモリ５のリフレッシュ処理を示すフローチャ
ート、第３図はリードオンリメモリ３のストア内容を示
す図である。 １・・・マイクロプロセッサ、２・・・キャッシュメモ
リ、３・・・リードオンリメモリ、４・・・メモリイン
クフェイス、５・・・ダイナミックメモリ、６・・・カ
ウンタ 第１図 第２ 囚
Claims (1)
- 【特許請求の範囲】 キャッシュメモリを内蔵したマイクロプロセッサに、予
め定める２つの数値をＡ、Ｂとするとき、リフレッシュ
メモリのためのリードサイクル数がＡ・Ｂであるダイナ
ミックメモリを接続するとともに、前記マイクロプロセ
ッサにリフレッシュのためのＡ個のリード命令をストア
してある制御用メモリを接続し、 ダイナミックメモリのリフレッシュにあたり、まず、制
御用メモリにストアされているＡ個の各リード命令を１
つずつ順に読出してダイナミックメモリにリード命令の
実行を行ってリフレッシュするとともに、キャッシュメ
モリにＡ個のリード命令をそれぞれストアし、 次に、キャッシュメモリにストアされているＡ個のリー
ド命令を順に読出して実行してダイナミックメモリをリ
フレッシュする動作を（Ｂ−１）回繰返すことを特徴と
するダイナミックメモリのリフレッシュ方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62310470A JPH01151096A (ja) | 1987-12-08 | 1987-12-08 | ダイナミックメモリのリフレッシュ方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62310470A JPH01151096A (ja) | 1987-12-08 | 1987-12-08 | ダイナミックメモリのリフレッシュ方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01151096A true JPH01151096A (ja) | 1989-06-13 |
Family
ID=18005631
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62310470A Pending JPH01151096A (ja) | 1987-12-08 | 1987-12-08 | ダイナミックメモリのリフレッシュ方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01151096A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03108186A (ja) * | 1989-09-21 | 1991-05-08 | Shogo Matsui | 動的ダイナミックｒａｍリフレッシュ方法及び装置 |
| US5114696A (en) * | 1990-08-06 | 1992-05-19 | Texas Instruments Incorporated | Diamond growth method |
-
1987
- 1987-12-08 JP JP62310470A patent/JPH01151096A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03108186A (ja) * | 1989-09-21 | 1991-05-08 | Shogo Matsui | 動的ダイナミックｒａｍリフレッシュ方法及び装置 |
| US5114696A (en) * | 1990-08-06 | 1992-05-19 | Texas Instruments Incorporated | Diamond growth method |
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