JPS63300340A - マイクロプロセッサ処理装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明はマイクロプロセッサ処理装置に関し。

特に、仮想記憶機能を備えるマイクロプロセッサ処理装
置のアドレス変換方式に関する。

〔従来の技術〕

従来、仮想記憶機能を有するアドレス変換部を備よるマ
イクロプロセッサ処理装置では、中央処理装置（ＣＰＵ
　）から与えられる論理アドレスに対応するアドレスデ
ィスクリプタがアドレス変換部に存在していないと、該
当するアドレスディスクリプタを主記憶からフェッチし
ておシ、このフェッチの際、該当アドレスディスクリプ
タに到達するまで、主記憶（主記憶内テーブル）を索引
しなければならない。

〔発明が解決しようとする問題点〕

従来のマイクロプロセッサ処理装置では、アドレス変換
部におけるアドレスディスクリプタのミスヒツトの際、
前述のように主記憶にアクセスしなければならず、その
結果、索引テーブルの数にもよるがメモリアクセス回数
が多くなってしまい。

アドレスディスクリプタのフェッチに時間がかがって、
仕事（ｆロセス）の多重度が増すと、ミスヒント率が高
くなシ、システムスループットが低下するという問題点
がある。

さらに、所定のアドレスディスクリプタがフェッチされ
るまでの情報は、使用頻度が少ないので。

一般にキャッシュ・パイノ（スモードで実行される。

ところが、キャッシュ有効となると、プロセス開始前の
情報がキャッジ−メモリにマツピングされることになっ
て、ｆロセス実行中のキャツシュヒツト率が低下すると
いう問題点がある。

以下糸目 〔問題点を解決するだめの手段〕 本発明のマイクロプロセッサ処理装置は、マイクロノロ
セッサ部と、主記憶部及び高速バッファ用キャッ、シュ
メモリを備える主記憶装置と、アドレスディスクリプタ
を格納するアドレス変換キャッシュメモリを備え、論理
アドレスから物理アドレスへのアドレス変換を行うアド
レス変換部と。

アドレスディスクリプタが格納されたローカルメモリと
を有し、マイクロプロセッサ部が主記憶装置へアクセス
する際、マイクロゾロセッサ部から供給される論理アド
レスがアドレス変換部で物理アドレスに変換され、この
物理アドレスに対応するアドレスディスクリプタがアド
レス変換キャッシュメモリに格納されていると、この物
理アドレスにより主記憶装置をアクセスし、上記の物理
アドレスに対応するアドレスディスクリプタがアドレス
変換キャッジ−メモリに格納されていないと上記の物理
アドレスに該当するアドレスディスクリプタをローカル
メモリよシアドレス変換キャッシュメモリに取込むよう
にしたこことを特徴としている。

〔実施例〕

次に２本発明について実施例によって説明する。

第１図は本発明の一実施例を示すブロック図である。第
１図を参照して、１は主記憶部、２はマイクロプロセッ
サ部、３はアドレス変換部、４はローカルメモリ、５は
キャッシュメモリ、６はマルチゾレクサ制御部、７はマ
ルチブレフサ、１０１は論理アドレスバス、１０２はデ
ータバスである。

そして、主記憶部１とキャッシュメモリ５により主記憶
装置が構成される。

る際、まず、マイクロプロセッサ部２から論理アドレス
がアドレスバス１０１に送出される。アドレス変換部３
は、アドレスバス１０１上の論理７ドレスを取り込み、
グロセス切換り時に予めマイクロプロセッサ部２よシ制
御練２０を介してアドレス変換部３に設定された情報に
基づいて、論理アドレスを物理アドレスに変換する。こ
の物理アドレスはアドレス変換部３のアドレス変換キャ
ッシュメモリ（図示せず）に格納されているアドレスデ
ィスクリプタと比較される。なお、このアドレス変換キ
ャッシュメモリは一般フルアソシアティブ方式である。

この比較結果、ヒツトしていれば、上記の物理アドレス
が出力され、物理アドレスによりキャッ７ユメモリ５を
介して主記憶部１がアクセスさ、れることになる。この
結果、キャッシュメモリ５でヒントしていれば、データ
読出しの場合は、キャッシュメモリ５の内容がマイクロ
プロセッサ部２にデータバス１０２を介して取込まれる
。一方、データ書込み動作の場合は、キャッシュメモリ
５にデータバス１０２を介してマイクロプロセッサ部２
からの書込みデータが書かれると共に主記憶部１にこの
書込みデータが書き込まれる。

一方、アドレス変換部３におけるアドレスディスクリプ
タとの比較結果、ミスヒツトした場合。

アドレス変換部３はマイクロプロセッサ部２に制御線２
０を介してウェイト指示を出し、即ちアドレス変換部３
はパス・マスターとなシ、該当するアドレスディスクリ
プタをフェッチする動作には入る。この際、前記のウェ
イト指示に基づいて。

マルチプレクサ制御部６はセレクト信号を送出し。

ローカルメモリ４をアクセスするアドレスとしてアドレ
ス変換部３からの物理アドレスが、セレクト信号によっ
て制御されるマルチプレクサ７で選択される。

アドレス変換部３はローカルメモリ４に格納されている
テーブルをサーチし、データバス１０２を介して該当す
るアドレスディスクリプタを取込む。この際、テーブル
ツリーの深さにもよるが。

少なくとも１０回のメモリアクセス動作がある。

アドレスディスクリプタの７エツチが終了すると。

アドレス変換部３はマイクロプロセッサ部２に対しウェ
イト指示を打切シ、マイクログロセッサ部２は再び同一
の論理アドレスによりタモリアクセス動作を開始する。

ここで始めてアドレスヒツトとなシ、変換された物理ア
ドレスでメモリアクセスが行われる。

なお、ローカルメモリ内へのテーブル及びアドレスディ
スクリプタの書込みは、ノロセス切換時にマイクロプロ
セッサ部２により行なわれる。また通常、主記憶部への
アクセスはパス・アービトレーション等によジローカル
メモリに比べてアクセスタイムは２倍以上となる。

〔発明の効果〕

以上説明したように本発明では、アドレス変換ミスヒツ
ト時に、ローカルメモリよりアドレスディスクリプタを
取シ込むようにしたからシステムのスルージットの向上
がはかれるという効果がある。

【図面の簡単な説明】

第１図は本発明によるマイクロプロセッサ処理装置の一
実施例を示すブロック図、第２図は第１図のマイクロプ
ロセッサ処理装置の動作を説明するためのタイムチャー
トである。 １・・・主記憶部、２・・・マイクロプロセッサ部、３
・・・アドレス変換部、４・・・ローカルメモリ、５・
・・キャッシュメモリ、６・・・マルチプレクサ制御部
、７・・・マルチプレクサ。 第１図 司Ｊ１卸邪

Claims (1)

【特許請求の範囲】
1. １、マイクロプロセッサ部と、主記憶部及び高速バッフ
   ァ用キャッシュメモリを備える主記憶装置と、アドレス
   ディスクリプタを格納するアドレス変換キャッシュメモ
   リを備え、論理アドレスから物理アドレスへのアドレス
   変換を行うアドレス変換部と、アドレスディスクリプタ
   が格納されたローカルメモリとを有し、前記マイクロプ
   ロセッサ部が前記主記憶装置へアクセスする際、該マイ
   クロプロセッサ部から供給される論理アドレスが前記ア
   ドレス変換部で物理アドレスに変換され、該物理アドレ
   スに対応する前記アドレスディスクリプタが前記アドレ
   ス変換キャッシュメモリに格納されていると、該物理ア
   ドレスにより前記主記憶装置をアクセスし、前記物理ア
   ドレスに対応するアドレスディスクリプタが前記アドレ
   ス変換キャッシュメモリに格納されていないと、該物理
   アドレスに該当するアドレスディスクリプタを前記ロー
   カルメモリから前記アドレス変換キャッシュメモリに取
   り込むようにしたことを特徴とするマイクロプロセッサ
   処理装置。