JPH04340143A - ディジタル計算機 - Google Patents
ディジタル計算機Info
- Publication number
- JPH04340143A JPH04340143A JP3140827A JP14082791A JPH04340143A JP H04340143 A JPH04340143 A JP H04340143A JP 3140827 A JP3140827 A JP 3140827A JP 14082791 A JP14082791 A JP 14082791A JP H04340143 A JPH04340143 A JP H04340143A
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- Japan
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- Pending
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- 230000007246 mechanism Effects 0.000 claims abstract description 30
- 238000012545 processing Methods 0.000 claims abstract description 18
- 238000006243 chemical reaction Methods 0.000 claims description 10
- 238000013519 translation Methods 0.000 claims description 5
- 238000004519 manufacturing process Methods 0.000 abstract 1
- 230000000694 effects Effects 0.000 description 5
- 238000010586 diagram Methods 0.000 description 4
- 238000007796 conventional method Methods 0.000 description 2
- 230000006870 function Effects 0.000 description 1
- 238000000034 method Methods 0.000 description 1
- 238000012360 testing method Methods 0.000 description 1
Landscapes
- Memory System (AREA)
- Memory System Of A Hierarchy Structure (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明はディジタル計算機に関し
、特に、処理機構から主記憶装置に対するアクセスの高
速化を図る技術に関するものである。
、特に、処理機構から主記憶装置に対するアクセスの高
速化を図る技術に関するものである。
【０００２】
【従来の技術】プログラムの実行速度を向上させるため
に処理機構の高速化が図られているが、それに見合う高
速なアクセスが可能な大容量の主記憶装置はコスト的に
採用不可能であるため、一般には、キャッシュメモリの
採用により、プログラムの局所参照性を利用した高速化
技法が用いられている。
に処理機構の高速化が図られているが、それに見合う高
速なアクセスが可能な大容量の主記憶装置はコスト的に
採用不可能であるため、一般には、キャッシュメモリの
採用により、プログラムの局所参照性を利用した高速化
技法が用いられている。
【０００３】図３はこの種のキャッシュメモリを採用し
た従来のディジタル計算機の構成例を示したものである
。
た従来のディジタル計算機の構成例を示したものである
。
【０００４】図３において、処理機構１が主記憶装置５
にアクセスする場合、論理アドレスバス１０３に論理ア
ドレスを与えると、アドレス変換機構３により物理アド
レスに変換され、これが物理アドレスバス１０４を介し
てキャッシュメモリ４に与えられ、キャッシュメモリ４
に先ずアクセスする。なお、論理アドレスを使用するの
は、プログラムを特定のハードウェアに依存することな
く自由度を持たせるようにすることと、任意の物理アド
レスに割り当てることにより主記憶装置５の使用効率を
高めるためである。
にアクセスする場合、論理アドレスバス１０３に論理ア
ドレスを与えると、アドレス変換機構３により物理アド
レスに変換され、これが物理アドレスバス１０４を介し
てキャッシュメモリ４に与えられ、キャッシュメモリ４
に先ずアクセスする。なお、論理アドレスを使用するの
は、プログラムを特定のハードウェアに依存することな
く自由度を持たせるようにすることと、任意の物理アド
レスに割り当てることにより主記憶装置５の使用効率を
高めるためである。
【０００５】ここで、キャッシュメモリ４に所望のデー
タが存在すれば（キャッシュヒット）、キャッシュメモ
リ４に対してローカルデータバス１０５を介してデータ
の読み出し／書き込みを行う。
タが存在すれば（キャッシュヒット）、キャッシュメモ
リ４に対してローカルデータバス１０５を介してデータ
の読み出し／書き込みを行う。
【０００６】また、キャッシュメモリ４に所望のデータ
が存在しなければ（キャッシュミス）、物理アドレスバ
ス１０６，データバス１０７を介して主記憶装置５の大
容量ＲＡＭ５２に直接にアクセスする。この場合、その
データはキャッシュメモリ４にコピーされる。
が存在しなければ（キャッシュミス）、物理アドレスバ
ス１０６，データバス１０７を介して主記憶装置５の大
容量ＲＡＭ５２に直接にアクセスする。この場合、その
データはキャッシュメモリ４にコピーされる。
【０００７】なお、補助記憶装置２に格納されたプログ
ラムのロードデータ２２を含むレコード２１は、プログ
ラムの実行前に主記憶装置５の大容量ＲＡＭ５２にロー
ドされる。また、ＲＯＭ５１にはシステム立ち上げ時の
初期化処理等のプログラムが格納されている。
ラムのロードデータ２２を含むレコード２１は、プログ
ラムの実行前に主記憶装置５の大容量ＲＡＭ５２にロー
ドされる。また、ＲＯＭ５１にはシステム立ち上げ時の
初期化処理等のプログラムが格納されている。
【０００８】
【発明が解決しようとする課題】上述したように、従来
のディジタル計算機にあっては、キャッシュメモリの採
用により、処理機構と主記憶装置との速度差を吸収し、
処理機構の性能を引き出すものであったが、キャッシュ
メモリによる高速化の効果があるのは、プログラムの局
所参照性が満たされている場合に限られ、これが満たさ
れない場合には低速な主記憶装置に直接にアクセスする
頻度が高くなり、高速化の効果は低い。
のディジタル計算機にあっては、キャッシュメモリの採
用により、処理機構と主記憶装置との速度差を吸収し、
処理機構の性能を引き出すものであったが、キャッシュ
メモリによる高速化の効果があるのは、プログラムの局
所参照性が満たされている場合に限られ、これが満たさ
れない場合には低速な主記憶装置に直接にアクセスする
頻度が高くなり、高速化の効果は低い。
【０００９】従って、割り込みやタスクスイッチ等が頻
繁に発生するようなプログラムでは、充分な高速化の効
果が発揮されないという欠点があった。
繁に発生するようなプログラムでは、充分な高速化の効
果が発揮されないという欠点があった。
【００１０】また、キャッシュメモリは制御機構が複雑
であるため、コストも高いという欠点があった。
であるため、コストも高いという欠点があった。
【００１１】本発明は上記の点に鑑み提案されたもので
あり、その目的とするところは、局所参照性が満たされ
ないプログラムであってもアクセス速度が低下すること
なく、安定したアクセス速度を確保できると共に、低コ
スト化を達成することのできるディジタル計算機を提供
することにある。
あり、その目的とするところは、局所参照性が満たされ
ないプログラムであってもアクセス速度が低下すること
なく、安定したアクセス速度を確保できると共に、低コ
スト化を達成することのできるディジタル計算機を提供
することにある。
【００１２】
【課題を解決するための手段】本発明は上記の目的を達
成するため、少なくとも処理機構と主記憶装置と補助記
憶装置とを備え、ストアドプログラム方式により命令を
実行するディジタル計算機において、アクセス時間の異
なる複数の物理ブロックから構成される主記憶装置と、
ロードデータの他にアクセス時間を指定するマークを含
んだレコードを格納する補助記憶装置と、論理アドレス
をロードしたレコードのマークに対応して格納した物理
アドレスに変換するアドレス変換機構とを備えるように
している。
成するため、少なくとも処理機構と主記憶装置と補助記
憶装置とを備え、ストアドプログラム方式により命令を
実行するディジタル計算機において、アクセス時間の異
なる複数の物理ブロックから構成される主記憶装置と、
ロードデータの他にアクセス時間を指定するマークを含
んだレコードを格納する補助記憶装置と、論理アドレス
をロードしたレコードのマークに対応して格納した物理
アドレスに変換するアドレス変換機構とを備えるように
している。
【００１３】
【作用】本発明のディジタル計算機にあっては、キャッ
シュメモリを除去して、主記憶装置にアクセス時間の異
なる複数の物理ブロックを設けると共に、補助記憶装置
にロードデータの他にアクセス時間を指定するマークを
含んだレコードを格納し、プログラムのロードにあって
はレコードのマークに応じた主記憶装置の物理ブロック
に格納する。そして、アドレス変換機構は、処理機構か
ら与えられる論理アドレスをロードしたレコードのマー
クに対応して格納した物理アドレスに変換して、主記憶
装置に対してアクセスを行わせる。
シュメモリを除去して、主記憶装置にアクセス時間の異
なる複数の物理ブロックを設けると共に、補助記憶装置
にロードデータの他にアクセス時間を指定するマークを
含んだレコードを格納し、プログラムのロードにあって
はレコードのマークに応じた主記憶装置の物理ブロック
に格納する。そして、アドレス変換機構は、処理機構か
ら与えられる論理アドレスをロードしたレコードのマー
クに対応して格納した物理アドレスに変換して、主記憶
装置に対してアクセスを行わせる。
【００１４】
【実施例】以下、本発明の実施例につき図面を参照して
説明する。
説明する。
【００１５】図１は本発明のディジタル計算機の一実施
例を示す構成図である。
例を示す構成図である。
【００１６】図１において、本実施例は、処理機構１と
補助記憶装置２とアドレス変換機構３と主記憶装置５と
から構成されており、従来方式と異なり、キャッシュメ
モリはない。
補助記憶装置２とアドレス変換機構３と主記憶装置５と
から構成されており、従来方式と異なり、キャッシュメ
モリはない。
【００１７】ここで、主記憶装置５は、ＲＯＭ５１の他
に、低速だが大容量な大容量ＲＡＭ５２と、高速だが小
容量な高速ＲＡＭ５３とが設けられている点に一特徴を
有している。
に、低速だが大容量な大容量ＲＡＭ５２と、高速だが小
容量な高速ＲＡＭ５３とが設けられている点に一特徴を
有している。
【００１８】また、補助記憶装置２に、プログラムのロ
ードデータ２２の他にアクセス時間を指定するマーク２
３を含んだレコード２１を格納するようにした点にも特
徴を有している。ここで、マーク２３は「１」が高速を
示し、「０」が低速を示すものとする。なお、主記憶装
置５のＲＡＭを更にアクセス速度の異なる物理ブロック
から構成する場合には、マーク２３はそれらを識別でき
るようにビットを増やす必要がある。
ードデータ２２の他にアクセス時間を指定するマーク２
３を含んだレコード２１を格納するようにした点にも特
徴を有している。ここで、マーク２３は「１」が高速を
示し、「０」が低速を示すものとする。なお、主記憶装
置５のＲＡＭを更にアクセス速度の異なる物理ブロック
から構成する場合には、マーク２３はそれらを識別でき
るようにビットを増やす必要がある。
【００１９】なお、各部の機能等については、以下の動
作を通して説明することとする。
作を通して説明することとする。
【００２０】先ず、電源投入時のシステム立ち上げにお
いて、処理機構１は、主記憶装置５のＲＯＭ５１に予め
格納されているプログラムに基づき、大容量ＲＡＭ５２
，高速ＲＡＭ５３の初期化処理等を行う。
いて、処理機構１は、主記憶装置５のＲＯＭ５１に予め
格納されているプログラムに基づき、大容量ＲＡＭ５２
，高速ＲＡＭ５３の初期化処理等を行う。
【００２１】次いで、処理機構１は、補助記憶装置２に
格納されているプログラムのレコード２１をＩＯアドレ
スバス１０１を順次に指定することによりＩＯデータバ
ス１０２から読み出し、大容量ＲＡＭ５２にロードする
。
格納されているプログラムのレコード２１をＩＯアドレ
スバス１０１を順次に指定することによりＩＯデータバ
ス１０２から読み出し、大容量ＲＡＭ５２にロードする
。
【００２２】この際、処理機構１は論理アドレスバス１
０３に論理アドレスを与え、データバス１０７にロード
データを与えることにより書き込みを指示するが、アド
レス変換機構３は、図２に示すように、レコード２１に
付されたマーク２３が低速を示す「０」であれば大容量
ＲＡＭ５２の物理アドレスを割り当て、高速を示す「１
」であれば高速ＲＡＭ５３の物理アドレスを割り当て、
その物理アドレスを物理アドレスバス１０４に出力して
大容量ＲＡＭ５２もしくは高速ＲＡＭ５３に書き込みを
行わせる。なお、物理アドレスの割り当ては重複しない
ように行うことは言うまでもない。
０３に論理アドレスを与え、データバス１０７にロード
データを与えることにより書き込みを指示するが、アド
レス変換機構３は、図２に示すように、レコード２１に
付されたマーク２３が低速を示す「０」であれば大容量
ＲＡＭ５２の物理アドレスを割り当て、高速を示す「１
」であれば高速ＲＡＭ５３の物理アドレスを割り当て、
その物理アドレスを物理アドレスバス１０４に出力して
大容量ＲＡＭ５２もしくは高速ＲＡＭ５３に書き込みを
行わせる。なお、物理アドレスの割り当ては重複しない
ように行うことは言うまでもない。
【００２３】なお、アドレス変換機構３は、物理アドレ
スの割り当てに際しての対応関係を論理物理変換表３１
のポインタとして記憶し、以後、その割り当てに従って
論理アドレスから物理アドレスへの変換を行う。
スの割り当てに際しての対応関係を論理物理変換表３１
のポインタとして記憶し、以後、その割り当てに従って
論理アドレスから物理アドレスへの変換を行う。
【００２４】上記のプログラムロードの後、プログラム
の実行が開始されると、処理機構１は論理アドレスバス
１０３に論理アドレスを与えることにより主記憶装置５
に対するアクセスを指示するが、アドレス変換機構３は
論理物理変換表３１のポインタに従って既にそのレコー
ド２１のロードデータ２２をロードした位置の物理アド
レスに変換する。
の実行が開始されると、処理機構１は論理アドレスバス
１０３に論理アドレスを与えることにより主記憶装置５
に対するアクセスを指示するが、アドレス変換機構３は
論理物理変換表３１のポインタに従って既にそのレコー
ド２１のロードデータ２２をロードした位置の物理アド
レスに変換する。
【００２５】従って、予めベンチマークテスト等により
、頻繁に使用される命令やデータ等に対応するレコード
２１のマーク２３を高速を示す「１」に指定し、稀にし
か実行されない命令や多量のデータは低速を示す「０」
に指定しておくことにより、高速ＲＡＭ５３に対するア
クセスの比率を高めることができ、プログラムのトータ
ルとしての処理速度を高めることができる。
、頻繁に使用される命令やデータ等に対応するレコード
２１のマーク２３を高速を示す「１」に指定し、稀にし
か実行されない命令や多量のデータは低速を示す「０」
に指定しておくことにより、高速ＲＡＭ５３に対するア
クセスの比率を高めることができ、プログラムのトータ
ルとしての処理速度を高めることができる。
【００２６】この結果、高速ＲＡＭ５３に対するアクセ
ス率を従来方式のキャッシュヒット率より高めることも
可能であり、その場合にはアクセス速度を向上すること
ができる。なお、レコード２１のマーク２３は後からで
も容易に変更が可能であり、再びプログラムのロードか
ら行うことにより、アクセス速度の改善を図ることがで
きる。
ス率を従来方式のキャッシュヒット率より高めることも
可能であり、その場合にはアクセス速度を向上すること
ができる。なお、レコード２１のマーク２３は後からで
も容易に変更が可能であり、再びプログラムのロードか
ら行うことにより、アクセス速度の改善を図ることがで
きる。
【００２７】また、従来方式のようにプログラムの局所
参照性を利用するものではないため、割り込みやタスク
スイッチがあってもアクセス速度が低下することはなく
、安定したアクセス速度を確保することができる。
参照性を利用するものではないため、割り込みやタスク
スイッチがあってもアクセス速度が低下することはなく
、安定したアクセス速度を確保することができる。
【００２８】一方、キャッシュメモリと同容量の高速Ｒ
ＡＭであっても、キャッシュメモリのような制御機構が
不要であるため、コストも低くできるものである。
ＡＭであっても、キャッシュメモリのような制御機構が
不要であるため、コストも低くできるものである。
【００２９】
【発明の効果】以上説明したように、本発明のディジタ
ル計算機にあっては、次のような効果がある。
ル計算機にあっては、次のような効果がある。
【００３０】■キャッシュメモリがないため、局所参照
性が満たされないことによる速度低下がなく、安定した
アクセス速度が確保できる。
性が満たされないことによる速度低下がなく、安定した
アクセス速度が確保できる。
【００３１】■レコードに対するアクセス速度の指定を
適切に行うことにより、主記憶装置のアクセス速度の速
い物理ブロックに対するアクセス率を従来方式のキャッ
シュヒット率より高めることも可能であり、その場合に
はアクセス速度を向上することができる。
適切に行うことにより、主記憶装置のアクセス速度の速
い物理ブロックに対するアクセス率を従来方式のキャッ
シュヒット率より高めることも可能であり、その場合に
はアクセス速度を向上することができる。
【００３２】■主記憶装置のアクセス速度の速い物理ブ
ロックをキャッシュメモリと同容量としても、キャッシ
ュメモリのような制御機構が不要であるため、コストも
低くできる。
ロックをキャッシュメモリと同容量としても、キャッシ
ュメモリのような制御機構が不要であるため、コストも
低くできる。
【図１】本発明のディジタル計算機の一実施例を示す構
成図である。
成図である。
【図２】図１におけるアドレス変換機構の説明図である
。
。
【図３】従来のディジタル計算機の例を示す構成図であ
る。
る。
１………処理機構
２………補助記憶装置
２１……レコード
２２……ロードデータ
２３……マーク
３………アドレス変換機構
３１……論理物理変換表
４………キャッシュメモリ
５………主記憶装置
５１……ＲＯＭ
５２……大容量ＲＡＭ
５３……高速ＲＡＭ
１０１…ＩＯアドレスバス
１０２…ＩＯデータバス
１０３…論理アドレスバス
１０４…物理アドレスバス
１０５…ローカルデータバス
１０６…物理アドレスバス
１０７…データバス
Claims (3)
- 【請求項１】 少なくとも処理機構と主記憶装置と補
助記憶装置とを備え、ストアドプログラム方式により命
令を実行するディジタル計算機において、アクセス時間
の異なる複数の物理ブロックから構成される主記憶装置
と、ロードデータの他にアクセス時間を指定するマーク
を含んだレコードを格納する補助記憶装置と、論理アド
レスをロードしたレコードのマークに対応して格納した
物理アドレスに変換するアドレス変換機構とを備えたこ
とを特徴とするディジタル計算機。 - 【請求項２】 主記憶装置に大容量ＲＡＭと高速ＲＡ
Ｍとを備えたことを特徴とする請求項１記載のディジタ
ル計算機。 - 【請求項３】 アドレス変換機構に論理物理変換表を
備えたことを特徴とする請求項１または２記載のディジ
タル計算機。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3140827A JPH04340143A (ja) | 1991-05-16 | 1991-05-16 | ディジタル計算機 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3140827A JPH04340143A (ja) | 1991-05-16 | 1991-05-16 | ディジタル計算機 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04340143A true JPH04340143A (ja) | 1992-11-26 |
Family
ID=15277645
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3140827A Pending JPH04340143A (ja) | 1991-05-16 | 1991-05-16 | ディジタル計算機 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04340143A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4727749B2 (ja) * | 2007-08-31 | 2011-07-20 | パナソニック株式会社 | 情報処理装置 |
-
1991
- 1991-05-16 JP JP3140827A patent/JPH04340143A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4727749B2 (ja) * | 2007-08-31 | 2011-07-20 | パナソニック株式会社 | 情報処理装置 |
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