JP3130591B2 - キャッシュメモリを持つコンピュータ - Google Patents
キャッシュメモリを持つコンピュータInfo
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- JP3130591B2 JP3130591B2 JP03260958A JP26095891A JP3130591B2 JP 3130591 B2 JP3130591 B2 JP 3130591B2 JP 03260958 A JP03260958 A JP 03260958A JP 26095891 A JP26095891 A JP 26095891A JP 3130591 B2 JP3130591 B2 JP 3130591B2
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- JP
- Japan
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- cache memory
- program
- memory
- storage device
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Description
【０００１】
【産業上の利用分野】この発明はキャッシュメモリを持
つコンピュータに関し、特にキャッシュメモリの使用効
率の向上を図ったコンピュータに関する。
つコンピュータに関し、特にキャッシュメモリの使用効
率の向上を図ったコンピュータに関する。
【０００２】
【従来の技術】近年のコンピュータ技術の進歩により、
ＣＰＵ（中央演算処理装置：プロセッサ）の性能向上、
特に信号処理速度の高速化には著しいものがある。この
ような高速のＣＰＵを低速の主記憶装置から切り離すた
めに小容量の高速バッファが用いられる。このバッファ
が即ちキャッシュメモリで、ＣＰＵが有する速いクロッ
クに対応するべく、ＣＰＵが最も高頻度にアクセスした
い命令や最後に使ったデータを高速メモリに予め格納し
ておき、これらを素早くアクセスするためのメモリであ
る。これは上記主記憶装置に用いられるダイナミックＲ
ＡＭが速いクロックスピードのＣＰＵのアクセスについ
ていけないことや、必要なデータがキャッシュメモリ内
にあれば時間のかかる主記憶装置へのアクセスが不要と
なり、システムの性能が向上するという利点から採用さ
れている。このようなキャッシュメモリは、ＣＰＵに内
蔵されたタイプと、ＣＰＵの外部に高速メモリを付加し
たタイプがある。
ＣＰＵ（中央演算処理装置：プロセッサ）の性能向上、
特に信号処理速度の高速化には著しいものがある。この
ような高速のＣＰＵを低速の主記憶装置から切り離すた
めに小容量の高速バッファが用いられる。このバッファ
が即ちキャッシュメモリで、ＣＰＵが有する速いクロッ
クに対応するべく、ＣＰＵが最も高頻度にアクセスした
い命令や最後に使ったデータを高速メモリに予め格納し
ておき、これらを素早くアクセスするためのメモリであ
る。これは上記主記憶装置に用いられるダイナミックＲ
ＡＭが速いクロックスピードのＣＰＵのアクセスについ
ていけないことや、必要なデータがキャッシュメモリ内
にあれば時間のかかる主記憶装置へのアクセスが不要と
なり、システムの性能が向上するという利点から採用さ
れている。このようなキャッシュメモリは、ＣＰＵに内
蔵されたタイプと、ＣＰＵの外部に高速メモリを付加し
たタイプがある。
【０００３】ところでキャッシュメモリを効率よく利用
するには、アクセスしたい情報がキャッシュメモリ内に
存在する「キャッシュ・ヒット」の割合が高くなければ
ならない。ヒットとはアクセスがキャッシュメモリだけ
で完了し、主記憶装置へのアクセスが不要の場合で、も
しアクセスしたい情報がキャッシュメモリ内に存在しな
いときは「キャッシュ・ミス」となる。このキャッシュ
・ミスの場合は主記憶装置から情報がアクセスされるた
め、高速にアクセスされないことになる。
するには、アクセスしたい情報がキャッシュメモリ内に
存在する「キャッシュ・ヒット」の割合が高くなければ
ならない。ヒットとはアクセスがキャッシュメモリだけ
で完了し、主記憶装置へのアクセスが不要の場合で、も
しアクセスしたい情報がキャッシュメモリ内に存在しな
いときは「キャッシュ・ミス」となる。このキャッシュ
・ミスの場合は主記憶装置から情報がアクセスされるた
め、高速にアクセスされないことになる。
【０００４】従来から用いられているキャッシュメモリ
を備えたコンピュータのブロック図を図６に示す。キャ
ッシュメモリ１はＣＰＵ２と主記憶装置３との間に位置
し、主記憶装置３の内容を一部を蓄えておく。ＣＰＵ２
からアクセス要求があったとき、そのデータがキャッシ
ュメモリ１内にあるならキャッシュメモリ１から該当デ
ータをＣＰＵ２に送り（キャッシュ・ヒット）、キャッ
シュメモリ１内にデータが存在しないときは、主記憶装
置３からデータをアクセスし、ＣＰＵ２及びキャッシュ
メモリ１にデータを送る。これらのアクセス制御はキャ
ッシュコントローラ４が行う。
を備えたコンピュータのブロック図を図６に示す。キャ
ッシュメモリ１はＣＰＵ２と主記憶装置３との間に位置
し、主記憶装置３の内容を一部を蓄えておく。ＣＰＵ２
からアクセス要求があったとき、そのデータがキャッシ
ュメモリ１内にあるならキャッシュメモリ１から該当デ
ータをＣＰＵ２に送り（キャッシュ・ヒット）、キャッ
シュメモリ１内にデータが存在しないときは、主記憶装
置３からデータをアクセスし、ＣＰＵ２及びキャッシュ
メモリ１にデータを送る。これらのアクセス制御はキャ
ッシュコントローラ４が行う。
【０００５】
【発明が解決しようとする課題】一般にソフトウェア側
からキャッシュメモリを見ると、キャッシュメモリと主
記憶装置の区別がなく、現在実行されているプログラム
が主記憶装置で実行されているのかキャッシュメモリで
実行されているのか判らない。これはハードウェアのみ
でキャッシュメモリの制御を行っているからであるが、
ソフトウェア開発時においてプログラムを高速に実行し
たい部分は予測がつくため、ソフトウェアにある程度キ
ャッシュメモリ制御させれば、キャッシュによる処理速
度の向上が望める。
からキャッシュメモリを見ると、キャッシュメモリと主
記憶装置の区別がなく、現在実行されているプログラム
が主記憶装置で実行されているのかキャッシュメモリで
実行されているのか判らない。これはハードウェアのみ
でキャッシュメモリの制御を行っているからであるが、
ソフトウェア開発時においてプログラムを高速に実行し
たい部分は予測がつくため、ソフトウェアにある程度キ
ャッシュメモリ制御させれば、キャッシュによる処理速
度の向上が望める。
【０００６】上記従来システムのようにハードウェアで
キャッシュメモリの制御を行う場合は、ソフトウェアの
負担が全くないという利点があるが、キャッシュメモリ
をコントロールするキャッシュコントローラのハードウ
ェアが複雑になり、またキャッシュメモリ容量を大きく
採らねばキャッシュ・ヒットの割合が少なくなってく
る。この現象はプログラムが巨大化するほど顕著にな
る。即ちハードウェア側ではプログラムのどの部分が頻
繁に実行されているかが判らないため、プログラムのモ
ジュールをすべて一様な重みでキャッシュするため、実
行頻度の高いモジュールをキャッシュメモリにキャッシ
ュしても、めったに実行しないプログラムモジュールを
キャッシュしたため、先程までキャッシュメモリにあっ
た実行頻度の高いプログラムがキャッシュメモリから追
い出される結果となる。そのためキャッシュメモリ内の
データの入れ替えが頻繁に起き、ＣＰＵの処理効率があ
まり向上されないという問題がある。特に小規模のコン
ピュータシステムでは、キャッシュメモリを搭載しても
コストの関係でキャッシュメモリの容量を大きくできな
いため、上述のようなデータ入れ替えの問題が与える影
響は大きい。
キャッシュメモリの制御を行う場合は、ソフトウェアの
負担が全くないという利点があるが、キャッシュメモリ
をコントロールするキャッシュコントローラのハードウ
ェアが複雑になり、またキャッシュメモリ容量を大きく
採らねばキャッシュ・ヒットの割合が少なくなってく
る。この現象はプログラムが巨大化するほど顕著にな
る。即ちハードウェア側ではプログラムのどの部分が頻
繁に実行されているかが判らないため、プログラムのモ
ジュールをすべて一様な重みでキャッシュするため、実
行頻度の高いモジュールをキャッシュメモリにキャッシ
ュしても、めったに実行しないプログラムモジュールを
キャッシュしたため、先程までキャッシュメモリにあっ
た実行頻度の高いプログラムがキャッシュメモリから追
い出される結果となる。そのためキャッシュメモリ内の
データの入れ替えが頻繁に起き、ＣＰＵの処理効率があ
まり向上されないという問題がある。特に小規模のコン
ピュータシステムでは、キャッシュメモリを搭載しても
コストの関係でキャッシュメモリの容量を大きくできな
いため、上述のようなデータ入れ替えの問題が与える影
響は大きい。
【０００７】この発明は上記従来のキャッシュメモリシ
ステムの問題点に鑑みてなされたもので、キャッシュメ
モリの処理効率の向上を図ったコンピュータのキャッシ
ュメモリ管理システムを提供する。
ステムの問題点に鑑みてなされたもので、キャッシュメ
モリの処理効率の向上を図ったコンピュータのキャッシ
ュメモリ管理システムを提供する。
【０００８】
【課題を解決するための手段】この発明は、上記目的を
達成するため、キャッシュメモリを持つコンピュータに
おいて、キャッシュ対象の優先順位を付したプログラム
を記録する２次記憶装置と、タスク実行時に上記２次記
憶装置からプログラムを読み出して、記録された優先順
位に従ってメインメモリとキャッシュメモリへプログラ
ムを振り分けて格納するオペレーティングシステムと、
キャッシュメモリのプログラム格納状況を登録してキャ
ッシュメモリを管理するため前記オペレーティングシス
テムに設けられたテーブルとを備えている。そして、上
記オペレーティングシステムは前記テーブルに空き領域
がないときは優先順位の低いプログラムを前記キャッシ
ュメモリから追い出して新たなプログラムをロードする
機能と、前記キャッシュメモリにロードされているプロ
グラムのうちＣＰＵによる実行が終了したプログラムを
前記キャッシュメモリから取り除くとともに前記テーブ
ルを更新する機能を備えている。
達成するため、キャッシュメモリを持つコンピュータに
おいて、キャッシュ対象の優先順位を付したプログラム
を記録する２次記憶装置と、タスク実行時に上記２次記
憶装置からプログラムを読み出して、記録された優先順
位に従ってメインメモリとキャッシュメモリへプログラ
ムを振り分けて格納するオペレーティングシステムと、
キャッシュメモリのプログラム格納状況を登録してキャ
ッシュメモリを管理するため前記オペレーティングシス
テムに設けられたテーブルとを備えている。そして、上
記オペレーティングシステムは前記テーブルに空き領域
がないときは優先順位の低いプログラムを前記キャッシ
ュメモリから追い出して新たなプログラムをロードする
機能と、前記キャッシュメモリにロードされているプロ
グラムのうちＣＰＵによる実行が終了したプログラムを
前記キャッシュメモリから取り除くとともに前記テーブ
ルを更新する機能を備えている。
【０００９】
【作用】ハードウェアは複雑なキャッシュメモリコント
ローラを必要とせず、高速メモリをＣＰＵのメモリ空間
に主記憶装置と同じように配置するだけであり、実行頻
度の高いプログラムがキャッシュメモリに常駐するの
で、ＣＰＵの処理速度の向上が望める。
ローラを必要とせず、高速メモリをＣＰＵのメモリ空間
に主記憶装置と同じように配置するだけであり、実行頻
度の高いプログラムがキャッシュメモリに常駐するの
で、ＣＰＵの処理速度の向上が望める。
【００１０】
【実施例】図１は本発明を採用するキャッシュメモリ管
理システムのブロック図である。図１において、主記憶
装置５はダイナミックメモリで構成され、通常のプログ
ラムモジュールがロードされる。ダイナミックメモリで
構成されるためＣＰＵ２からのアクセス速度は限定され
る。一方、高速メモリであるキャッシュメモリ６は高速
スタティックメモリで構成され、０〜Ｎのメモリブロッ
クに高速に実行したいプログラムモジュールがオペレー
ティングシステムによりロードされる。高速メモリで構
成されるためＣＰＵ２は最高速度でアクセスできる。
理システムのブロック図である。図１において、主記憶
装置５はダイナミックメモリで構成され、通常のプログ
ラムモジュールがロードされる。ダイナミックメモリで
構成されるためＣＰＵ２からのアクセス速度は限定され
る。一方、高速メモリであるキャッシュメモリ６は高速
スタティックメモリで構成され、０〜Ｎのメモリブロッ
クに高速に実行したいプログラムモジュールがオペレー
ティングシステムによりロードされる。高速メモリで構
成されるためＣＰＵ２は最高速度でアクセスできる。
【００１１】プログラム開発時点で、高速に実行したい
プログラムモジュールはある程度判明しているため、各
プログラムモジュールに対してキャッシュすべき優先順
位を決定し、これを付加情報としてプログラムと一緒に
ハードディスクなどで構成された２次記憶装置に記録す
る。図２は２次記憶装置７に記録されたプログラムの状
況を模型的に示し、１つのタスクのための複数のプログ
ラムモジュールが、主記憶装置５にロードするプログラ
ムモジュール群８とキャッシュメモリ６にロードするプ
ログラムモジュール群９に区別して記録される。
プログラムモジュールはある程度判明しているため、各
プログラムモジュールに対してキャッシュすべき優先順
位を決定し、これを付加情報としてプログラムと一緒に
ハードディスクなどで構成された２次記憶装置に記録す
る。図２は２次記憶装置７に記録されたプログラムの状
況を模型的に示し、１つのタスクのための複数のプログ
ラムモジュールが、主記憶装置５にロードするプログラ
ムモジュール群８とキャッシュメモリ６にロードするプ
ログラムモジュール群９に区別して記録される。
【００１２】オペレーティングシステムは、図３に示す
ようなキャッシュメモリ管理テープ１０を内蔵する。こ
の管理テーブル１０は、少なくともタスク番号，上記優
先順位，ブロックモジュール番号の情報を登録する領域
が設定され、キャッシュメモリ６のブロック０〜Ｎに対
してそれぞれ対応してキャッシュメモリの各ブロックを
管理する。上記タスク番号は複数のタスクが起動してい
るとき、一つのタスク単位に付される番号であり，優先
順位はキャッシュメモリ６にロードされる順位をきめる
情報，モジュール番号は一つのプログラム内の各モジュ
ールに付された番号である。
ようなキャッシュメモリ管理テープ１０を内蔵する。こ
の管理テーブル１０は、少なくともタスク番号，上記優
先順位，ブロックモジュール番号の情報を登録する領域
が設定され、キャッシュメモリ６のブロック０〜Ｎに対
してそれぞれ対応してキャッシュメモリの各ブロックを
管理する。上記タスク番号は複数のタスクが起動してい
るとき、一つのタスク単位に付される番号であり，優先
順位はキャッシュメモリ６にロードされる順位をきめる
情報，モジュール番号は一つのプログラム内の各モジュ
ールに付された番号である。
【００１３】上記２次記憶装置７に通常のプログラムモ
ジュールと共に優先順位を付して記録されたキャッシュ
すべきプログラムモジュールについて、オペレーティン
グシステムはプログラムを２次記憶装置からメモリにロ
ードして実行するとき、２次記憶装置７に格納した上記
優先順位の情報をもとに、プログラムモジュールを主記
憶装置５或いはキャッシュメモリ６に配置する。オペレ
ーティングシステムの処理の流れを図４に示す。
ジュールと共に優先順位を付して記録されたキャッシュ
すべきプログラムモジュールについて、オペレーティン
グシステムはプログラムを２次記憶装置からメモリにロ
ードして実行するとき、２次記憶装置７に格納した上記
優先順位の情報をもとに、プログラムモジュールを主記
憶装置５或いはキャッシュメモリ６に配置する。オペレ
ーティングシステムの処理の流れを図４に示す。
【００１４】オペレーティングシステムは２次記憶装置
７から読み出したプログラムモジュールについて、プロ
グラムモジュールはキャッシュメモリにロードすべきか
否かを判断し、キャッシュ対象モジュールであれば、内
蔵するキャッシュメモリ管理テーブル１０に登録された
情報をもとに、キャッシュメモリ６のどの領域が空いて
いるかを捜し出し、空き領域にプログラムモジュールを
ロードする。管理テーブルに空き領域がないときは優先
順位の低いプログラムモジュールをキャッシュメモリか
ら追い出して新たなプログラムモジュールをロードす
る。新たにキャッッシュメモリにロードした情報は管理
テーブル１０に記録される。
７から読み出したプログラムモジュールについて、プロ
グラムモジュールはキャッシュメモリにロードすべきか
否かを判断し、キャッシュ対象モジュールであれば、内
蔵するキャッシュメモリ管理テーブル１０に登録された
情報をもとに、キャッシュメモリ６のどの領域が空いて
いるかを捜し出し、空き領域にプログラムモジュールを
ロードする。管理テーブルに空き領域がないときは優先
順位の低いプログラムモジュールをキャッシュメモリか
ら追い出して新たなプログラムモジュールをロードす
る。新たにキャッッシュメモリにロードした情報は管理
テーブル１０に記録される。
【００１５】１つのタスクについて２次記憶装置７から
読み出され、プログラムモジュールに付された指示に従
ってメモリ５，６にロードされたなら、ＣＰＵはプログ
ラムを実行する。プログラムの実行が終わればオペレー
ティングシステムは不要になったプログラムモジュール
をキャッシュメモリから取り除き、管理テーブルを更新
する。図５は、従来システム（ａ）と上記実施例（ｂ）
でのプログラム実行時間の関係を比較した図で、１つの
プログラムモジュールをキャッシュで実行する場合は実
行時間１ｍｓ、主記憶装置による通常実行時間では３ｍ
ｓを要するとすれば、従来システムのようにキャッシュ
ミスが起きている（図中両方向斜線を付して示すプログ
ラムモジュール）プログラム実行では１５ｍｓを要する
が、本実施例ではキャッシュミスがほとんど起きないた
め８ｍｓの時間で済む。
読み出され、プログラムモジュールに付された指示に従
ってメモリ５，６にロードされたなら、ＣＰＵはプログ
ラムを実行する。プログラムの実行が終わればオペレー
ティングシステムは不要になったプログラムモジュール
をキャッシュメモリから取り除き、管理テーブルを更新
する。図５は、従来システム（ａ）と上記実施例（ｂ）
でのプログラム実行時間の関係を比較した図で、１つの
プログラムモジュールをキャッシュで実行する場合は実
行時間１ｍｓ、主記憶装置による通常実行時間では３ｍ
ｓを要するとすれば、従来システムのようにキャッシュ
ミスが起きている（図中両方向斜線を付して示すプログ
ラムモジュール）プログラム実行では１５ｍｓを要する
が、本実施例ではキャッシュミスがほとんど起きないた
め８ｍｓの時間で済む。
【００１６】
【発明の効果】以上のように本発明によれば、簡単なハ
ードウェア構成及び限られたメモリ容量でキャッシュメ
モリの使用効率を高めることができ、ＣＰＵの処理速度
の向上を図ることができ、特に小形コンピュータに対し
て経済性よく性能の向上を図ることができる。
ードウェア構成及び限られたメモリ容量でキャッシュメ
モリの使用効率を高めることができ、ＣＰＵの処理速度
の向上を図ることができ、特に小形コンピュータに対し
て経済性よく性能の向上を図ることができる。
【図１】 本発明の一実施例を示すブロック図。
【図２】 上記実施例を説明するための２次記憶装置の
プログラム格納状態を示す模型図。
プログラム格納状態を示す模型図。
【図３】 上記実施例を説明するためのオペレーティン
グシステムのキャッシュメモリ管理テーブルの模型図。
グシステムのキャッシュメモリ管理テーブルの模型図。
【図４】 上記実施例を説明するためのオペレーティン
グシステムのフローチャート。
グシステムのフローチャート。
【図５】 本実施例と従来システムのキャッシュを比較
する図。
する図。
【図６】 従来のキャッシュシステムを説明するブロッ
ク図。
ク図。
２ ＣＰＵ ５ 主記憶装置 ６ キャッシュメモリ ７ ２次記憶装置 １０ キャッシュメモリ管理テーブル
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) G06F 12/08 - 12/12 G06F 12/06 G06F 9/06 G06F 9/45
Claims (1)
- 【請求項１】キャッシュメモリを持つコンピュータにお
いて、キャッシュ対象の優先順位を付したプログラムを
記録する２次記憶装置と、タスク実行時に上記２次記憶
装置からプログラムを読み出して、記録された優先順位
に従ってメインメモリとキャッシュメモリへプログラム
を振り分けて格納するオペレーティングシステムと、キ
ャッシュメモリのプログラム格納状況を登録してキャッ
シュメモリを管理するため前記オペレーティングシステ
ムに設けられたテーブルとを備えてなり、上記オペレー
ティングシステムは前記テーブルに空き領域がないとき
は優先順位の低いプログラムを前記キャッシュメモリか
ら追い出して新たなプログラムをロードする機能と、前
記キャッシュメモリにロードされているプログラムのう
ちＣＰＵによる実行が終了したプログラムを前記キャッ
シュメモリから取り除くとともに前記テーブルを更新す
る機能を備えていることを特徴とするキャッシュメモリ
を持つコンピュータ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP03260958A JP3130591B2 (ja) | 1991-09-11 | 1991-09-11 | キャッシュメモリを持つコンピュータ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP03260958A JP3130591B2 (ja) | 1991-09-11 | 1991-09-11 | キャッシュメモリを持つコンピュータ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0573420A JPH0573420A (ja) | 1993-03-26 |
| JP3130591B2 true JP3130591B2 (ja) | 2001-01-31 |
Family
ID=17355133
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP03260958A Expired - Fee Related JP3130591B2 (ja) | 1991-09-11 | 1991-09-11 | キャッシュメモリを持つコンピュータ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3130591B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6401796B1 (en) | 1997-03-25 | 2002-06-11 | Copeland Corporation | Composite aluminum alloy scroll machine components |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN103080903B (zh) | 2010-08-27 | 2016-07-06 | 富士通株式会社 | 调度器、多核处理器系统以及调度方法 |
| JP6756177B2 (ja) | 2016-07-20 | 2020-09-16 | コニカミノルタ株式会社 | 画像形成装置 |
-
1991
- 1991-09-11 JP JP03260958A patent/JP3130591B2/ja not_active Expired - Fee Related
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6401796B1 (en) | 1997-03-25 | 2002-06-11 | Copeland Corporation | Composite aluminum alloy scroll machine components |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0573420A (ja) | 1993-03-26 |
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Legal Events
| Date | Code | Title | Description |
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