JP4742432B2 - メモリシステム - Google Patents
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Description
【発明の属する技術分野】
本発明は、キャッシュメモリ装置に関するものである。通常のキャッシュメモリはデータ値を記録するデータ部分とそのデータのアドレスやステートを記録するタグ部分とが一対となったエントリから構成されるが、本発明は、既存のエントリの他に、特に、データ部分の存在しないタグ部分だけからなるエントリで構成される領域(data−lessキャッシュ)を持たせることで、キャッシュメモリの有効性を高めるようにしたキャッシュメモリ装置に関するものである。
【0002】
【従来の技術】
一般に、キャッシュメモリはプロセッサと主記憶の間に位置し、主記憶に記録されているデータのうち、過去にプロセッサが使用したデータを記録しておき、プロセッサがそのデータを使用するときに、主記憶に代わってプロセッサへデータを転送する。キャッシュメモリは主記憶に比べ、小容量であるが高速であるため、プロセッサへのデータ転送を短時間で済ませることができる。したがって、データがキャッシュメモリに記録されており、キャッシュメモリからデータを転送できれば、主記憶からデータを転送する場合と比べて、プロセッサのデータ待ち時間を短縮することができ、処理時間を短縮し、性能を向上することができる。
【0003】
キャッシュメモリの容量を有効に活用するため、キャッシュメモリに記録されるデータは、LRU(Least Recently Used)方式やそれに類似の方式により管理されることが多い。LRU方式は、最近使用されたデータはそうでないデータに比べ近い将来再度使用される確率が高い、という経験則に基づく方式である。キャッシュメモリは、主記憶より小容量であるため、既に記録されているデータを削除しないと、新たにデータを記録することができない場合が多い。この場合、LRU優先度が最も低いデータがキャッシュメモリから追い出され、新データはLRU優先度が最高のデータとしてキャッシュメモリに記録される。キャッシュメモリに新たなデータを記録する場合の様子を図8に示す。
【0004】
並列計算機においては、各プロセッサのキャッシュメモリ間の整合性を保つ必要があるため、一般にコヒーレンスプロトコルと呼ばれるルールに従ってキャッシュメモリは管理される。コヒーレンスプロトコルには大別して更新型と無効化型があるが、無効化型が採用されることが多い。無効化型では、データをプロセッサ間で共用している場合に、あるプロセッサがそのデータを更新するときには、他プロセッサのキャッシュメモリに記録されている該当データを無効化する必要がある。そのため、その後になって他プロセッサが該当データに対してアクセスすると、他プロセッサのキャッシュメモリではデータが無効化されているのでキャッシュミスとなる。
【0005】
【発明が解決しようとする課題】
1.キャッシュメモリから追い出されるデータについて:
キャッシュメモリに新データを記録する場合、該当データを記録するための空きエントリが無いときは、既にキャッシュメモリに記録されているデータの中でLRU優先度が最も低いデータがキャッシュメモリから追い出される。その後、このキャッシュメモリから追い出されたデータに対するアクセスは、データがキャッシュメモリに記録されていないのでキャッシュミスとなり、主記憶からのデータ転送が必要となる。図9のように、何らかのイベント(例えば、他プロセッサからの無効化要求)により、キャッシュメモリにデータを記録するスペースが空いたとしても、いったんキャッシュメモリから追い出されてしまったデータがキャッシュメモリに復帰することはないので、該当データに対するアクセスはキャッシュミスとなる。
【0006】
キャッシュメモリから追い出されたデータを救う方法としては、victimcacheがある。victim cacheはキャッシュメモリから追い出されたデータを記録するバッファであるが、容量がキャッシュメモリよりも更に小さいためvictim cacheにデータが記録されている時間は短い。
そのため、短時間の間にそのデータに対するアクセスが発生しない限り、そのデータはvictim cacheからも追い出されてしまうため、その後に発生する該当データへのアクセスはキャッシュミスとなる。
【0007】
2.他プロセッサからの無効化要求により無効化されるデータについて:
図10のように、あるデータ(データA)を4プロセッサ(プロセッサa,b,c,d)が共有している場合について考える。プロセッサは共有バスで結合されており、キャッシュのコヒーレントプロトコルとしては無効化型を採用しているものとする。
【0008】
プロセッサaがデータAを更新するために他プロセッサb,c,dに対してデータAの無効化要求を出すと、他プロセッサb,c,dはその要求を受け、キャッシュメモリに記録されているデータAを無効化(消去)する。その後、プロセッサb,c,dの順でデータAへのアクセスが発生したとする。
【0009】
i.プロセッサbがデータAにアクセスすると、プロセッサbのキャッシュメモリにはデータAが記録されていないのでキャッシュミスとなり、主記憶(もしくは他キャッシュ)からのデータ転送が必要となる。
【0010】
ii.次に、プロセッサcがデータAにアクセスすると、前に発生したプロセッサbのデータAへのアクセスはプロセッサcのキャッシュメモリに何の影響も及ぼさないため、プロセッサcのキャッシュメモリにはデータAが記録されていないのでキャッシュミスとなり、主記憶からのデータ転送が必要となる。
【0011】
iii .次に、プロセッサdがデータAにアクセスすると、前に発生したプロセッサb,cのデータAへのアクセスはプロセッサdのキャッシュメモリに何の影響も及ぼさないため、プロセッサdのキャッシュメモリにはデータAが記録されていないのでキャッシュミスとなり、主記憶からのデータ転送が必要となる。
プロセッサb,c,d単体で見るとキャッシュミス回数はそれぞれ1回である。しかし、システム全体で見ると、同データに対してキャッシュミスが3回も発生することになる。
【0012】
これを救う方法としては、キャッシュメモリと主記憶との間に外部共有メモリを設ける方法がある。図11にこのシステム構成を示す。この方法によれば、プロセッサbのデータAへのアクセスはどうにもならないが、このアクセスにより外部共有キャッシュにデータAが記録されるため、続くプロセッサc,dのデータAへのアクセスは外部共有キャッシュメモリにヒットする。外部共有キャッシュメモリは主記憶より動作が高速なのでデータ転送時間を短くすることができる。しかし、キャッシュメモリにヒットする場合と比べると以前として時間がかかり過ぎる。
【0013】
【課題を解決するための手段】
前述した問題点を解決するために、本発明では、データ部分とタグ部分との一対からなるエントリにより構成される領域(conventionalキャッシュ)に加え、データ部分の存在しないタグ部分だけのエントリにより構成される領域(data−lessキャッシュ)を持つキャッシュメモリ装置を導入する。
【0014】
図1は、本発明の原理構成図であり、conventionalキャッシュ1とdata−lessキャッシュ2とからなるキャッシュメモリ装置を示している。
【0015】
1.キャッシュメモリから追い出されるデータについて:
本手法によれば、データがキャッシュメモリ(conventionalキャッシュ)から追い出されるときに、該当データのアドレスやステートをdata−lessキャッシュに記録しておき、例えば、conventionalキャッシュに空きが生じたときに、data−lessキャッシュに記録しておいた情報(アドレス)に基づきプリフェッチを発行することで、キャッシュメモリから追い出されたデータを再びキャッシュメモリに復帰させることができる。
【0016】
図2は、本手法の効果を示す図である。図2内のconventionalキャッシュはLRU方式で制御される4way set−associativeのキャッシュメモリであるとする。
【0017】
i.conventionalキャッシュには、データA,B,C,Dが記録されている。
【0018】
ii.データEへのアクセスが発生すると、LRU優先度の低いデータAを追い出し、データEのconventionalキャッシュに記録する。同時に、追い出されたデータAのエントリのタグ部分の情報をdata−lessキャッシュに記録する。
【0019】
iii .他プロセッサがデータEの無効化命令を出したらデータEを無効化(消去)する。
【0020】
iv.conventionalキャッシュに空きが生じたのにともない、data−lessキャッシュに記録してあるアドレス(データAのアドレス)に対してプリフェッチを発行する。入手したデータ(データA)をconventionalキャッシュに記録する。
【0021】
v.データAに対するアクセスが発生すると、データAはキャッシュメモリに復帰しているのでキャッシュヒットとなる。
従来の手法では、いったんキャッシュメモリから追い出されたデータに対するアクセスはキャッシュミスとなっていた。(図9参照)
しかし、本手法によれば、前述した通り、data−lessキャッシュに記録された情報に基づきプリフェッチを発行することにより、追い出されたデータをキャッシュメモリに復帰させることが可能なので、キャッシュメモリから追い出されたデータに対するアクセスをキャッシュヒットにすることができる。
【0022】
2.他プロセッサからの無効化要求により無効化されるデータについて:
図3に、本発明が適用されるバス結合型並列計算機の構成例を示す。
本手法によれば、データが他プロセッサから無効化されたときに、該当データのアドレスやステートをdata−lessキャッシュに記録しておき、例えば、他プロセッサがdata−lessキャッシュに記録したアドレスのデータを転送したときに、それに便乗してデータを入手し、conventionalキャッシュに記録することで、無効化されたデータをキャッシュメモリに復帰させることができる。
【0023】
図4は、本手法の効果を示す図である。
【0024】
i.4プロセッサa,b,c,dがデータAを共有している(各プロセッサのconventionalキャッシュにデータAが記録されている)。
【0025】
ii.プロセッサaがデータAを更新するためにデータAの無効化要求を出すと、プロセッサb,c,dはconventionalキャッシュに記録してあるデータAを無効化し、データAのタグ部分の情報(アドレス)をdata−lessキャッシュに記録する。
【0026】
iii .プロセッサbがデータAにアクセスすると、conventionalキャッシュにデータAが記録されていないのでキャッシュミスとなり、主記憶(もしくは他キャッシュメモリ)からデータが転送される。プロセッサc,dは、data−lessキャッシュに記録されているアドレスと一致のデータが転送されるのを検出し、このデータ転送に便乗してデータAを入手し、各々のconventionalキャッシュに記録する。
【0027】
iv.次に、プロセッサcがデータAにアクセスすると、先のプロセッサbのデータ転送によりプロセッサcのconventionalキャッシュにはデータAが記録されているのでキャッシュヒットとなる。
【0028】
v.次に、プロセッサdがデータAにアクセスすると、先のプロセッサbのデータ転送によりプロセッサdのconventionalキャッシュにもデータAが記録されているのでキャッシュヒットとなる。
従来の手法では、キャッシュメモリで無効化されたデータに対するアクセスはキャッシュミスとなっていた(図10参照)。しかし、本手法によれば、前述した通り、他プロセッサによるデータ転送に便乗してデータを入手することにより、無効化されたデータに対するアクセスをキャッシュヒットにすることができる。
【0029】
【発明の実施の形態】
以下に本発明を実施例により説明する。
【0030】
図5は、本発明による第1の実施例のキャッシュメモリ装置10の構成を示す図である。キャッシュメモリ装置10は、タグ部分とデータ部分が一対となったエントリを記録する領域であるconventionalキャッシュ11、タグ部分のみのエントリを記録する領域であるdata−lessキャッシュ12、キャッシュメモリを制御する部分であるキャッシュコントローラ13により構成される。また、キャッシュコントローラ13は、制御管理部14、プリフェッチ制御部15、プロセッサインタフェース(IF)部16、バスインタフェース(IF)部17により構成される。
キャッシュメモリ装置10は、プロセッサインタフェース(IF)部16を介してプロセッサ18に接続され、バスインタフェース(IF)部17を介してシステムバス19に接続されている。
図5に示すキャッシュメモリ装置10の動作は以下の通りである。
(動作1)
conventionalキャッシュ11からデータが追い出されるとき、該当データエントリのタグ部分に記録してあるアドレスとステートをdata−lessキャッシュ12の該当エントリに記録する。
(動作2)
conventionalキャッシュ11のエントリに空きが生じたときに、data−lessキャッシュ12の該当エントリに記録してあるアドレスを対象とするプリフェッチを発行し、入手したデータをconventionalキャッシュ11の当該空きエントリに記録する。プリフェッチの発行は、プリフェッチ制御部15により制御される。
【0031】
以上のように動作することで、本実施例のキャッシュメモリ装置10は、いったんキャッシュメモリ(conventionalキャッシュ11)から追い出されたデータを再度、キャッシュメモリ(conventionalキャッシュ11)に記録することができる。
【0032】
動作1に関しては、操作対象データのアドレスやステートに応じて、data−lessキャッシュ12に記録する/しないを決定する方式を採用することもできる。
【0033】
また動作2に関しては、操作対象データのアドレスやステート、conventionalキャッシュ11の空き状態等に応じて、プリフェッチを発行する/しないを決定する方式を採用することもできる。
【0034】
次に、図6は、本発明による第2の実施例のキャッシュメモリ装置10の構成を示す図である。キャッシュメモリ装置10は、タグ部分とデータ部分が一対となったエントリを記録する領域であるconventionalキャッシュ11、タグ部分のみのエントリを記録する領域であるdata−lessキャッシュ12、キャッシュメモリを制御する部分であるキャッシュコントローラ13により構成される。また、キャッシュコントローラ13は、制御管理部14、バス監視部20、プロセッサインタフェース(IF)部16、バスインタフェ ース(IF)部17により構成される。
キャッシュメモリ装置10は、プロセッサインタフェース(IF)部16を介してプロセッサ18に接続され、バスインタフェース(IF)部17を介してシステムバス19に接続されている。
システムバス19には、他のプロセッサノード21が接続されている。
図6に示すキャッシュメモリ装置10の動作は以下の通りである。
(動作1)
システムバス19に接続されている他プロセッサからの無効化要求により、conventionalキャッシュ11に記録してあるデータを無効化するときに、該当データエントリのタグ部分に記録してあるアドレスとステートをdata−lessキャッシュ12の該当エントリに記録する。
(動作2)
バス監視部20は、システムバス19上の信号を監視しており、他プロセッサがシステムバス19に出したリクエストのアドレスと、data−lessキャッシュ12に記録してあるアドレスとが一致するときに、該当リクエストのデータ転送時に便乗してデータを入手し、conventionalキャッシュ11に記録する。
【0035】
以上のように動作することで、本実施例のキャッシュメモリ装置10は、いったんキャッシュメモリ(conventionalキャッシュ11)で無効化されたデータを再度、キャッシュメモリ(conventionalキャッシュ11)で有効にすることができる。
【0036】
動作1に関しては、他プロセッサが出すリクエストの種類、そのリクエストに対するレスポンスの種類、conventionalキャッシュ11に一定以上の空きがあるか否か等に応じて、conventionalキャッシュ11にデータを記録する/しないを決定する方式を採用することができる。
【0037】
次に、図7は、本発明による第3の実施例のキャッシュメモリ装置10の構成を示す図である。キャッシュメモリ装置10は、タグ部分とデータ部分が一対となったエントリを記録する領域であるconventionalキャッシュ11、タグ部分のみのエントリを記録する領域であるdata−lessキャッシュ12、キャッシュメモリを制御する部分であるキャッシュコントローラ13により構成される。また、キャッシュコントローラ13は、制御管理部14、リクエスト変換部22、プロセッサインタフェース(IF)部16、バスインタフェース(IF)部17により構成される。
キャッシュメモリ装置10は、プロセッサインタフェース(IF)部16を介してプロセッサ18に接続され、バスインタフェース(IF)部17を介してシステムバス19に接続されている。
システムバス19には、他のプロセッサノード21が接続されている。
図7に示すキャッシュメモリ装置10の動作は以下の通りである。
(動作1)
conventionalキャッシュ11からデータが追い出されるか、もしくは無効化されるときに、該当データエントリのタグ部分に記録してあるアドレスとステートおよび追い出し理由(Evicted or Invalidated)をdata−lessキャッシュ12の該当エントリに記録する。
(動作2)
data−lessキャッシュ12に記録してあるエントリで、ステートがModifiedであり、かつ追い出し理由がInvalidatedであるアドレスに対して、プロセッサからリードアクセスが発生したときに、通常であればシステムバス19にリード要求を出すところであるが、それに代えて排他的リード要求を出す。
【0038】
データを更新する場合、システムバス19にリード要求を出し、それに続いてシステムバス19に無効化要求を出すことが多い。この場合、システムバス19に出すリクエストは2つである。本実施例のキャッシュメモリ装置10を用いると、更新される可能性の高い(過去に更新されたことのある)データに対するリード要求を排他的リード要求にしてシステムバス19に出すため、その後に続く無効化要求をシステムバス19に出す必要がない。つまり、システムバス19に出すリクエスト数を減らすことができる。
【0039】
上記した図5〜図7に示す第1〜第3の実施例は、それぞれ、プリフェッチ制御部15、バス監視部20、リクエスト変換部22を個別に持つものであるが、これらのうちの任意の2つの機能を併せ持つ構成、あるいは3つの機能をすべて兼ね備える構成は、必要に応じて適宜に採用することができる。
【0040】
(付記1) データを記録するデータ部と当該データのアドレスおよびステートを記録するタグ部とが一対となって含まれる複数のエントリで構成される第1のキャッシュ部と、
データ部を含まず、タグ部のみを含む複数のエントリで構成される第2のキャッシュ部とからなることを特徴とするキャッシュメモリ装置。
【0041】
(付記2) 前記第1のキャッシュ部に記録されていたデータが追い出されたときに、当該エントリのタグ部に記録されていた情報の全てもしくはその一部を前記第2のキャッシュ部に記録することを特徴とする付記1に記載のキャッシュメモリ装置。
【0042】
(付記3) 前記第1のキャッシュ部に記録されていたデータが追い出されるときに、当該エントリのタグ部に記録されていた情報の全てもしくはその一部に加えて、当該データが追い出された理由を示す情報を前記第2のキャッシュ部に記録することを特徴とする付記1に記載のキャッシュメモリ装置。
【0043】
(付記4) 当該キャッシュメモリ装置はバス結合型並列計算機システムにおいて使用されるものであって、他プロセッサがバスにリクエストを出したときに、当該リクエストのアクセス対象アドレスを、前記第2のキャッシュ部に記録することを特徴とする付記1から付記3のいずれかに記載のキャッシュメモリ装置。
【0044】
(付記5) 前記第2のキャッシュ部に記録されているアドレスのデータを入手したときに、当該データを前記第1のキャッシュ部に記録することを特徴とする付記1から付記4のいずれかに記載のキャッシュメモリ装置。
【0045】
(付記6) 前記第2のキャッシュ部に記録されているアドレスに対してプリフェッチを発行し、当該アドレスのデータを入手することを特徴とする付記1から付記5のいずれかに記載のキャッシュメモリ装置。
【0046】
(付記7) 当該キャッシュメモリ装置はバス結合型並列計算機システムにおいて使用されるものであって、前記第2のキャッシュ部に記録してあるアドレスに対して他プロセッサがバスリクエストを出したときに、当該バスリクエストのデータ転送時に便乗してデータを入手することを特徴とする付記1から付記6のいずれかに記載のキャッシュメモリ装置。
【0047】
(付記8) 当該キャッシュメモリ装置はバス結合型並列計算機システムにおいて使用されるものであって、前記第2のキャッシュ部に記録してあるアドレスに対してプロセッサからのアクセスが発生したときに、当該アドレスのエントリに記録してある情報に応じて、バスに出すリクエストの種類を決定することを特徴とする付記1から付記7のいずれかに記載のキャッシュメモリ装置。
【0048】
(付記9) 前記第2のキャッシュ部に記録してあるアドレスに対してプロセッサからのアクセスが発生したときに、当該アドレスのエントリに記録してある情報に応じて、当該アクセスにより新規に前記第1のキャッシュ部に記録されるエントリのタグ部分の値を決定することを特徴とする付記1から付記8のいずれかに記載のキャッシュメモリ装置。
【0049】
(付記10) 当該キャッシュメモリ装置はバス結合型並列計算機システムにおいて使用されるものであって、前記第2のキャッシュ部に記録してあるアドレスに対して他プロセッサがバスリクエストを出したときに、当該アドレスのエントリに記録してある情報に応じて、当該バスリクエストに対する応答を決定することを特徴とする付記1から付記9のいずれかに記載のキャッシュメモリ装置。
【0050】
(付記11) 前記第1のキャッシュ部に記録されていたデータが追い出された理由を示す情報として、キャッシュの容量性に起因する情報と他プロセッサからの無効化要求に起因する情報とが含まれることを特徴とする付記3に記載のキャッシュメモリ装置。
【0051】
(付記12) 前記第2のキャッシュ部に記録してあるアドレスに対してプロセッサからのリードアクセスが発生したときに、当該アドレスのエントリに記録してある情報の内容が、ステートがModifiedでありかつ追い出し理由がInvalidatedであるとき、リード要求に代えて排他的リード要求をバスに出すことを特徴とする付記8に記載のキャッシュメモリ装置。
【0052】
【発明の効果】
本発明のキャッシュメモリ装置は、従来方式ではキャッシュミスとなるキャッシュメモリから追い出されたデータや他プロセッサからの無効化要求よりキャッシュメモリから無効化されたデータに対するアクセスを、キャッシュヒットにすることができる。具体的には、過去にキャッシュメモリに記録されていたデータのタグ部分を記録するdata−lessキャッシュを導入し、data−lessキャッシュに記録された情報に基づいて、キャッシュメモリの空きエントリにデータを記録する。これにより、キャッシュメモリの容量をより有効に使うことが可能となり、その結果としてシステム性能が向上する。
【図面の簡単な説明】
【図1】本発明の原理構成図である。
【図2】本発明における、キャッシュメモリから追い出されたデータへのアクセスを示す図である。
【図3】本発明が適用されるバス結合型並列計算機の構成例を示す図である。
【図4】本発明における、無効化されたデータへのアクセスを示す図である。
【図5】本発明による第1の実施例のキャッシュメモリ装置の構成を示す図である。
【図6】本発明による第2の実施例のキャッシュメモリ装置の構成を示す図である。
【図7】本発明による第3の実施例のキャッシュメモリ装置の構成を示す図である。
【図8】キャッシュメモリに新たなデータを記録するときの様子を示す図てある。
【図9】キレッシュメモリから追い出されたデータへのアクセスを示す図である。
【図10】無効化されたデータへのアクセスを示す図である。
【図11】外部共有キャッシュメモリを有する計算機システムの構成例を示す図である。
【符号の説明】
1 conventionalキャッシュ
2 data−lessキャッシュ
10 キャッシュメモリ装置
11 conventionalキャッシュ
12 data−lessキャッシュ
13 キャッシュコントローラ
14 制御管理部
15 プリフェッチ制御部
18 プロセッサ
19 システムバス
20 バス監視部
22 リクエスト変換部
-
Claims (5)
- データとデータアドレスとを対応付けた組を複数組記憶可能な第1のキャッシュ部と、
データアドレスを記憶可能な第2のキャッシュ部と、
前記第1のキャッシュ部からデータが追い出されると、追い出されるデータに対応するデータアドレスを前記第2のキャッシュ部に記録し、前記第1のキャッシュ部に空きが生じると、前記第2のキャッシュ部に記録した該データアドレスに基づいて読み出したデータと該データアドレスとを対応付けて前記第1のキャッシュ部に記憶する制御部と、
を備えることを特徴とするメモリシステム。 - 前記第2のキャッシュ部は、データアドレスと前記第1のキャッシュ部からデータが追い出される理由を示す情報とを対応付けた組を記憶可能であり、
前記制御部は、前記第1のキャッシュ部に記録されていたデータが追い出されるときに、当該データが追い出された理由を示す情報を前記第2のキャッシュ部に記録する、
ことを特徴とする請求項1に記載のメモリシステム。 - 当該メモリシステムはバス結合型並列計算機システムにおいて使用されるものであって、前記制御部は、他プロセッサがバスにリクエストを出し前記第1のキャッシュ部に記録されていたデータを無効化するときに、該リクエストのアクセス対象のデータアドレスを、前記第2のキャッシュ部に記録することを特徴とする請求項1または請求項2に記載のメモリシステム。
- 前記メモリシステムはバス結合型並列計算機システムにおいて使用されるものであって、前記制御部は、前記第2のキャッシュ部に記録してあるデータアドレスに対して他プロセッサがバスリクエストを出したときに、当該バスリクエストのデータ転送時に合わせてデータを入手することを特徴とする請求項1から請求項3のいずれかに記載のメモリシステム。
- 前記メモリシステムはバス結合型並列計算機システムにおいて使用されるものであって、前記制御部は、前記第2のキャッシュ部に記録してあるデータアドレスに対してプロセッサからのアクセスが発生したときに、該データアドレスのエントリに記録してある情報に応じて、バスに出すリクエストの種類を決定することを特徴とする請求項1から請求項4のいずれかに記載のメモリシステム。
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