JPH09212423A - ２重目的キャッシュ・タグ・アレイを持つマイクロプロセッサ・アーキテクチャ - Google Patents

２重目的キャッシュ・タグ・アレイを持つマイクロプロセッサ・アーキテクチャ

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JPH09212423A
JPH09212423A JP8337846A JP33784696A JPH09212423A JP H09212423 A JPH09212423 A JP H09212423A JP 8337846 A JP8337846 A JP 8337846A JP 33784696 A JP33784696 A JP 33784696A JP H09212423 A JPH09212423 A JP H09212423A
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Abstract

(57)【要約】 【課題】 ２次キャッシュが用いられていない時に無駄
にならない内部２次キャッシュ・タグ領域を持つマイク
ロプロセッサ・アーキテクチャを提供する。 【解決手段】 マイクロプロセッサ・アーキテクチャは
データを格納するため、関連するオンチップ・タグ・メ
モリと共にオンチップに配置された第１キャッシュ・メ
モリを含む。第１動作モードではデータを格納するた
め、第２動作モードでは第２キャッシュ・メモリの内容
に関連したタグを格納するため、オンチップで第２メモ
リが用意される。動作モードは制御ロジックによってセ
ットされ、モード制御レジスタにビットをセットするこ
とによってモードが選択される。ビットがセットされる
と、制御ロジックは第２メモリが追加オンチップ・キャ
ッシュ・メモリとして機能する第１モードから、第２メ
モリが外部２次キャッシュ・メモリのタグを格納する第
２モードにシステムを変更する。本発明は、オンチップ
のキャッシュが増えるかまたはオフチップ２次キャッシ
ュ用にタグ・メモリ域が与えられる柔軟なキャッシュ構
造を提供する。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明はコンピュータ・シス
テムに関し、特にマイクロプロセッサ等のオンチップ及
びオフチップのキャッシュ・メモリを提供する装置及び
方法に関する。
【０００２】
【従来の技術】コンピュータは、一般的には読出し専用
メモリ（ＲＯＭ）から取り出された命令に従って、バス
または記憶媒体を介して提供されるデータを処理し、処
理されたデータをバスに送るかまたはランダム・アクセ
ス・メモリ（ＲＡＭ）等の記憶域に格納するマイクロプ
ロセッサを含む。中間計算データはキャッシュ・メモリ
に格納できる。キャッシュ・メモリは中間データを格納
するために用いられるランダム・アクセス・メモリであ
る。キャッシュ・メモリの内容は「タグ」・メモリと呼
ばれる別のメモリ領域に格納される。
【０００３】パフォーマンスを最適化するためには、キ
ャッシュ・メモリとタグ・メモリをマイクロプロセッサ
と同じ基板すなわち「チップ」上に「オンチップ」で格
納する必要がある。
【０００４】コンピュータのパフォーマンスの向上が求
められるなか、より大きなキャッシュ・メモリに対する
需要に拍車がかかっている。キャッシュ・サイズが大き
くなると、それに応じて関連するタグ・メモリも大きく
しなければならない。例えば高性能シングル・チップ・
マイクロプロセッサには大きな２次キャッシュ（Ｌ２キ
ャッシュ）が必要である。Ｌ２キャッシュは通常、より
小型でオンチップの１次キャッシュ（Ｌ１キャッシュ）
と主メモリとの間に置かれる。Ｌ２キャッシュは、その
サイズのために通常はマイクロプロセッサの外部、「オ
フチップ」に置かれる。また要求サイズのために、Ｌ２
キャッシュのタグもマイクロプロセッサの外部に置かれ
る。
【０００５】
【発明が解決しようとする課題】残念ながら、通常はタ
グ・メモリのオフチップ・アクセスに関連して何らかの
パフォーマンスの低下が見られる。またオフチップ・タ
グはＬ２キャッシュに加えることができる関連性の量を
制限する。重要なベンチマークの多くが示しているよう
に、関連性は２次キャッシュのサイズよりもパフォーマ
ンスに与える影響が大きい。またオフチップ・タグは、
これに高速ドライバが必要なことから消費電力が大き
い。
【０００６】Ｌ２タグをオンチップに置くという直截的
な解決策には問題がある。Ｌ２キャッシュを必要としな
いシステムの場合、Ｌ２タグに用いられるシリコン領域
が無駄になるからである。
【０００７】従って、２次キャッシュが用いられていな
い時に無駄にならない内部２次キャッシュ・タグ領域を
持つマイクロプロセッサ・アーキテクチャが求められ
る。
【０００８】
【課題を解決するための手段】前記の技術上の必要性に
応えるのは、本発明のマイクロプロセッサ・アーキテク
チャである。本発明のアーキテクチャは、関連するオン
チップのタグ・メモリと共にデータを格納するためオン
チップで配置された第１キャッシュ・メモリを含む。本
発明の新規な特徴は、第１動作モードでデータを格納
し、第２動作モードで第２キャッシュ・メモリの内容に
関連した情報を格納するオンチップの第２メモリであ
る。動作モードは制御ロジックによってセットされる。
【０００９】ある実施例の場合、モードはモード制御レ
ジスタにビットをセットすることによって選択される。
ビットがセットされると、制御ロジックはシステムを第
２メモリがオンチップの追加キャッシュ・メモリとして
機能する第１モードから、第２メモリが外部２次キャッ
シュ・メモリのタグを格納する第２モードに変更する。
【００１０】本発明は、オンチップ・キャッシュが増加
するか、またはオフチップの２次キャッシュにタグ・メ
モリ域が与えられる柔軟なキャッシュ構造を提供する。
従って、外部２次キャッシュが存在しない時は、２次タ
グに割当てられたシリコン領域が無駄になるのではな
く、追加オンチップ・キャッシュとして効率よく用いら
れる。
【００１１】
【発明の実施の形態】以下、実施例と代表的な用途につ
いて、各図を参照しながら説明し、本発明の利点等を開
示する。
【００１２】本発明は、ある特定の用途の実施例に関し
て説明するが、本発明はこれに限定されないことを理解
する必要がある。当業者であれば、以下の内容から、本
発明の適用範囲内の他の変形例、用途、実施例を考案で
きよう。
【００１３】図１は、本発明のマイクロプロセッサ・ア
ーキテクチャのブロック図である。マイクロプロセッサ
１０は、基板１２上に置かれ、従来のブランチ命令取り
出し装置（ＢＲＵ）１４と従来のロード／ストア装置
（ＬＳＵ）１６を含む。ＢＲＵ１４は、１次（Ｌ１）キ
ャッシュである命令キャッシュ１８及びデータ・キャッ
シュ２０と、それぞれ内部アドレス・バス２２、内部デ
ータ・バス２４を介してインタフェースをとる。基板１
２には、本発明に従って、内部２次犠牲キャッシュ３４
が置かれ、プロセッサ１０のオンチップ・キャッシュ容
量及び関連性が高められる。犠牲キャッシュ３４は、Ｌ
１キャッシュから追い出された全てのキャッシュ・ライ
ンをキャプチャする。従って、Ｌ１キャッシュ１８、２
０からは排他的な状態に保たれる。犠牲キャッシュ３４
は２つの動作モードを提供する。デフォルトの第１モー
ドでは、犠牲キャッシュ３４は１次キャッシュ１８、２
０の拡張部として機能する。第２モードでは、犠牲キャ
ッシュ３４は、オプションのオフチップ２次（Ｌ２）キ
ャッシュ４０のタグ格納メモリとして機能する。
【００１４】犠牲キャッシュ３４のモードは制御ロジッ
ク３０によって制御される。制御ロジック３０は、制御
レジスタ２８に格納されたビットに応答する。制御レジ
スタ２８はモード制御ライン２６を介してＢＲＵ１４か
らの入力を受信する。制御ロジック３０は、状態機械を
持つ従来のキャッシュ・メモリ用コントローラと、周知
のタグとキャッシュの制御ロジックを使用する本発明の
２重動作モードのためのシステム要求及びタイミング・
パラメータをもとにした組み合わせロジックで実現でき
る。制御ロジック３０の出力及びデータ・バス２４はバ
ス・インタフェース装置（ＢＩＵ）３６を介してオプシ
ョンの２次キャッシュ４０（ある場合）に接続される。
第２バス・インタフェース装置（ＢＩＵ）３８は、外部
データ・バス４６を介して内部データ・バス２４を外部
入出力（Ｉ／Ｏ）装置４２とオフチップ・メモリ４４に
接続する。
【００１５】図２乃至図４は、本発明のマイクロプロセ
ッサ・アーキテクチャの実施例の詳細である。マイクロ
プロセッサ１００はＢＲＵ１１４及びＬＳＵ１１６を含
む形で示してある。１次キャッシュは、命令キャッシュ
（１６ＫＩＬ１）１１８及びこれに関連する命令タグ・
メモリ（ＩＴＡＧ）１１７と、１次データ・キャッシュ
（１６ＫＤＬ１）１２０及びこれに関連する１次データ
・キャッシュ・タグ・メモリ（ＤＴＡＧ）１１９で実現
される。１次ＩＴＡＧ１１７は第１比較器１２１に入力
を送る。第１比較器１２１への第２入力は従来の慣例に
従って命令メモリ管理装置（ＩＭＭＵ）１２２によって
与えられる。比較結果は、従来の慣例に従って１次命令
キャッシュ１１８に送られる。ＢＲＵ１１４の出力はＩ
ＭＭＵ１２２及び第１ラッチ１２３に入力される。命令
キャッシュ１１８の出力は第１バッファ１２４によって
格納される。
【００１６】１次ＤＴＡＧ１１９の出力は第１入力とし
て第２比較器１２５に送られる。第２比較器１２５への
第２入力はデータ・メモリ管理装置（ＤＭＭＵ）１２６
及び第２ラッチ１２７によって与えられる。比較結果は
従来の慣例に従って１次データ・キャッシュ（１６ＫＤ
Ｌ１）１２０に送られる。１次データ・キャッシュ１２
０の出力は第２バッファ１２９に格納される。第１ラッ
チ１２３、第２ラッチ１２７及び第２バッファ１２９の
出力は３：１マルチプレクサ１３１に入力される。第１
バッファ１２４及び第２バッファ１２９の出力はレジス
タ１３２に格納される。マルチプレクサ１３１の出力
は、図３に示す１次犠牲キャッシュ・メモリ・タグ域
（ＶＬ１ＴＡＧ）１３３、１次メモリ域／２次タグ・メ
モリ域（１６ＫＶＬ１／Ｌ２ ＴＡＧ）１３４、及び１
次メモリ域（１６ＫＶＬ１）１３５を含む２次メモリ装
置にアドレスを与える。ラッチ１３２の出力は１次メモ
リ域／２次タグ域（１６ＫＶＬ１／Ｌ２ ＴＡＧ）１３
４に送られる。１次犠牲キャッシュ・メモリ・タグ域
（ＶＬ１ＴＡＧ）１３３の出力は第３比較器１３７に入
力される。第３比較器１３７の第２入力は３：１マルチ
プレクサ１３１によって与えられる。比較器１３７の出
力は１次メモリ域／２次タグ・メモリ域（１６ＫＶＬ１
／Ｌ２ ＴＡＧ）１３４に入力される。１次メモリ域／
２次タグ・メモリ域（１６ＫＶＬ１／Ｌ２ ＴＡＧ）１
３４の出力は、１次メモリ域（１６ＫＶＬ１）１３５の
出力と共に２：１マルチプレクサ１３９に入力される。
１次メモリ域／２次タグ域（１６ＫＶＬ１／Ｌ２ ＴＡ
Ｇ）１３４の出力は４：１マルチプレクサ１４１に入力
される。４：１マルチプレクサ１４１は同出力を第４比
較器１４３にゲートする役割を担う。第４比較器１４３
の第２入力は３：１マルチプレクサ１３１によって与え
られる。第４比較器１４３の出力と３：１マルチプレク
サ１３１の出力はアドレス・ジェネレータ１４５に入力
される。アドレス・ジェネレータ１４５は、従来の方法
で組み合わせロジックにより実現される。２：１マルチ
プレクサ１３９の出力は第３バッファ１４７に入力され
る。図４に示す従来の再ロード、追い出し（キャストア
ウト）、スヌープの各バッファ１５０、１５２、１５４
は、２次バス・インタフェース装置（Ｌ２ＢＩＵ）１３
６及びメモリとＩ／Ｏのバス・インタフェース装置（６
０ＸＢＩＵ）１３８に接続される。制御レジスタは１２
８に、制御ロジックは１３０に示してある（図２）。制
御ロジック１３０の出力は１次メモリ域／２次タグ域
（１６ＫＶＬ１／Ｌ２ ＴＡＧ）１３４に送られる。な
お、図２乃至図４において、バス上に斜線を付してある
数値はバスのビット幅である。
【００１７】図５は、本発明のマイクロプロセッサ・ア
ーキテクチャの動作のフローチャートである。制御操作
はＬ２キャッシュ・リクエストによって開始される（ス
テップ２０２）。モード・ビットが「Ｌ２タグ・モー
ド」にセットされると（ステップ２０４）、Ｌ２タグ操
作が開始される（ステップ２０６以降）。モード・ビッ
トが「犠牲キャッシュ・モード」にセットされると、犠
牲キャッシュ操作が開始される（ステップ２１６以
降）。Ｌ２タグ操作ではタグ・アレイの有効項目が検索
される（ステップ２０６）。ステップ２０８でＬ２読出
しヒットがあった場合、Ｌ２キャッシュからキャッシュ
・ラインが取り出されＬ１キャッシュに返される（ステ
ップ２１０）。ステップ２０８でＬ２書込みヒットがあ
った場合は、キャッシュ・ラインはＬ２キャッシュに格
納され、その位置のダーティ・ラインは追い出される
（ステップ２１２）。Ｌ２ミスがあった場合、メモリか
らデータが取り出される（ステップ２１４）。
【００１８】犠牲キャッシュ操作の場合、犠牲タグ・ア
レイ（ＶＬ１タグ）の有効項目が検索される（ステップ
２１６）。犠牲読出しヒットがあった場合、犠牲キャッ
シュからキャッシュ・ラインが取り出され、Ｌ１キャッ
シュに返される（ステップ２２０）。犠牲書込みヒット
があった場合、キャッシュ・ラインは犠牲キャッシュに
格納され、その位置のダーティ・ラインは追い出される
（ステップ２２２）。犠牲ミスがあった場合は、メモリ
からデータが取り出される（ステップ２１４）。
【００１９】まとめとして、本発明の構成に関して以下
の事項を開示する。
【００２０】（１）データを格納するため第１基板に置
かれた第１キャッシュ・メモリ手段と、前記第１キャッ
シュ・メモリ手段の内容に関連したデータを格納するた
め前記第１基板に配置された第１キャッシュ・タグ・メ
モリ手段と、第１動作モードではデータを格納し、第２
動作モードでは第２キャッシュ・メモリ手段の内容に関
連した情報を格納するために前記第１基板に配置された
第２メモリ手段と、前記第２メモリ手段の動作モードを
セットする制御手段と、を含む、マイクロプロセッサ・
アーキテクチャ。 （２）前記制御手段は、モード制御信号を与える手段を
含む、前記（１）記載のマイクロプロセッサ・アーキテ
クチャ。 （３）前記制御手段は、モード制御信号を与える制御ロ
ジックを含む、前記（２）記載のマイクロプロセッサ・
アーキテクチャ。 （４）モード制御信号を与える前記手段はレジスタを含
む、前記（３）記載のマイクロプロセッサ・アーキテク
チャ。 （５）前記第１キャッシュ・メモリ手段は１次キャッシ
ュ・メモリである、前記（１）記載のマイクロプロセッ
サ・アーキテクチャ。 （６）前記第１キャッシュ・タグ・メモリ手段は１次キ
ャッシュ・タグ・メモリである、前記（５）記載のマイ
クロプロセッサ・アーキテクチャ。 （７）２次キャッシュ・メモリを含む前記（６）記載の
マイクロプロセッサ・アーキテクチャ。 （８）前記２次キャッシュ・メモリは第２基板上に配置
された、前記（７）記載のマイクロプロセッサ・アーキ
テクチャ。
【図面の簡単な説明】
【図１】本発明のマイクロプロセッサ・アーキテクチャ
のブロック図である。
【図２】本発明のマイクロプロセッサ・アーキテクチャ
の実施例の詳細図である。
【図３】本発明のマイクロプロセッサ・アーキテクチャ
の実施例の詳細図である。
【図４】本発明のマイクロプロセッサ・アーキテクチャ
の実施例の詳細図である。
【図５】本発明のマイクロプロセッサ・アーキテクチャ
の動作のフローチャートを示す図である。
【符号の説明】
１０、１００ マイクロプロセッサ １２ 基板 １４ ブランチ命令取り出し装置（ＢＲＵ） １６、１１６ ロード／ストア装置（ＬＳＵ） １８、２０ Ｌ１キャッシュ ２２ 内部アドレス・バス ２４ 内部データ・バス、基板 ２６ モード制御ライン２６ ２８ 制御レジスタ ３０ 制御ロジック ３４ 内部２次犠牲キャッシュ ３６ バス・インタフェース装置（ＢＩＵ）３６ ３８ 第２バス・インタフェース装置（ＢＩＵ） ４０ ２次キャッシュ ４２ 外部入出力（Ｉ／Ｏ）装置 ４４ オフチップ・メモリ ４６ 外部データ・バス

Claims (8)

    【特許請求の範囲】
  1. 【請求項１】データを格納するため第１基板に置かれた
    第１キャッシュ・メモリ手段と、 前記第１キャッシュ・メモリ手段の内容に関連したデー
    タを格納するため前記第１基板に配置された第１キャッ
    シュ・タグ・メモリ手段と、 第１動作モードではデータを格納し、第２動作モードで
    は第２キャッシュ・メモリ手段の内容に関連した情報を
    格納するために前記第１基板に配置された第２メモリ手
    段と、 前記第２メモリ手段の動作モードをセットする制御手段
    と、 を含む、マイクロプロセッサ・アーキテクチャ。
  2. 【請求項２】前記制御手段は、モード制御信号を与える
    手段を含む、請求項１記載のマイクロプロセッサ・アー
    キテクチャ。
  3. 【請求項３】前記制御手段は、モード制御信号を与える
    制御ロジックを含む、請求項２記載のマイクロプロセッ
    サ・アーキテクチャ。
  4. 【請求項４】モード制御信号を与える前記手段はレジス
    タを含む、請求項３記載のマイクロプロセッサ・アーキ
    テクチャ。
  5. 【請求項５】前記第１キャッシュ・メモリ手段は１次キ
    ャッシュ・メモリである、請求項１記載のマイクロプロ
    セッサ・アーキテクチャ。
  6. 【請求項６】前記第１キャッシュ・タグ・メモリ手段は
    １次キャッシュ・タグ・メモリである、請求項５記載の
    マイクロプロセッサ・アーキテクチャ。
  7. 【請求項７】２次キャッシュ・メモリを含む請求項６記
    載のマイクロプロセッサ・アーキテクチャ。
  8. 【請求項８】前記２次キャッシュ・メモリは第２基板上
    に配置された、請求項７記載のマイクロプロセッサ・ア
    ーキテクチャ。
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