KR970059938A - 이중 사용 캐시 태그 어레이를 갖는 마이크로프로세서 아키텍처 - Google Patents

이중 사용 캐시 태그 어레이를 갖는 마이크로프로세서 아키텍처 Download PDF

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Abstract

관련 온-칩 태그 메모리와 함께 데이터를 기억하기 위해 제1캐시 메모리 배치 온-칩을 포함하는 마이크로프로세서 아키텍처가 제공된다. 제2메모리는 제1동작 모드로 데이터를 기억하고 제2동작 모드로 제2캐시 메모리의 내용물에 관련된 태그들을 기억하기 위해 온-칩에 제공된다. 동작 모드는 제어 논리에 의해 세트된다. 모드는 모드 제어 레지스터에서 비트를 세팅함으로써 선택된다. 비트가 세트될 때, 제어 논리는 제2메모리가 추가의 온-칩 캐시 메모리로서 작용하는 제1모드로부터 제2메모리가 외부 레벨 2캐시 메모리의 태그들을 기억하는 제2모드로 시스템을 변경시킨다. 본 발명은 증가된 온-칩 캐시가 제공되거나 태그 메모리영역이 오프-칩 레벨 2캐시에 제공되는 신축성 있는 캐시 아키텍처를 제공한다.

Description

이중 사용 캐시 태그 어레이를 갖는 마이크로프로세서 아키텍처
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제1도는 본 발명의 마이크로프로세서 아키텍처의 간단한 블록도.
제2도는 본 발명의 마이크로프로세서 아키텍처의 상세한 구현도.
제3도는 본 발명의 마이크로프로세서 아키텍처의 동작 플로우챠트.

Claims (14)

  1. 제1기판 상에 배치되고 데이터를 기억하기 위한 제1캐시 메모리 수단; 제1기판 상에 배치되고 제1캐시 메모리 수단의 내용들에 관계된 데이터를 기억하기 위한 제1캐시 태그 메모리 수단; 제1기판 상에 배치되고 제1동작 모드로 데이터를 기억하고 제2동작 모드로 제2캐시 메모리 수단의 내용에 관계된 정보를 기억하기 위한 제2메모리 수단; 및 상기 제2메모리 수단의 동작 모드를 세팅하기 위한 제어 수단을 포함하는 것을 특징으로 하는 마이크로프로세서 아키텍처.
  2. 제1항에 있어서, 상기 제어 수단은 모드 제어 신호를 제공하기 위한 수단을 포함하는 것을 특징으로 하는 마이크로프로세서 아키텍처.
  3. 제2항에 있어서, 상기 제어 수단은 상기 모드 제어 신호를 제공하기 위한 제어 논리를 포함하는 것을 특징으로 하는 마이크로프로세서 아키텍처.
  4. 제3항에 있어서, 상기 모드 제어 신호를 제공하기 위한 수단은 레지스터를 포함하는 것을 특징으로 하는 마이크로프로세서 아키텍처.
  5. 제1항에 있어서, 상기 제1캐시 메모리 수단은 레벨 1캐시 메모리인 것을 특징으로 하는 마이크로프로세서 아키텍처.
  6. 제5항에 있어서 상기 제1캐시 태그 메모리 수단은 레벨 1캐시 태그 메모리인 것을 특징으로 하는 마이크로프로세서 아키텍처.
  7. 제6항에 있어서, 레벨 2캐시 메모리를 포함하는 것을 특징으로 하는 마이크로프로세서 아키텍처.
  8. 제7항에 있어서, 상기 레벨 2캐시 메모리는 제2기판 상에 배치되는 것을 특징으로 하는 마이크로프로세서 아키텍처.
  9. 제1기판 상에 배치되고 데이터를 기억하기 위한 레벨 1캐시 메모리; 제1기판 상에 배치되고 레벨 1캐시 메모리의 내용들에 관계된 데이터를 기억하기 위한 레벨 1캐시 태그 메모리; 제1기판 상에 배치되고 제1동작 모드로 데이터를 기억하고 제2동작 모드로 레벨 2캐시 메모리의 내용에 관계된 정보를 기억하기 위한 제2메모리 및 상기 제2메모리의 동작 모드를 세팅하기 위한 제어 수단을 포함하는 것을 특징으로 하는 마이크로프로세서 아키텍처.
  10. 제9항에 있어서, 상기 제어 수단은 모드 제어 신호를 제공하기 위한 수단을 포함하는 것을 특징으로 하는 마이크로프로세서 아키텍처.
  11. 제10항에 있어서, 상기 제어 수단은 상기 모드 제어 신호를 제공하기 위한 제어 논리를 포함하는 것을 특징으로 하는 마이크로프로세서 아키텍처.
  12. 제11항에 있어서, 상기 모드 제어 신호를 제공하기 위한 수단은 레지스터를 포함하는 것을 특징으로 하는 마이크로프로세서 아키텍처.
  13. 제9항에 있어서, 레벨 2캐시 메모리를 포함하는 것을 특징으로 하느 마이크로프로세서 아키텍처.
  14. 제13항에 있어서, 상기 레벨 2캐시 메모리는 제2기판 상에 배치되는 것을 특징으로 하는 마이크로프로세서 아키텍처.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
KR1019960046661A 1996-01-25 1996-10-18 이중 사용 캐시 태그 어레이를 갖는 마이크로프로세서 아키텍쳐 KR100210209B1 (ko)

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