KR920001516A - 데이터 기억장치 - Google Patents

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KR920001516A
KR920001516A KR1019910009501A KR910009501A KR920001516A KR 920001516 A KR920001516 A KR 920001516A KR 1019910009501 A KR1019910009501 A KR 1019910009501A KR 910009501 A KR910009501 A KR 910009501A KR 920001516 A KR920001516 A KR 920001516A
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가즈요시 요시다
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아오이 죠이치
가부시키가이샤 도시바
다케다이 마사다카
도시바 마이크로 일렉트로닉스 가부시키가이샤
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    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
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    • G06F12/00—Accessing, addressing or allocating within memory systems or architectures
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Abstract

내용 없음

Description

데이터 기억장치
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제1도는 본 발명의 제1실시예에 따른 구성의 회로도,
제2도는 제1도의 내부동작을 나타낸 타이밍차트.

Claims (3)

  1. 제1데이터유지수단(R2)과, 상기 제1데이터유지수단(R2)을 억세스함으로써, 이 억세스에 계속되는 소정기간동안 억세스가 가능하게 되는 제2데이터유지수단(R2'), 상기 소정기간에서의 억세스가 금지되고 상기 제2데이터유지수단(R2')과 동일한 어드레스가 할당된 제3데이터유지수단(R3)및, 상기 각 데이터유지수단에서의 억세스의 허가/금지를 제어하는 억세스제어수단(14,15,16,17)을 구비한 것을 특징으로 하는 데어터기억장치.
  2. 제1항에 있어서, 상기 제1데이터유지수단(R2)에는 제1어드레스(A2)가 할당되고, 상기 제2데이터유지수단(R2')및 제3데이터유지수단(R3)에는 함께 제1어드레스(A2)으로부터 하나 앞의 제2어드레스(A3)가 할당되어 있는 것을 특징으로 하는 데어터기억장치.
  3. 제1항에 있어서, 상기 각 데이터유지수단은 단일칩 마이크로컴퓨터에 입출력레지스터로서 내장된 것을 특징으로 하는 데어터기억장치.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
KR1019910009501A 1990-06-12 1991-06-10 데이터기억장치 KR950014554B1 (ko)

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JP15359590A JP3190032B2 (ja) 1990-06-12 1990-06-12 データ記憶装置
JP2-153595 1990-06-12

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KR950014554B1 KR950014554B1 (ko) 1995-12-05

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JPH0447349A (ja) 1992-02-17
KR950014554B1 (ko) 1995-12-05
EP0461631A3 (en) 1992-02-12
US5355465A (en) 1994-10-11
JP3190032B2 (ja) 2001-07-16
EP0461631A2 (en) 1991-12-18
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