JPS61211741A - マイクロコンピユ−タ - Google Patents
マイクロコンピユ−タInfo
- Publication number
- JPS61211741A JPS61211741A JP5265785A JP5265785A JPS61211741A JP S61211741 A JPS61211741 A JP S61211741A JP 5265785 A JP5265785 A JP 5265785A JP 5265785 A JP5265785 A JP 5265785A JP S61211741 A JPS61211741 A JP S61211741A
- Authority
- JP
- Japan
- Prior art keywords
- register
- instruction
- decoder
- foreground
- registers
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
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- Executing Machine-Instructions (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はマイクロコンピュータに関し、特にフォアグラ
ウンドレジスタとバックグラウンドレジスタとを使い分
は得るようにしたマイクロコンピュータの改良に関する
〇 〔発明の背景〕 同一コードにて指定されるレジスタの２つを切換信号を
与えることにより選択的に使用する技術がある。両レジ
スタは同一コードで指定され、切換信号によって使い分
けらね、るので恰も紙の表裏のように石像せる処から一
方をフォアグラウンドレジスタ、他方をパックグラウン
ドレジスタと称している。
ウンドレジスタとバックグラウンドレジスタとを使い分
は得るようにしたマイクロコンピュータの改良に関する
〇 〔発明の背景〕 同一コードにて指定されるレジスタの２つを切換信号を
与えることにより選択的に使用する技術がある。両レジ
スタは同一コードで指定され、切換信号によって使い分
けらね、るので恰も紙の表裏のように石像せる処から一
方をフォアグラウンドレジスタ、他方をパックグラウン
ドレジスタと称している。
これら両レジスタの使い分けＨ１１ピントの７リツプ７
０ツブを用い、その２つの状態夫々に各レジスタを対応
させる等の方法が考えられる。従って−Ｈフリップフロ
ップをある状態にすると、次にその状態を変じる捷で同
一のレジスタが指定された筐１となるのである。
０ツブを用い、その２つの状態夫々に各レジスタを対応
させる等の方法が考えられる。従って−Ｈフリップフロ
ップをある状態にすると、次にその状態を変じる捷で同
一のレジスタが指定された筐１となるのである。
而してパックグラウンドレジスタの使、用頻度がフォア
グラウンドレジスタの使用頻度に比して低い場合に上述
の如き指定を行わせることとするとバックグラウンドレ
ジスタ’ｔ １１０１指定する都度その曲後にて次のよ
うな煩わしい手順、が必要となる。
グラウンドレジスタの使用頻度に比して低い場合に上述
の如き指定を行わせることとするとバックグラウンドレ
ジスタ’ｔ １１０１指定する都度その曲後にて次のよ
うな煩わしい手順、が必要となる。
即ち
フォアグラウンドレジスタの操作−フリップフロップの
状態変更−パックグラウンドレジスタの操作−クリップ
フロップの状態変更−フォアグラウンドレジスタの操作 となる。
状態変更−パックグラウンドレジスタの操作−クリップ
フロップの状態変更−フォアグラウンドレジスタの操作 となる。
そこで本発明のマイクロコンピュータではパックグラウ
ンドレジスタを指定するＢＡＮＫ命会を設け、このＢＡ
ＮＫｍ令の次の命令が実行されている間においてのみパ
ックグラウンドレジスタを指定し、それ以外の間は常に
フォアグラウンドレジスタが指定されている工うになし
、煩しい手順を不要としたマイクロコンピュータを提供
するこトラ目的とする。
ンドレジスタを指定するＢＡＮＫ命会を設け、このＢＡ
ＮＫｍ令の次の命令が実行されている間においてのみパ
ックグラウンドレジスタを指定し、それ以外の間は常に
フォアグラウンドレジスタが指定されている工うになし
、煩しい手順を不要としたマイクロコンピュータを提供
するこトラ目的とする。
末完１１Ｐに係るマイクロコンピュータは同一コードに
て選定される２種類のレジスタを備えたマイクロコンピ
ュータにおいて、一方の種類のレジスタを指定する命令
を有し、この命令の次の命令が実行されている１又は複
数のサイクルにおいてのみ前記一方の種類のレジスタが
指定されるべくなしであることを特徴とする。
て選定される２種類のレジスタを備えたマイクロコンピ
ュータにおいて、一方の種類のレジスタを指定する命令
を有し、この命令の次の命令が実行されている１又は複
数のサイクルにおいてのみ前記一方の種類のレジスタが
指定されるべくなしであることを特徴とする。
以下本発明をその実施例を示す図面に基き具体的に説明
する。
する。
第１図は本発明のマイクロコンピュータのレジスタ捷わ
りの構成を示すブロック図である。１は４ビツトのレジ
スタ指定コードが入力されこれをデコードして１６ライ
ンの（８Ｍ Ｋ変じるデコーダである。Ｉ１０バス４′
（ｉｌ−介して書込データが与えら力１、また読出デー
タを送出するようにしであるフォアグラウンドレジスタ
群２及びパックグラウンドレジスタ群３はいずれも１６
のレジスタｉｆ、２ｆ・・・１５ｆ 、１６ｆ及びｌｂ
、２ｂ・・・１５ｂ 、 １６ｂからなりデコーダ１０
１６本の出力ラインが両レジスタ群２．３の相対応する
レジスタの犬々に接続されており、従って例えばレジス
タ１ｆと１ｂとが同時的に選定さね、ることになる。３
人力のＡＮＤゲート４，５はレジスタ群２，３０入出力
制御信号を与えるためのものであり、これがハイレベ
ルとなった方のレジスタ群中、デコーダＩＶＣで選定さ
ね、たレジスタが入出力を指定されることＫなる。ＡＮ
Ｄゲート４゜５はタロツクＣＬ ２ｊｌ込又は読出し時
にハイレベルとなる信号ＷＲ５を共通の入力とし、ハイ
アクティブのレジスタ切換信号ＲＥＸはＡＮＤゲート５
には直接、またＡＮＤゲート４にはインバータ６を介し
て与えるようにしである。
りの構成を示すブロック図である。１は４ビツトのレジ
スタ指定コードが入力されこれをデコードして１６ライ
ンの（８Ｍ Ｋ変じるデコーダである。Ｉ１０バス４′
（ｉｌ−介して書込データが与えら力１、また読出デー
タを送出するようにしであるフォアグラウンドレジスタ
群２及びパックグラウンドレジスタ群３はいずれも１６
のレジスタｉｆ、２ｆ・・・１５ｆ 、１６ｆ及びｌｂ
、２ｂ・・・１５ｂ 、 １６ｂからなりデコーダ１０
１６本の出力ラインが両レジスタ群２．３の相対応する
レジスタの犬々に接続されており、従って例えばレジス
タ１ｆと１ｂとが同時的に選定さね、ることになる。３
人力のＡＮＤゲート４，５はレジスタ群２，３０入出力
制御信号を与えるためのものであり、これがハイレベ
ルとなった方のレジスタ群中、デコーダＩＶＣで選定さ
ね、たレジスタが入出力を指定されることＫなる。ＡＮ
Ｄゲート４゜５はタロツクＣＬ ２ｊｌ込又は読出し時
にハイレベルとなる信号ＷＲ５を共通の入力とし、ハイ
アクティブのレジスタ切換信号ＲＥＸはＡＮＤゲート５
には直接、またＡＮＤゲート４にはインバータ６を介し
て与えるようにしである。
第３図は本発明のマイクロコンピュータのレジスタ切換
信号作成回路のロジック図である。ＢＡＮＫ命令の実行
によって作成されたＢＡＮＫ信号ＢＡＮＫハインパータ
ＩＩＫで反転され反転信号ＢＡＮＫはローアクティブ入
力のＯＲゲートに与えられる。
信号作成回路のロジック図である。ＢＡＮＫ命令の実行
によって作成されたＢＡＮＫ信号ＢＡＮＫハインパータ
ＩＩＫで反転され反転信号ＢＡＮＫはローアクティブ入
力のＯＲゲートに与えられる。
ＯＲゲート１２の出力はタロックドインパータ１３に与
えられ、その出力はタロックドインパータ１４に入力さ
れている。タロックドインバータ１４の出力はレジスタ
切換信号ＲＥＸとして第１図に示すＡＮＤゲート４，５
へ与えられると共にＮＡＮＤゲート１５に与えられる。
えられ、その出力はタロックドインパータ１４に入力さ
れている。タロックドインバータ１４の出力はレジスタ
切換信号ＲＥＸとして第１図に示すＡＮＤゲート４，５
へ与えられると共にＮＡＮＤゲート１５に与えられる。
而してＢＡＮＫ命令に次ぐ命令は１バイト長で１サイク
ルで実行される命令であるか、又は２バイト長（２サイ
クルで実行される）命令であるか、若しくけ１バイト長
で２サイクルで実行される命令である。後２者の場合、
つ−１９２バイト長命令であることを表す信号ＤＤ及び
１バイト長２サイクルの命令であることを表す信号ＳＤ
はＯＲゲート１６に入力され、ＯＲゲート出力はＮＡＮ
Ｄゲー）グーに与えられている。ＮＡＮＤゲート１５出
力は１１■記ＯＲゲートのローアクティブの入力となっ
ている。
ルで実行される命令であるか、又は２バイト長（２サイ
クルで実行される）命令であるか、若しくけ１バイト長
で２サイクルで実行される命令である。後２者の場合、
つ−１９２バイト長命令であることを表す信号ＤＤ及び
１バイト長２サイクルの命令であることを表す信号ＳＤ
はＯＲゲート１６に入力され、ＯＲゲート出力はＮＡＮ
Ｄゲー）グーに与えられている。ＮＡＮＤゲート１５出
力は１１■記ＯＲゲートのローアクティブの入力となっ
ている。
タロックドインバータ１３．１４には大々側のタロツク
ＣＬＩ 、Ｃｌ３が犬々与えられるが第４図に示すよう
にタロツクＣＬ２は命４？実行サイクルの始点をその立
上りで規定し、タロツクＣＬＩは同終点をその立下りで
規定する。
ＣＬＩ 、Ｃｌ３が犬々与えられるが第４図に示すよう
にタロツクＣＬ２は命４？実行サイクルの始点をその立
上りで規定し、タロツクＣＬＩは同終点をその立下りで
規定する。
次にこれらの回路の動作を説明する。
第４図は侶ぢ°ＤＤ 、 ＳＤが得らｔｌ、ない場合、
つまり１バイト長ｌサイクルの命令の場合の動作を説明
するためのタイムチャートである。ＢＡＮＫ命令に次い
で畳込命令ＯＦ（又は読出命令ＩＰ）が実行されるもの
とする。ＢＡＮＫ命令が実行されるサイクルでは信ぢＢ
ＡＮＫがハイレベルとなる。そうするとそのサイクルの
タロツクＣＬ１、次サイクルのタロツクＣＬ２ＶＣより
タロックドインパータ１４出力つまりレジスタ切換信号
ＲＥＸがＯＰ（又はＩＰ）命令？実行する次のサイクル
で２・イレベルとなる。
つまり１バイト長ｌサイクルの命令の場合の動作を説明
するためのタイムチャートである。ＢＡＮＫ命令に次い
で畳込命令ＯＦ（又は読出命令ＩＰ）が実行されるもの
とする。ＢＡＮＫ命令が実行されるサイクルでは信ぢＢ
ＡＮＫがハイレベルとなる。そうするとそのサイクルの
タロツクＣＬ１、次サイクルのタロツクＣＬ２ＶＣより
タロックドインパータ１４出力つまりレジスタ切換信号
ＲＥＸがＯＰ（又はＩＰ）命令？実行する次のサイクル
で２・イレベルとなる。
そしてＯＦ（又はＩＰ）命令を実行したサイクルで信号
ＢＡＮＫはローレベルとなっているので次のサイクルで
Ｖｉ侶信号ＥＸはローレベルに復帰する。
ＢＡＮＫはローレベルとなっているので次のサイクルで
Ｖｉ侶信号ＥＸはローレベルに復帰する。
このような変化をする信ＭＲＥＸがＡＮＤゲート５へ直
接、またＡＮＤゲート４ヘインパータ６を介して与えら
ハ、るのでＢＡＮＫ命令にてバンクグラタンＦレジスタ
を指定し、このレジスタについてのＯＰ（又ＶｉＩＰ）
命令の実行サイクルの間、信号ＲＥＸをハイレベルとし
てＡＮＤゲート５から７１イレベルの入出力制御信号を
発せしめ、これを７５ツクグラウンドレジスタ群３に与
える。従ってこのサイクルにおいてのみそのときデコー
ダｌからの出力にて選定されている２つのレジスタのう
ち、ノくツクグラクンドレジスタ群３側のものだけが指
定されることになる。そして次のサイクルではフォアグ
ラウンドレジスタ群２側のものが指定される状態となる
。
接、またＡＮＤゲート４ヘインパータ６を介して与えら
ハ、るのでＢＡＮＫ命令にてバンクグラタンＦレジスタ
を指定し、このレジスタについてのＯＰ（又ＶｉＩＰ）
命令の実行サイクルの間、信号ＲＥＸをハイレベルとし
てＡＮＤゲート５から７１イレベルの入出力制御信号を
発せしめ、これを７５ツクグラウンドレジスタ群３に与
える。従ってこのサイクルにおいてのみそのときデコー
ダｌからの出力にて選定されている２つのレジスタのう
ち、ノくツクグラクンドレジスタ群３側のものだけが指
定されることになる。そして次のサイクルではフォアグ
ラウンドレジスタ群２側のものが指定される状態となる
。
いま次のようなプログラムが与えられたとする〇〇Ｐ命
令ｍ ＢＡＮＫ命令 ＯＰ命令（２） ＯＰ命令（３） そうすると最初のＯＰ命＊ （＋）では信号ＲＥＸが発
生していがいのでフォアグラウンドレジスタｆｎｚ中の
レジスタにデータが書込まれる。次のＯＰ命令（２）で
はＢＡＮＫ命令によりその実行時に信号ＲＥＸが発生し
ているのでパックグラウンドレジスタ群３中のレジスタ
にデータが書込まれる。最後のＯＰ命令（３）では信号
ＲＥＸは既に消えているので再びフォアグラウンドレジ
スタにデータが書込まれる。
令ｍ ＢＡＮＫ命令 ＯＰ命令（２） ＯＰ命令（３） そうすると最初のＯＰ命＊ （＋）では信号ＲＥＸが発
生していがいのでフォアグラウンドレジスタｆｎｚ中の
レジスタにデータが書込まれる。次のＯＰ命令（２）で
はＢＡＮＫ命令によりその実行時に信号ＲＥＸが発生し
ているのでパックグラウンドレジスタ群３中のレジスタ
にデータが書込まれる。最後のＯＰ命令（３）では信号
ＲＥＸは既に消えているので再びフォアグラウンドレジ
スタにデータが書込まれる。
第５図はＢＡＮＫ命令に続いて２バイト長命令又は１バ
イト長２サイクル命令が与えられた場合の動作説明のた
めのタイムチャートである。ＢＡＮＫ命令の実行サイク
ルの次のサイクルにおいては信ＭＢＡＮＫＫより、第４
図の場合と同様にして信号ＲＥＸが得られ、バックグラ
ウンドレジスタ群３の指定が行われる。そしてこのサイ
クルにて信号ＤＤ（又はＳＤ）がハイレベルとなるので
このサイクルのタロツクＣＬＩ及び次サイクルのタロツ
クＣＬ２にて次サイクルもタロックドインパータ１４の
出力、つ甘り信％ＲＥＸがハイレベルとなり、要するに
２バイト長の命令又は１バイト長２ザイクルの命令が実
行される２サイクルの間、バックグラウンドレジスタ群
３が指定されることになる。
イト長２サイクル命令が与えられた場合の動作説明のた
めのタイムチャートである。ＢＡＮＫ命令の実行サイク
ルの次のサイクルにおいては信ＭＢＡＮＫＫより、第４
図の場合と同様にして信号ＲＥＸが得られ、バックグラ
ウンドレジスタ群３の指定が行われる。そしてこのサイ
クルにて信号ＤＤ（又はＳＤ）がハイレベルとなるので
このサイクルのタロツクＣＬＩ及び次サイクルのタロツ
クＣＬ２にて次サイクルもタロックドインパータ１４の
出力、つ甘り信％ＲＥＸがハイレベルとなり、要するに
２バイト長の命令又は１バイト長２ザイクルの命令が実
行される２サイクルの間、バックグラウンドレジスタ群
３が指定されることになる。
本発明は以上のようにＢＡＮＫ命４ｒによって使用頻度
の低いパックグラクンドレジスタを指定し、このレジス
タに対しての晋込、耽出等の命令を実行した後、自動的
にフォアグラウンドレジスタを指定する状急に復帰する
ので前述した如き煩しい手順を要せず、ソフトウェアの
簡略化、或は処理の高速化が図れる。
の低いパックグラクンドレジスタを指定し、このレジス
タに対しての晋込、耽出等の命令を実行した後、自動的
にフォアグラウンドレジスタを指定する状急に復帰する
ので前述した如き煩しい手順を要せず、ソフトウェアの
簡略化、或は処理の高速化が図れる。
第１図は本発明のマイクロコンピュータのレジスタまわ
りのブロック図、第２図はレジスタの構造を示す説明図
、第３図はレジスタ切換信号作成回路のロジック図、第
４，５図は動作説明のためのタイムチャートである。 １・・・デコーダ ２・・・フォアグラウンドレジスタ
群３・・・バックグラウンドレジスタ群４，５・・・Ａ
ＮＤゲート６・・・インバータ １１・・・インバータ
１２・・・ＯＲゲート １３．１４・・・タロックド
インバータ１５・・・ＮＡＮＤゲート １６・・・Ｏ
Ｒゲート特許出願人 三洋電機株式会社 外１名代
理 人 弁理士 河 野 登 犬ν Ｄ
＜ ＩＩ ぐ９ − − − 。 シ二 活 −」 区 σ） 計 −一 工
りのブロック図、第２図はレジスタの構造を示す説明図
、第３図はレジスタ切換信号作成回路のロジック図、第
４，５図は動作説明のためのタイムチャートである。 １・・・デコーダ ２・・・フォアグラウンドレジスタ
群３・・・バックグラウンドレジスタ群４，５・・・Ａ
ＮＤゲート６・・・インバータ １１・・・インバータ
１２・・・ＯＲゲート １３．１４・・・タロックド
インバータ１５・・・ＮＡＮＤゲート １６・・・Ｏ
Ｒゲート特許出願人 三洋電機株式会社 外１名代
理 人 弁理士 河 野 登 犬ν Ｄ
＜ ＩＩ ぐ９ − − − 。 シ二 活 −」 区 σ） 計 −一 工
Claims (1)
- １、同一コードにて選定される２種類のレジスタを備え
たマイクロコンピュータにおいて、一方の種類のレジス
タを指定する命令を有し、この命令の次の命令が実行さ
れている１又は複数のサイクルにおいてのみ前記一方の
種類のレジスタが指定されるべくなしてあることを特徴
とするマイクロコンピュータ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5265785A JPS61211741A (ja) | 1985-03-15 | 1985-03-15 | マイクロコンピユ−タ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5265785A JPS61211741A (ja) | 1985-03-15 | 1985-03-15 | マイクロコンピユ−タ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61211741A true JPS61211741A (ja) | 1986-09-19 |
| JPH0412851B2 JPH0412851B2 (ja) | 1992-03-05 |
Family
ID=12920930
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5265785A Granted JPS61211741A (ja) | 1985-03-15 | 1985-03-15 | マイクロコンピユ−タ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61211741A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0447349A (ja) * | 1990-06-12 | 1992-02-17 | Toshiba Corp | データ記憶装置 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57191753A (en) * | 1981-05-22 | 1982-11-25 | Hitachi Ltd | Register controlling system |
| JPS595356A (ja) * | 1982-06-30 | 1984-01-12 | Fujitsu Ltd | 汎用レジスタ制御方式 |
-
1985
- 1985-03-15 JP JP5265785A patent/JPS61211741A/ja active Granted
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57191753A (en) * | 1981-05-22 | 1982-11-25 | Hitachi Ltd | Register controlling system |
| JPS595356A (ja) * | 1982-06-30 | 1984-01-12 | Fujitsu Ltd | 汎用レジスタ制御方式 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0447349A (ja) * | 1990-06-12 | 1992-02-17 | Toshiba Corp | データ記憶装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0412851B2 (ja) | 1992-03-05 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| EXPY | Cancellation because of completion of term |