KR950014554B1

KR950014554B1 - 데이터기억장치

Info

Publication number: KR950014554B1
Application number: KR1019910009501A
Authority: KR
Inventors: 가즈요시 요시다
Original assignee: 가부시키가이샤 도시바; 아오이 죠이치; 도시바 마이크로 일렉트로닉스 가부시키가이샤; 다케다이 마사다카
Priority date: 1990-06-12
Filing date: 1991-06-10
Publication date: 1995-12-05
Also published as: DE69127586T2; KR920001516A; JPH0447349A; EP0461631A3; EP0461631B1; US5355465A; DE69127586D1; EP0461631A2; JP3190032B2

Abstract

내용 없음.

Description

데이터기억장치

제1도는 본 발명의 한 실시예에 따른 구성의 회로도,

제2도는 제1도의 내부동작을 나타낸 타이밍챠트,

제3도는 종래의 데이터기억장치의 일례의 구성을 나타낸 회로도이다.

* 도면의 주요 부분에 대한 부호의 설명

11 : 어드레스버스 12 : 어드레스디코더부

13 : 데이터버스 14 : 억세스제어부

15,16 : AND게이트 17 : 인버터회로

Rn(n=1,2,3,…) : 레지스터

[산업상의 이용분야]

본 발명은 특히 단일칩 마이크로컴퓨터의 I/0(입출력)레지스터 등에 사용되는 데이터기억장치에 관한 것이다.

[종래의 기술 및 그 문제점]

종래, 일반적으로 단일칩 마이크로컴퓨터의 I/0레지스터는 각 레지스터에 어드레스가 할당되고, 이 어드레스의 지정에 의해 1개의 어드레스에 해당하는 l개의 레지스터만을 억세스할 수 있도록 되어 있었다.

제3도는 종래의 데이터기억장치, 예컨대 상기 I/O레지스터부분의 구성을 나타낸 회로도이다. 어드레스버스(11)를 매개해서 16비트의 어드레스신호가 어드레스디코더부(12)로 입력되어, 각 디코드출력신호(ADOn ; n=1,2,3,…)를얻는다. 그에따라, 지정하는어드레스(An ; n=1,2,3,…)에 대응하는1개의 레지스터(Rn ; n=1,2,3,…)에 격납되어 있는 8비트의 데이터를 R/W(독출/기록)제어신호(S)의 타이밍에 따라 데이터버스(13)를 매개로 전송한다.

여기서, I/0레지스터의 수를 증가시키고자 하면, 어드레스영역에 있어서 여러가지의 변경이 필요하다.

예컨대, I/O레지스터에 할당되어 있는 어드레스영역에 이어서 RAM이나 ROM의 어드레스영역이 있다. 이경우, RAM이나 ROM의 어드레스영역을 변경하여 레지스터영역을 확장한다. 또, RAM이나 ROM의 어드레스영역을 비월해서 여기저기의 어드레스영역에 레지스터영역을 새롭게 확보하는 수단을 취하지 않을 수없다.

전자의 방법에서는, 변경규모가 크고 사양의 대폭변경이 최종사용자에게 주는 인상을 나쁘게 한다. 또 후자의 방법에서는, 변겅규모가 작은 것이지만 I/0레지스터의 영역이 빠져버려 취급하기 어렵다.

이와 같이, 종래에서는 I/0레지스터의 어드레스영역이 한정되는 단일칩 마이크로컴퓨터 등에서는 1개의어드레스에 해당하는 1개의 레지스터만을 억세스할 수 있도록 되어 있으므로, I/0레지스터를 증가시킬 때새로운 어드레스를 설치하지 않으면 안된다고 하는 결점이 있었다.

[발명의 목적]

이에 본 발명은 상기와 같은 사정을 고려해서 이루어진 것으로, 한정된 어드레스영역으로 레지스터영역을확장하는 데이터기억장치를 제공하고자 함에 그 목적이 었다.

[발명의 구성]

상기한목적을 달성하기 위해 본 발명의 데이터기억장치는, 제1데이터 유지수단과, 상기 제1데이터유지수단을 억세스함으로써 이 억세스에 잇따른 소정의 사이클동안 억세스가능으로 되는 제2데이터유지수단, 상기 소정의 사이클동안 억세스가 금지되고 상기 제2데이터유지수단과 동일한 어드레스가 할당된 제3데이터유지수단 및, 상기 각 데이터유지수단에서의 억세스의 허가/금지를 제어하는 억세스제어수단으로 구성된다.

(작용)

상기와 같이 구성된 본 발명에서는, 제한된 어드레스영역을 유효하게 활용하기 위해, 예컨대 1개의 어드레스(A2)에 복수의 레지스터를 할당한다. 단, 그 복수의 레지스터는 할당된 어드레스(A2)만으로는 억세스되지 않고, 예컨대 1사이클전의 어드레스(Al)의 디코드신호와 논리곱이 취해져 선택되도록 한다. 이 때문에, 어드레스(Al)가 다양한 값을 취함으로써 어드레스(A2)가 같은 값이어도 선택되는 레지스터를 복수개할당할 수 있다.

[실시예]

이하, 도면을 참조해서 본 발명의 실시예를 상세히 설명한다.

제l도는 본 발명의 한 실시예에 따른 I/O레지스터의 구성을 나타낸 회로도로서, 상기 제3도와 동일한 8비트의 레지스터의 구성의 일부에 레지스터(Rl',R2',R3')를 추가해서 16비트로 확장한 예이다. 데이터버스가 8비트이기 때문에, 16비트화해도 2회로 분할해서 억세스하게 된다. 이 경우, 종래에서는 추가한 레지스터(Rl', R2', R3')에 대해 새롭게 어드레스를 할당하여 이것을 식별할 수 있도록 할 필요가 있었다.

그에 반해, 본 발명에서는 새로운 어드레스는 필요치 않다. 추가한 레지스터(Rl', R2', R3')에는 각각 어드레스(A2,A3,A4)를 할당하고, 다른 레지스터의 변경은 하지 않는다. 그 결과, 추가한 부분의 어드레스는각각 2중으로 할당되게 된다.

즉, 어드레스버스(11)를 매개해서 16비트의 어드레스신호가 어드레스디코더부(12)로 입력되어, 각 디코드출력신호(ADOn ; n=1,2,3,…)를 얻는다. 여기서, 2중으로 할당된 어드레스에 의해 지정되는 레지스터(Rl'과 R2, R2'와 R3, R3'와 R4)에서는 그 디코드출력신흐와 억세스제어부(14)로부터의 제어신호(AC1,AC2)의 논리곱 조건에 의해 선택된다.

억세스제어부(14)에서는, 어드레스(An ; n=1,2,3,…)를 지정하는 ADOn이 유효("H"레벨)로 되면, 그 다음의 사이클은 제어신흐(AC2)측이 유효("H"레벨)로 되도록 제어된다.

즉, AND게이트(15,16), 인버터회로(17)에 의해 제어신호(AC1)가 "H"레벨인 경우, AND게이트(15)는무시되고, 확장전의 레지스터군에 있어서 어드레스(An ; n=1,2,3,…)지정된 때 그 ADOn은 유효(H"FP벨)로 된다. 또, 이때 AND게이트(16)는 AC2가 "L"레벨로 되기 때문에, 무효∵L"레벨)로 된다. 어드레스가 절환되는 다음의 사이클에 있어서, ADO2, ADO3, ADO4중 어느 하나가 유효(H"례벨)로 되면, 제어신호(AC2)측이 AND게이트(16)를 매개해서 유효("H"레벨)로 되어 확장된 레지스터를 억세스하게 된다. 따라서, 이때만 제어신호(AC1)는 무효("L"레벨)로 되도록 제어된다.

이하, 제2도의 타이밍챠트를 참조해서 제1도의 16비트화된 각 레지스터를 독출할 때의 내부동작에 대해 설명한다.

어드레스 PC(program counter)는 도시하지 않은 CPU의 프로그램이 격납되어 있는 어드레스로서, 레지스터영역 외의 어드레스이다. 이 때문에, 어드레스 PC+m(m=0,1,2,3)의 다음의 사이클(21)에서는 항상신호(AC1)가 유효로 된다.

예컨대, 상기 사이클(21)에서 레지스터의 어드레스(A1∼A4)중 어느 하나가 인가되면, 그 어드레스에 대응해서 R1∼R4중 어느 하나가 억세스된다. 한편, 어드레스(A1∼A4)중 어느 하나가 인가된 다음의 사이클(22)에서는 항상 AC2가 유효로 된다. 따라서, 만일 상기 다음의 사이클(22)에서 어드레스(A2,A3,A4)중어느 하나가 인가되면, 그 어드레스에 대응해서 레지스터(Rl',R2',R3′)중 어느 하나가 억세스된다.

이상의 결과, 예컨대 레지스터(Rl)를 l6비트 레지스터로서(즉, Rl,Rl') 억세스할 때에는, 어드레스(A2)에 이어서 어드레스(A3)를 지정함으로써 실현할 수 있다. 또, 각 레지스터를 다 억세스하면 통상은 CPU가다음의 명령을 실행하기 때문에, 그 어드레스는 명령코드가 격납되어 있는 장소로 되어 I/0레지스터 이외의 것으로 된다.

즉, 레지스터가 억세스될 때의 최초의 상태에서는 항상 신호[AC1)가 유효로 되어 있다. 이와 같이, 추가한 레지스터를 16비트 레지스터로서 억세스할 때는 연속억세스로 행하고, 8비트 레지스터로서 추가전의 레지스터만을 억세스할 때는 1바이트씩 억세스하면 좋다.

상기 연속 억세스를 위한 명령은, 통상 8비트의 단일칩 마이콤에서 16비트의 레지스터를 갖춘 것에는 2중바이트(double byte) 명령을 가지고 있다. 따라서,16비트 레지스터로서 레지스터를 취급하는 경우에는 2중 바이트명령에 의해 억세스하고, 그렇지 않은 통상의 경우는 단일 바이트(single byte)명령(1바이트씩 억세스하는 명령)에 의해 억세스한다.

이러한 실시예에 의하면,1개의 어드레스에 복수개의 레지스터를 할당할 수 있기 때문에, 어드레스공간을 유효하게 이용할 수 있다. 즉, 어드레스영역에 제한이 있는 경우 레지스터 등을 추가할 때, 추가하기 전의 어드레스를 변경하지 않고 추가할 수 있다. 특히 레지스터를 확장하는 경우, 예컨대 8비트 마이크로컴퓨터에 있어서 8비트의 I/O레지스터를 16비트의 I/O레지스터로 확장하는 경우 등, 또한 명령으로서 그 확장된레지스터를 연속적으로 억세스할 수 있는 기능을 갖춘 경우는, 사용자에 따라서는 대단히 이해하기 쉬운 사양내용으로 된다.

또한, 상기 실시예에서는 I/0레지스터에 대해 설명했지만, 그 밖에 법용 레지스터나 각종 레지스터에 응용할 수 있다.

한편, 본원 청구범위의 각 구성요건에 병기한 도면참조부호는 본원 발명의 이해를 용이하게 하기 위한 것으로, 본원 발명의 기술적 범위를 도면에 도시한 실시예에 한정할 의도로 병기한 것은 아니다.

[발명의 효과]

이상 설명한 바와 같이 본 발명에 의하면,1개의 어드레스에 복수의 레지스터를 할당하여 레지스터영역을어드레스수 이상 설치하게 되므로, 한정된 어드레스영역으로 레지스터영역을 확장하는 데이터기억장치를 제공할 수 있게 된다.

Claims

데이터를 유지하기 위한 제1데이터유지수단(R2)과, 상기 제1데이터유지수단(R2)이 억세스되는 사이클에 이어지는 프리셋트 사이클에서 억세스 가능상태로 되고, 상기 억세스 가능상태에 이어지는 프리셋트사이클에서 억세스 금지상태로 되는 제2데이터유지수단(R2′), 상기 제2데이티유지수단(R2')과 동일한 어드레스가 할당되며, 상기 제2데이터유지수단(R2)이 억세스되는 프리셋트 사이클에서 억세스 금지상태로되고, 상기 억세스 금지상태에 이어지는 프리셋트 사이클에서 억세스 가능상태로 되는 제3데이터유지수단(R3) 및, 상기 제2 및 제3데이터유지수단에서의 억세스의 허가/금지를 제어하는 억세스제어수단(14,15,16,17)을 구비한 것을 특징으로 하는 데이터기억장치.
제1항에 있어서, 상기 제1데이터유지수단(R2)에는 제1어드레스(A2)가 할당되고, 상기 제2데이터유지수단(R2') 및 제3데이터유지수단(R3)에는 제1어드레스(A2)보다 하나 더 높은 제2어드레스(A3)가할당되어 있는 것을 특징으로 하는 데이터기억장치.
제1항에 있어서, 상기 제1, 제2 및 제3데이터유지수단은 단열칩 마이크로컴퓨터의 입출력레지스터로서 내장된 것을 특징으로 하는 데이터기억장치.
제1항에 있어서, 어드레스신호를 받아서 상기 제1∼제3데이터유지수단을 선택하는 디코더수단(12)을더 구비한 것을 특징으로 하는 데이터기억장치.
제4항에 있어서, 상기 억세스제어수단은, 상기 디코더수단(12)의 출력을 받는 억세스제어부(14)와, 상기 디코더수단(12)의 출력 및 상기 억세스제어부(14)의 출력에 따라 상기 제2 및 제3데이터유지수단중 1개를 선택하는 논리게이트수단(15,l6)을 포함하는 것을 특징으로 하는 데이터기억장치.
제5항에 있어서, 상기 논리게이트수단은, 하나의 입력단에서 상기 디코더수단(12)의 출력을 받고 다른 입력단에서 상기 억세스제어부(14)의 출력신호를 받아서 상기 제2데이터유지수단에 출력을 공급하는 제1AND게이트(16)와, 하나의 입력단에서 상기 디코더수단(12)의 출력을 받고 다른 입력단에서 상기 억세스제어부(14)의 출력신호의 반전신호를 받아서 상기 제3데이터유지수단에 출력을 공급하는 제2AND게이트(15)를 포함하는 것을 특징으로 하는 데이터기억장치.