KR970705085A - 캐시의 문맥이 무가치한 경우에 캐시가 판독되는 것을 방지하는 파이프라인형 마이크로프로세서(A Pipelined Microprocessor that Prevents the Cache From Being Read When the Contents of the Cache Are Invalid) - Google Patents

캐시의 문맥이 무가치한 경우에 캐시가 판독되는 것을 방지하는 파이프라인형 마이크로프로세서(A Pipelined Microprocessor that Prevents the Cache From Being Read When the Contents of the Cache Are Invalid) Download PDF

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Abstract

캐시(cache)가 판독되는경우에 캐시 메모리에 의해 소비되는 전력은 상기 캐시가 판독되는 것을 방지하도록 캐시 접근 회로를 이용함으로써 감소되는데, 이 경우에 상기 캐시내에 저장된 정보는 프로세서가 사용자에 의해 전력 증강 및 리세되는 경우와 같은 무가치하거나 또는 무효화 비트가 세팅된다.

Description

캐시의 문맥이 무가치한 경우에 캐시가 판독되는 것을 방지하는 파이프라인형 마이크로프로세서(A Pipelined Microprocessor that Prevents the Cache From Being Read When the Contents of the Cache Are Invalid)
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제1도는 종래의 파이프라인형 프로세서를 통해 명령의 흐름을 예시하는 블록 다이어그램.

Claims (19)

  1. 캐시 메모리의 접근을 제한하는 캐시 접근 회로에 있어서, 캐시 기록 신호가 단정되는 경우에 입력 주소에 의해 식별되는 캐시 주소에서 캐시에 의해 수신되는 정보를 저장하고, 캐시 판독 신호가 단정되는 경우에 입력 주소에 의해 식별되는 캐시 주소에 저장된 정보를 출력하는 복수개의 캐시 주소를 지니는 캐시(cache) ; 및 상기 캐시 기록 신호가 시스템 리셋에 뒤이어 단정된 후에만 입력 판독 신호가 단정되는 경우마다 상기 캐시 판독 신호를 단정하는 논리 회로를 포함하는 캐시 접근 회로.
  2. 제1항에 있어서, 상기 논닐 회로는 상기 입력 판독 신호 및 제어 신호에 응답하여 상기 캐시 판독 신호를 출력하는 제1 회로 ; 및 상기 캐시 기록 신호 및 시스템 리셋 신호에 응답하여 상기 제어 신호를 출력하는 제2 회로를 포함하는 캐시 접근 회로
  3. 제2항에 있어서, 상기 제1 회로는 AND 게이트를 포함하는 캐시 접근 회로.
  4. 제2항에 있어서, 상기 제2 회로는 플립플롭을 포함하는 캐시 접근 회로.
  5. 제4항에 있어서, 상기 플립플롭은 상기 캐시 기록 신호에 응답하여 세팅되고, 상기 시스템 리셋 신호에 응답하여 리세트되는 캐시 접근 회로.
  6. 제1항에 있어서, 일단 캐시내에 저장된 정보가 무효화된 경우, 상기 논리 회로는 상기 캐시 기록 신호가 단정된후에만 상기 입력 판독 신호가 단정되는 경우마다 상기 캐시 판독 신호를 단정하는 캐시 접근 회로.
  7. 제5항에 있어서, 상기 논리 회로는 상기 입력 판독 신호 및 제어 신호에 응답하여 상기 캐시 판독 신호를 출력하는 제1회로 ; 상기 캐시 기록 신호 및 중간 리셋 신호에 응답하여 상기 제어 신호를 출력하는 제2회로 ; 및 시스템 리셋 신호 및 캐시 무효 신호를 포함하는 복수개의 시스템 신호중 하나에 응답하여 상기 리셋 신호를 출력하는 제3회로를 포함하는 캐시 접근 회로.
  8. 제7항에 있어서, 상기 제1회로는 AND 게이트를 포함하는 캐시 접근 회로.
  9. 제7항에 있어서, 상기 제2회로는 플립플롭을 포함하는 캐시 접근 회로.
  10. 제9항에 있어서, 상기 플립플롭은 상기 캐시 기록 신호에 응답하여 세팅되고, 상기 중간 리셋 신호에 응답하여 리셋되는 캐시 접근 회로.
  11. 제7항에 있어서, 상기 제3회로는 OR 게이트를 포함하는 캐시 접근 회로.
  12. 제1항에 있어서, 상기 논리 회로는 상기 입력 판독 신호 및 제어 신호에 응답하여 상기 캐시 판독 신호를 출력하는 제1회로 ; 해당하는 복수개의 중간 캐시 기록 신호 시스템 리셋 신호에 응답하여 해당하는 복수개의 중간 제어 신호를 출력하는 복수개의 제2회로 ; 상기 입력 주소에 응답하여 상기 복수개의 중간 제어 신호중 하나를 선택함으로써 상기 제어 신호를 출력하는 실렉터 ; 및 상기 캐시 기록 신호 및 상기 입력 주소에 응답하여 상기 복수개의 중간 캐시 기록 신호중 하나를 출력하는 멀티 플렉서를 포함하는 캐시 접근 회로.
  13. 제12항에 있어서, 상기 제1회로는 AND 게이트를 포함하는 캐시 접근 회로.
  14. 제13항에 있어서, 상기 제2회로중 적어도 하나는 플립플롭을 포함하는 캐시 접근 회로.
  15. 복수개의 캐시 주소를 지니는 캐시 메모리의 접근을 제한하는 방법에 있어서, 캐시 판독 신호가 단정되는 경우 입력 주소에 의해 식별되는 캐시 주소에 저장된 정보를 출력하는 단게 ; 및 캐시 기록 신호가 시스템 리셋에 뒤이어 단정된 후에만 입력 판독 신호가 단정되는 경우마다 상기 캐시 판독 신호를 단정하는 단계를 포함하는 캐시 메모리로의 접근 제한 방법.
  16. 제11항에 있어서, 상기 캐시 기록 신호가 상기 캐시 메모리내에 저장된 정보의 무효화에 뒤이어 단정된 후에 상기 입력 판독 신호가 단정되는 경우마다 상기 캐시 판독 신호를 단정하는 단계를 부가적으로 포함하는 캐시 메모리로의 접근 제한 방법.
  17. 복수개의 캐시 주소를 지니는 캐시 메모리로의 접근을 제한 하는 방법에 있어서, 캐시 판독 신호가 단정되는 경우에 입력 주소에 의해 식별되는 캐시 주소에 저장된 정보를 출력하는 단계 ; 및 상기 캐시 주소를 포함하는 캐시 주소의 범위와 일치하는 캐시 기록 신호가 시스템 리셋 또는 캐시 무효화에 뒤이어 단정된 후에만 입력 판독 신호가 단정되는 경우마다 상기 캐시 판독 신호를 단정 하는 단계를 포함하는 캐시 메모리로의 접근 제한 방법.
  18. 제17항에 있어서, 상기 캐시 주소의 범위는 하나의 주소인 캐시 메모리로의 접근 제한 방법.
  19. 캐시 메모리로의 접근을 제한하는 캐시 접근 회로에 있어서, 캐시 기록 신호가 단정되는 경우에 입력 주소에 의해 식별되는 캐시 주소에서 캐시에 의해 수신되는 정보를 저장하며, 캐시 판독 신호가 단정되는 경우에 상기 입력 주소에 의해 식별되는 캐시 주소에 저장된 정보를 출력하는 복수개의 캐시 주소를 지니는 캐시 ; 및 상기 캐시 기록 신호가 캐시 무효화에 뒤이어 단정된 후에만 입력 판독 신호가 단정되는 경우 마다 상기 캐시 판독 신호를 단정하는 논리 회로를 포함하는 캐시 접근 회로
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임
KR1019970700500A 1995-05-25 1996-05-09 캐시의내용이무효인경우캐시가판독되는것을방지하는파이프라인형마이크로프로세서 KR100367139B1 (ko)

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US08/452,659 US5659712A (en) 1995-05-26 1995-05-26 Pipelined microprocessor that prevents the cache from being read when the contents of the cache are invalid
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