KR950012226A - 정보 처리 시스템 및 그 동작 방법 - Google Patents

정보 처리 시스템 및 그 동작 방법 Download PDF

Info

Publication number
KR950012226A
KR950012226A KR1019940024922A KR19940024922A KR950012226A KR 950012226 A KR950012226 A KR 950012226A KR 1019940024922 A KR1019940024922 A KR 1019940024922A KR 19940024922 A KR19940024922 A KR 19940024922A KR 950012226 A KR950012226 A KR 950012226A
Authority
KR
South Korea
Prior art keywords
information
memory
instruction
processing system
storing
Prior art date
Application number
KR1019940024922A
Other languages
English (en)
Other versions
KR0128272B1 (ko
Inventor
알란 칼리 제임스
Original Assignee
윌리엄 티. 엘리스
인터내셔널 비지네스 머신즈 코포레이션
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 윌리엄 티. 엘리스, 인터내셔널 비지네스 머신즈 코포레이션 filed Critical 윌리엄 티. 엘리스
Publication of KR950012226A publication Critical patent/KR950012226A/ko
Application granted granted Critical
Publication of KR0128272B1 publication Critical patent/KR0128272B1/ko

Links

Classifications

    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F12/00—Accessing, addressing or allocating within memory systems or architectures
    • G06F12/02—Addressing or allocation; Relocation
    • G06F12/08—Addressing or allocation; Relocation in hierarchically structured memory systems, e.g. virtual memory systems
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F9/00—Arrangements for program control, e.g. control units
    • G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
    • G06F9/30—Arrangements for executing machine instructions, e.g. instruction decode
    • G06F9/30003—Arrangements for executing specific machine instructions
    • G06F9/3004—Arrangements for executing specific machine instructions to perform operations on memory
    • G06F9/30043—LOAD or STORE instructions; Clear instruction
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F12/00—Accessing, addressing or allocating within memory systems or architectures
    • G06F12/02—Addressing or allocation; Relocation
    • G06F12/08—Addressing or allocation; Relocation in hierarchically structured memory systems, e.g. virtual memory systems
    • G06F12/0802—Addressing of a memory level in which the access to the desired data or data block requires associative addressing means, e.g. caches
    • G06F12/0806—Multiuser, multiprocessor or multiprocessing cache systems
    • G06F12/0811—Multiuser, multiprocessor or multiprocessing cache systems with multilevel cache hierarchies
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F12/00—Accessing, addressing or allocating within memory systems or architectures
    • G06F12/02—Addressing or allocation; Relocation
    • G06F12/08—Addressing or allocation; Relocation in hierarchically structured memory systems, e.g. virtual memory systems
    • G06F12/0802—Addressing of a memory level in which the access to the desired data or data block requires associative addressing means, e.g. caches
    • G06F12/0862—Addressing of a memory level in which the access to the desired data or data block requires associative addressing means, e.g. caches with prefetch
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F9/00—Arrangements for program control, e.g. control units
    • G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
    • G06F9/30—Arrangements for executing machine instructions, e.g. instruction decode
    • G06F9/38—Concurrent instruction execution, e.g. pipeline, look ahead
    • G06F9/3824—Operand accessing
    • G06F9/383—Operand prefetching
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F9/00—Arrangements for program control, e.g. control units
    • G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
    • G06F9/30—Arrangements for executing machine instructions, e.g. instruction decode
    • G06F9/38—Concurrent instruction execution, e.g. pipeline, look ahead
    • G06F9/3824—Operand accessing
    • G06F9/3834—Maintaining memory consistency
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F2212/00—Indexing scheme relating to accessing, addressing or allocation within memory systems or architectures
    • G06F2212/60—Details of cache memory
    • G06F2212/6022—Using a prefetch buffer or dedicated prefetch cache
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F2212/00—Indexing scheme relating to accessing, addressing or allocation within memory systems or architectures
    • G06F2212/60—Details of cache memory
    • G06F2212/6028—Prefetching based on hints or prefetch instructions

Abstract

본 발명은 정보처리 시스템 및 동작 방법의 제공에 관한 것이다. 제1 인스트럭션에 응답하여, 보조 메모리는 시스템 메모리로부터 제1 정보를 저장한다. 제2 인스트럭션에 응답하여, 제1 정보가 제2 정보를 포함하면 캐시 메모리는 보조 메모리로부터 제2 정보를 저장하고, 그렇지 않으면 시스템 메모리로부터 제2 정보를 포함한다.

Description

정보 처리 시스템 및 동작 방법
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제1도는 바람직한 실시예에 따른 정보처리 시스템의 블럭도.

Claims (32)

  1. 정부(information)를 저장하기 위한 시스템 메모리(a system memory)와; 프리페치 인스트럭션(a prefetch instruction)에 응답하여 시스템 메모리로부터 제1 정보를 저장하기 위해 상기 시스템 메모리에 결합된 프리페치 메모리(a prefetch memory)와; 메모리 인스트럭션(memory instruction)에 응답하여 제2정보를 저장하기 위해 상기 프리페치 및 시스템 메모리에 결합된 캐시 메모리(cache memory)로서, 상기 제2 정보는 상기 제1 정보가 상기 제2 정보를 포함하면 상기 프리페치 메모리로부터 제공되며, 상기 제1 정보가 상기 제2 정보를 포함하지 않으면 상기 프리페치 메모리에 부가됨이 없이 상기 시스템 메모리로 부터 제공되는 상기 캐시 메모리를 포함하는 정보처리시스템(an information processing system).
  2. 제1항에 있어서, 상기 캐시 메모리는 블럭화 캐시 메모리(a blocking cache memory)인 정보처리시스템.
  3. 제1항에 있어서, 상기 인스트럭션들을 처리하기 위해 상기 메모리들에 결함된 프로세서(a processor)를 더 포함하는 정보처리 시스템.
  4. 제3항에 있어서, 상기 캐시 메모리는 상기 프로세서와 일체를 이루는 정보처리 시스템.
  5. 제3항에 있어서, 상기 프리페치 메모리는 상기 프로세서와 일체를 이루는 정보처리 시스템.
  6. 제1항에 있어서, 상기 프리페치 메모리는 상기 캐시 메모리보다 용량이 적은 정보처리 시스템.
  7. 제1항에 있어서, 상기 프리페치 인스트럭션은 상기 시스템 메모리보다 용량이 적은 정보처리 시스템.
  8. 정보를 저장하기 위한 시스템 메모리와; 제1 인스트럭션에 응답하여 상기 시스템 메모리로부터 제1 정보를 저장하기 위해 상기 시스템 메모리에 결합된 보조 메모리(supplemental memory)와; 제2 인스트럭션에 응답하여 제2 정보를 저장하기 위해 상기 보조 및 시스템 메모리에 결합된 캐시 메모리로서, 상기 제2 정보는 상기 제1 정보가 상기 제2 정보를 포함하면 상기 보조 메모리로부터 제공되며, 상기 제1 정보가 상기 제2 정보를 포함하지 않으면 상기 시스템 메모리로부터 제공되는 상기 캐시 메모리를 포함하는 정보처리 시스템.
  9. 제8항에 있어서, 상기 시스템 메모리로부터의 상기 제2 정보는 상기 보조 메모리에 상기 제2 정보를 부가함이 없이 상기 캐시 메모리에 저장되는 정보처리 시스템.
  10. 제8항에 있어서, 상기 보조 메모리는 프리페치 메모리인 정보처리 시스템.
  11. 제8항에 있어서, 상기 제1 인스트럭션은 프리페치 인스트럭션인 정보처리 시스템.
  12. 제8항에 있어서, 상기 보조 메모리에 결합되어 상기 보조 메모리내에서 상기 제1 정보의 일관성(coherency) 유지하는 수단을 더 포함하는 정보처리 시스템.
  13. 제8항에 있어서, 상기 캐시 메모리는 블럭화 캐시 메모리(blocking cache memory)인 정보처리 시스템.
  14. 제8항에 있어서, 상기 메모리들에 결합되어 상기 인스트럭션들을 처리하는 프로세서를 더 포함하는 정보처리 시스템.
  15. 제14항에 있어서, 상기 캐시 메모리는 상기 프로세서와 일체를 이루는 정보처리 시스템.
  16. 제14항에 있어서, 상기 보조 메모리는 상기 프로세서와 일체를 이루는 정보처리 시스템.
  17. 제14항에 있어서, 상기 프로세서는 상기 제1 인스트럭션을 나타내기 위해 상기 제1 인스트럭션에 응답하여 상기 보조메모리로 신호를 출력하는 정보처리 시스템.
  18. 제17항에 있어서, 상기 보조 메모리는 상기 신호에 응답하여 상기 제1 정보를 저장하는 정보처리 시스템.
  19. 제8항에 있어서, 상기 보조 메모리는 상기 캐시 메모리 보다 용량이 적은 정보처리 시스템.
  20. 제8항에 있어서, 상기 보조 메모리는 상기 시스템 메모리 보다 용량이 적은 정보처리 시스템.
  21. 제8항에 있어서, 상기 보조 메모리는 제1 인스트럭션 형태를 갖는 상기 제1 인스트럭션에 응답하여 상기 제1 정보를 저장하는 정보처리 시스템.
  22. 제21항에 있어서, 상기 캐시 메모리는 상기 제2 인스트럭션 형태를 갖는 상기 제2 인스트럭션에 응답하여 상기 제2 정보를 저장하는 정보처리 시스템.
  23. 제1인스트럭션에 응답하여, 시스템 메모리로부터 제1 정보를 보조 메모리에 저장하는 단계와; 제2 인스트럭션에 응답하여, 상기 제1 정보가 상기 제2 정보를 포함하면 상기 보조 메모리로부터의 제2 정보를 캐시 메모리에 저장하고 그렇지 않으면 상기 시스템 메모리로부터의 제2 정보를 캐시 메모리에 저장하는 단계를 포함하는 정보처리 시스템을 동작시키는 방법.
  24. 제23항에 있어서, 상기 제2 정보를 저장하는 상기 단계는 상기 보조 메모리에 상기 제2 정보를 부가함이 없이 상기 시스템 메모리로부터 상기 제2 정보를 상기 캐시 메모리에 저장하는 단계를 더 포함하는 정보처리 시스템 동작방법.
  25. 제23항에 있어서, 상기 보조 메모리에 상기 제1 정보를 저장하는 상기 단계는 프리페치 메모리에 상기 제1 정보를 저장하는 단계를 포함하는 정보처리 시스템 동작방법.
  26. 제23항에 있어서, 상기 제1 인스트럭션에 응답하여 상기 제1 정보를 저장하는 상기 단계는 프리페치 인스트럭션에 응답하여 상기 제1 정보를 저장하는 단계를 포함하는 정보처리 시스템 동작방법.
  27. 제23항에 있어서, 상기 보조 메모리내에서 상기 제1 정보의 일관성 유지 단계를 더 포함하는 정보처리 시스템 동작방법.
  28. 제23항에 있어서, 상기 캐시 메모리에 상기 제2 정보를 저장하는 상기 단계는 블럭화 캐시 메모리에 상기 제2 정보를 저장하는 단계를 포함하는 정보처리 시스템 동작방법.
  29. 제23항에 있어서, 상기 제1 인스트럭션에 응답하여 상기 보조 메모리에 상기 제1 인스트럭션을 나타내는 신호를 출력하는 단계를 더 포함하는 정보처리 시스템 동작방법.
  30. 제29항에 있어서, 상기 제1 인스트럭션에 응답하여 상기 제1 정보를 저장하는 상기 단계는 상기 신호에 응답하여 상기 제1 정보를 저장하는 단계를 포함하는 정보처리 시스템 동작방법.
  31. 제23항에 있어서, 상기 제1 정보 저장의 상기 단계는 제1 인스트럭션에 형태를 갖는 상기 제1 인스트럭션에 응답하여 상기 제1 정보를 저장하는 단계를 포함하는 정보처리 시스템 동작방법.
  32. 제31항에 있어서, 상기 제2 정보 저장의 상기 단계는 제2 인스트럭션 형태를 갖는 상기 제2 인스트럭션에 응답하여 상기 제2 정보를 저장하는 단계를 포함하는 정보처리 시스템 동작방법.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
KR1019940024922A 1993-10-01 1994-09-30 보조 메모리를 포함하는 정보 처리 시스템 및 그 동작 방법 KR0128272B1 (ko)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
US13060493A 1993-10-01 1993-10-01
US08/130.604 1993-10-01
US08/130,604 1993-10-01

Publications (2)

Publication Number Publication Date
KR950012226A true KR950012226A (ko) 1995-05-16
KR0128272B1 KR0128272B1 (ko) 1998-04-15

Family

ID=22445466

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019940024922A KR0128272B1 (ko) 1993-10-01 1994-09-30 보조 메모리를 포함하는 정보 처리 시스템 및 그 동작 방법

Country Status (11)

Country Link
US (1) US5802562A (ko)
EP (1) EP0646870B1 (ko)
JP (1) JP2702414B2 (ko)
KR (1) KR0128272B1 (ko)
CN (1) CN1086036C (ko)
AT (1) ATE220810T1 (ko)
BR (1) BR9403859A (ko)
CA (1) CA2126120C (ko)
DE (1) DE69430973T2 (ko)
ES (1) ES2176225T3 (ko)
TW (1) TW228580B (ko)

Families Citing this family (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6138212A (en) * 1997-06-25 2000-10-24 Sun Microsystems, Inc. Apparatus and method for generating a stride used to derive a prefetch address
US6317810B1 (en) * 1997-06-25 2001-11-13 Sun Microsystems, Inc. Microprocessor having a prefetch cache
US6098154A (en) * 1997-06-25 2000-08-01 Sun Microsystems, Inc. Apparatus and method for generating a stride used to derive a prefetch address
US6134633A (en) * 1997-10-31 2000-10-17 U.S. Philips Corporation Prefetch management in cache memory
US6078992A (en) * 1997-12-05 2000-06-20 Intel Corporation Dirty line cache
US6549984B1 (en) * 1997-12-17 2003-04-15 Intel Corporation Multi-bus access cache
US6848028B1 (en) * 2000-01-05 2005-01-25 Sun Microsystems, Inc. Microprocessor having a page prefetch cache for database applications
JP4826973B2 (ja) * 2009-09-30 2011-11-30 エヌイーシーコンピュータテクノ株式会社 情報処理装置及び情報処理装置のデータキャッシング方法並びにマルチプロセッサシステム

Family Cites Families (25)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS53134335A (en) * 1977-04-28 1978-11-22 Fujitsu Ltd Memory control system
US4189770A (en) * 1978-03-16 1980-02-19 International Business Machines Corporation Cache bypass control for operand fetches
US4268907A (en) * 1979-01-22 1981-05-19 Honeywell Information Systems Inc. Cache unit bypass apparatus
US4363095A (en) * 1980-12-31 1982-12-07 Honeywell Information Systems Inc. Hit/miss logic for a cache memory
US4378591A (en) * 1980-12-31 1983-03-29 Honeywell Information Systems Inc. Memory management unit for developing multiple physical addresses in parallel for use in a cache memory
JPS60500187A (ja) * 1982-12-30 1985-02-07 インタ−ナシヨナル・ビジネス・マシ−ンズ・コ−ポレ−シヨン データ処理システム
US4853846A (en) * 1986-07-29 1989-08-01 Intel Corporation Bus expander with logic for virtualizing single cache control into dual channels with separate directories and prefetch for different processors
JPH0291744A (ja) * 1988-09-29 1990-03-30 Toshiba Corp キャッシュメモリシステム
US5201041A (en) * 1988-12-29 1993-04-06 International Business Machines Corporation Cache bypass apparatus
US5123095A (en) * 1989-01-17 1992-06-16 Ergo Computing, Inc. Integrated scalar and vector processors with vector addressing by the scalar processor
EP0378864B1 (en) * 1989-01-18 1993-05-19 New Holland Belgium N.V. Filter assembly for use in a hydraulic circuit
US5119485A (en) * 1989-05-15 1992-06-02 Motorola, Inc. Method for data bus snooping in a data processing system by selective concurrent read and invalidate cache operation
JPH03100745A (ja) * 1989-09-13 1991-04-25 Nec Corp キャッシュ装置
DE69132201T2 (de) * 1990-03-27 2000-12-28 Compaq Computer Corp Speicher-Anordnung und Verfahren mit Vorausholungspuffer
US5317718A (en) * 1990-03-27 1994-05-31 Digital Equipment Corporation Data processing system and method with prefetch buffers
US5420994A (en) * 1990-08-06 1995-05-30 Ncr Corp. Method for reading a multiple byte data element in a memory system with at least one cache and a main memory
US5530941A (en) * 1990-08-06 1996-06-25 Ncr Corporation System and method for prefetching data from a main computer memory into a cache memory
US5454093A (en) * 1991-02-25 1995-09-26 International Business Machines Corporation Buffer bypass for quick data access
GB2256512B (en) * 1991-06-04 1995-03-15 Intel Corp Second level cache controller unit and system
JPH04369061A (ja) * 1991-06-17 1992-12-21 Mitsubishi Electric Corp キャッシュメモリの制御方式
JP2881049B2 (ja) * 1991-07-30 1999-04-12 株式会社日立製作所 プリフェッチバッファ
JPH06103169A (ja) * 1992-09-18 1994-04-15 Nec Corp 中央演算処理装置のリードデータプリフェッチ機構
JPH06222990A (ja) * 1992-10-16 1994-08-12 Fujitsu Ltd データ処理装置
US5566324A (en) * 1992-12-24 1996-10-15 Ncr Corporation Computer apparatus including a main memory prefetch cache and method of operation thereof
EP0612013A1 (en) * 1993-01-21 1994-08-24 Advanced Micro Devices, Inc. Combination prefetch buffer and instruction cache cross references to related applications

Also Published As

Publication number Publication date
US5802562A (en) 1998-09-01
TW228580B (en) 1994-08-21
CA2126120C (en) 1999-06-22
DE69430973D1 (de) 2002-08-22
CA2126120A1 (en) 1995-04-02
EP0646870B1 (en) 2002-07-17
CN1122027A (zh) 1996-05-08
KR0128272B1 (ko) 1998-04-15
BR9403859A (pt) 1995-06-20
JPH07121443A (ja) 1995-05-12
ATE220810T1 (de) 2002-08-15
JP2702414B2 (ja) 1998-01-21
EP0646870A1 (en) 1995-04-05
CN1086036C (zh) 2002-06-05
ES2176225T3 (es) 2002-12-01
DE69430973T2 (de) 2003-02-13

Similar Documents

Publication Publication Date Title
KR960032172A (ko) 컴퓨터 시스템
KR910003496A (ko) 캐시 미스의 강제발생에 의한 다중 레벨 캐시 시스템의 성능 증가방법
KR920001322A (ko) 감소된 명령 세트 프로세서의 성능 개선 방법 및 그 프로세서 시스템
KR860002049A (ko) 캐쉬 메모리 제어회로
KR860006743A (ko) 데이타 처리 시스템
KR870004366A (ko) 데이터 처리 시스템
KR890017609A (ko) 멀티프로세서 데이타 처리시스템 및 그것에 사용되는 캐시장치
KR890007162A (ko) 데이타 처리장치
KR860007589A (ko) 데이터 처리장치
KR900000787A (ko) 화상처리장치
KR920004964A (ko) 2개의 명령을 동시에 실행할 수 있는 데이타 프로세서
KR920022104A (ko) 전자 장치
KR920003181A (ko) Dma 기능을 갖춘 정보처리 장치
KR910017286A (ko) 캐쉬 및 프리페치 버퍼를 갖는 데이타 처리 시스템 및 방법
KR950012226A (ko) 정보 처리 시스템 및 그 동작 방법
KR900016865A (ko) 파이프라인방식의 분기명령제어장치
KR920000032A (ko) 캐시 메모리를 구비한 프로세서
KR910020559A (ko) 마이크로프로세서의 온 칩 캐시에 내재하는 메모리 저장장소를 선택적으로 로킹하는 장치 및 그 방법
KR920010445A (ko) 캐시 콘트롤러
KR900003741A (ko) 포인터레지스터를 구비한 마이크로프로세서
KR970705086A (ko) 같은 클락 사이클 동안에 캐쉬 메모리와 외부 메모리 제어기로 메모리 요청을 하는 파이프라인 마이크로프로세서(A Pipelined Microprocessor that Makes Memory Requests to a Cache Memory and an external Memory Controller During the Same Clock Cycle)
KR970705085A (ko) 캐시의 문맥이 무가치한 경우에 캐시가 판독되는 것을 방지하는 파이프라인형 마이크로프로세서(A Pipelined Microprocessor that Prevents the Cache From Being Read When the Contents of the Cache Are Invalid)
KR930004861A (ko) 정보처리 시스템
CA1317384C (en) Buffer control circuit for data processor
KR920015203A (ko) 캐쉬메모리(cash memory) 제어방법

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20050915

Year of fee payment: 9

LAPS Lapse due to unpaid annual fee