JPH03100745A - キャッシュ装置 - Google Patents
キャッシュ装置Info
- Publication number
- JPH03100745A JPH03100745A JP1238046A JP23804689A JPH03100745A JP H03100745 A JPH03100745 A JP H03100745A JP 1238046 A JP1238046 A JP 1238046A JP 23804689 A JP23804689 A JP 23804689A JP H03100745 A JPH03100745 A JP H03100745A
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- JP
- Japan
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- data
- cache
- cache memory
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- Pending
Links
- 230000004044 response Effects 0.000 claims description 5
- 230000002542 deteriorative effect Effects 0.000 abstract 1
- 230000003111 delayed effect Effects 0.000 description 2
- 238000010586 diagram Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 230000007423 decrease Effects 0.000 description 1
- 230000006866 deterioration Effects 0.000 description 1
- 230000002401 inhibitory effect Effects 0.000 description 1
- 238000000034 method Methods 0.000 description 1
Landscapes
- Memory System Of A Hierarchy Structure (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
技術分野
本発明はキャッシュメモリ装置に関し、特にデータ先取
り時のキャッシュ制御方式に関するものである。
り時のキャッシュ制御方式に関するものである。
従来技術
従来のキャッシュ装置では、データ先取り時に、キャッ
シュメモリ上に必要とするデータが存在しない場合、ブ
ロックロード動作により主記憶から必要なデータを含む
ブロックデータを読出して、キャッシュメモリ上に格納
するようになっている。
シュメモリ上に必要とするデータが存在しない場合、ブ
ロックロード動作により主記憶から必要なデータを含む
ブロックデータを読出して、キャッシュメモリ上に格納
するようになっている。
この様な従来のキャッシュ装置では、データ先取り時に
キャッシュメモリの更新を行っているので、先取りした
データが分岐予測失敗等の原因によって実際に使用され
ない場合には、使用しないブロックデータによってキャ
ッシュメモリの更新が行われてしまい、キャッシュメモ
リの性能の低下を招来するという欠点を有している。
キャッシュメモリの更新を行っているので、先取りした
データが分岐予測失敗等の原因によって実際に使用され
ない場合には、使用しないブロックデータによってキャ
ッシュメモリの更新が行われてしまい、キャッシュメモ
リの性能の低下を招来するという欠点を有している。
発明の目的
そこで、本発明はかかる従来のものの欠点を除去すべく
なされたものであって、その目的とするところは、先取
りデータが実際に使用されるまで待って初めてキャッシ
ュメモリの更新処理をなすように制御して、キャッシュ
メモリの性能低下を防止する様にしたキャッシュメモリ
装置を提供することにある。
なされたものであって、その目的とするところは、先取
りデータが実際に使用されるまで待って初めてキャッシ
ュメモリの更新処理をなすように制御して、キャッシュ
メモリの性能低下を防止する様にしたキャッシュメモリ
装置を提供することにある。
発明の構成
本発明によるキャッシュメモリ装置は、キャッシュメモ
リと、前記キャッシュメモリに対するデータ先取り時に
おけるキャッシュミスヒツトの発生に応答して、ブロッ
クロード情報であるブロックロードアドレスとブロック
ロードデータとを格納するブロックロード情報格納手段
と、データ先取り時におけるキャッシュミスヒツトの発
生に応答して、先取りデータ及びこの先取りデータがブ
ロックロードによるものであることを表示する表示デー
タとを登録する先取りデータ登録手段と、前記先取りデ
ータ登録手段からの先取りデータが実際に使用される時
に、この先取りデータに対応する前記表示データが前記
ブロックロードによるものであることを示している場合
に、前記キャッシュメモリのブロックデータの更新を前
記ブロックロード情報格納手段の内容に従って行うキャ
ッシュメモリ更新制御手段とを含むことを特徴とする。
リと、前記キャッシュメモリに対するデータ先取り時に
おけるキャッシュミスヒツトの発生に応答して、ブロッ
クロード情報であるブロックロードアドレスとブロック
ロードデータとを格納するブロックロード情報格納手段
と、データ先取り時におけるキャッシュミスヒツトの発
生に応答して、先取りデータ及びこの先取りデータがブ
ロックロードによるものであることを表示する表示デー
タとを登録する先取りデータ登録手段と、前記先取りデ
ータ登録手段からの先取りデータが実際に使用される時
に、この先取りデータに対応する前記表示データが前記
ブロックロードによるものであることを示している場合
に、前記キャッシュメモリのブロックデータの更新を前
記ブロックロード情報格納手段の内容に従って行うキャ
ッシュメモリ更新制御手段とを含むことを特徴とする。
実施例
次に、本発明の実施例について図面を参照して説明する
。
。
図は本発明の一実施例のブロック図である。ブロックロ
ードアドレスレジスタ１にはブロックロードアドレス１
０が格納され、キャッシュメモリ３のキャッシュ更新ア
ドレス１１として使用される。ブロックロードデータバ
ッファ２にはブロックロードデータ（主記憶読出しデー
タ）２０が格納され、キャッシュメモリ３のキャッシュ
更新データ２１として使用される。
ードアドレスレジスタ１にはブロックロードアドレス１
０が格納され、キャッシュメモリ３のキャッシュ更新ア
ドレス１１として使用される。ブロックロードデータバ
ッファ２にはブロックロードデータ（主記憶読出しデー
タ）２０が格納され、キャッシュメモリ３のキャッシュ
更新データ２１として使用される。
キャッシュメモリ３はキャッシュ読出制御部（図示せず
）及びキャッシュ更新制御部７により制御され、キャッ
シュ続出制御部においてキャツシュヒツトが検出された
場合には、キャッシュ読出データ２２を先取りデータ選
択回路８に送出する。キャツシュヒツトでない場合（ミ
スヒツトの場合）は、キャッシュ読出制御部は主記憶装
置（図示せず）にブロックデータ続出し要求を行い、ブ
ロックロード表示信号３０を先取りデータバッファ４の
ブロックロード表示フィールド４２と先取りデータ選択
回路８へ送出する。また、キャツシュメモリ３ヘキヤツ
シユ更新指示信号３２が入力された場合は、キャッシュ
更新アドレス１１及びデータ２１によりキャッシュメモ
リ３を更新する。
）及びキャッシュ更新制御部７により制御され、キャッ
シュ続出制御部においてキャツシュヒツトが検出された
場合には、キャッシュ読出データ２２を先取りデータ選
択回路８に送出する。キャツシュヒツトでない場合（ミ
スヒツトの場合）は、キャッシュ読出制御部は主記憶装
置（図示せず）にブロックデータ続出し要求を行い、ブ
ロックロード表示信号３０を先取りデータバッファ４の
ブロックロード表示フィールド４２と先取りデータ選択
回路８へ送出する。また、キャツシュメモリ３ヘキヤツ
シユ更新指示信号３２が入力された場合は、キャッシュ
更新アドレス１１及びデータ２１によりキャッシュメモ
リ３を更新する。
主記憶装置からのブロックロードデータ２０はブロック
ロードデータバッファ２へ格納され、また先取りデータ
選択回路８を経由して先取りデータ２３として先取リデ
ータバッファ４の先取りデータフイールド４１ヘブロツ
クロード表示信号３０と共に格納される。先取リデータ
バッファ４は、先取り制御部（図示せず）により制御さ
れ、先取リゾ−タフイールド４１への先取りデータ２３
の格納及びデータ使用時に実行データ２４とブロックロ
ードデータ使用表示信号３１との読出しを、先取りデー
タフィールド４１とブロックロード表示フィールド４２
とから行う。
ロードデータバッファ２へ格納され、また先取りデータ
選択回路８を経由して先取りデータ２３として先取リデ
ータバッファ４の先取りデータフイールド４１ヘブロツ
クロード表示信号３０と共に格納される。先取リデータ
バッファ４は、先取り制御部（図示せず）により制御さ
れ、先取リゾ−タフイールド４１への先取りデータ２３
の格納及びデータ使用時に実行データ２４とブロックロ
ードデータ使用表示信号３１との読出しを、先取りデー
タフィールド４１とブロックロード表示フィールド４２
とから行う。
キャッシュ更新制御部７はブロックロードデータ使用表
示信号３１によりブロックロードデータバッファ２に格
納されたデータ（の１部）が実行データ２４として使用
されることを検出すると、キャッシュ更新指示信号３２
をキャッシュメモリ３へ送出する。
示信号３１によりブロックロードデータバッファ２に格
納されたデータ（の１部）が実行データ２４として使用
されることを検出すると、キャッシュ更新指示信号３２
をキャッシュメモリ３へ送出する。
先取りデータ選択回路８はブロックロード表示信号３０
により制御され、ブロックロード時はブロックロードデ
ータ２０を選択し、ブロックロードでない時はキャッシ
ュ続出データを選択する。
により制御され、ブロックロード時はブロックロードデ
ータ２０を選択し、ブロックロードでない時はキャッシ
ュ続出データを選択する。
以上のような構成により、先取り時にミスヒツトとなっ
た場合、主記憶装置にブロックデータ読出し要求が行わ
れ、ブロックロードアドレス１゜とブロックロードデー
タ２０とがブロックロードアドレスレジスタ１とプロッ
クロードデータバッファ２とへ夫々格納される。しかし
ながら、この′ときキャッシュメモリ３の更新は行われ
ず、それと同時に、先取りデータバッファ４の先取りデ
ータフィールド４１へ先取りデータ２３の格納が行われ
、またブロックロード表示フィールド４２ヘブロツクロ
ード表示信号３０の格納が行われる。
た場合、主記憶装置にブロックデータ読出し要求が行わ
れ、ブロックロードアドレス１゜とブロックロードデー
タ２０とがブロックロードアドレスレジスタ１とプロッ
クロードデータバッファ２とへ夫々格納される。しかし
ながら、この′ときキャッシュメモリ３の更新は行われ
ず、それと同時に、先取りデータバッファ４の先取りデ
ータフィールド４１へ先取りデータ２３の格納が行われ
、またブロックロード表示フィールド４２ヘブロツクロ
ード表示信号３０の格納が行われる。
データ使用時に先取りデータフィールド５から実行デー
タ２４が読出された場合、その実行データ２４がブロッ
クロードにより先取りされたデータであれば、ブロック
ロード表示フィールド４２から同時に読出されるブロッ
クロードデータ使用表示信号３１によりその旨の表示が
行われる。よって、この表示に応答してキャッシュ更新
制御部７によりキャツシュメモリ３ヘキヤツシユ更新指
示信号３２が出力され、先取り時にブロックロードアド
レスレジスタ１とブロックロードデータバッファ２とに
夫々保持されていたブロックロード情報が、キャッシュ
更新アドレス１１、キャッシュ更新データ２１として読
出され、キャッシュメモリ３の更新が行われる。
タ２４が読出された場合、その実行データ２４がブロッ
クロードにより先取りされたデータであれば、ブロック
ロード表示フィールド４２から同時に読出されるブロッ
クロードデータ使用表示信号３１によりその旨の表示が
行われる。よって、この表示に応答してキャッシュ更新
制御部７によりキャツシュメモリ３ヘキヤツシユ更新指
示信号３２が出力され、先取り時にブロックロードアド
レスレジスタ１とブロックロードデータバッファ２とに
夫々保持されていたブロックロード情報が、キャッシュ
更新アドレス１１、キャッシュ更新データ２１として読
出され、キャッシュメモリ３の更新が行われる。
このようにして、先取り時のブロックロードによるキャ
ッシュメモリの更新は、先取りデータの使用まで待ち合
せ、データ未使用時には更新を行わないという制御が可
能となる。
ッシュメモリの更新は、先取りデータの使用まで待ち合
せ、データ未使用時には更新を行わないという制御が可
能となる。
発明の詳細
な説明したように、本発明によれば、先取り時のブロッ
クロードによるキャッシュメモリの更新を先取りデータ
が使用されるまで待ち合せ、未使用時にはキャッシュメ
モリの更新を行わないので、未使用ブロックのキャッシ
ュ登録抑止により、キャッシュメモリの性能を向上でき
るという効果がある。
クロードによるキャッシュメモリの更新を先取りデータ
が使用されるまで待ち合せ、未使用時にはキャッシュメ
モリの更新を行わないので、未使用ブロックのキャッシ
ュ登録抑止により、キャッシュメモリの性能を向上でき
るという効果がある。
図は本発明の実施例のブロック図である。
主要部分の符号の説明
１・・・・・・ブロックロード
アドレスレジスタ
２・・・・・・ブロックロード
データバッファ
３・・・・・・キャッシュメモリ
４・・・・・・先取りデータバッファ
７・・・・・・キャッシュ更新制御部
Claims (1)
- （１）キャッシュメモリと、前記キャッシュメモリに対
するデータ先取り時におけるキャッシュミスヒットの発
生に応答して、ブロックロード情報であるブロックロー
ドアドレスとブロックロードデータとを格納するブロッ
クロード情報格納手段と、データ先取り時におけるキャ
ッシュミスヒットの発生に応答して、先取りデータ及び
この先取りデータがブロックロードによるものであるこ
とを表示する表示データとを登録する先取りデータ登録
手段と、前記先取りデータ登録手段からの先取りデータ
が実際に使用される時に、この先取りデータに対応する
前記表示データが前記ブロックロードによるものである
ことを示している場合に、前記キャッシュメモリのブロ
ックデータの更新を前記ブロックロード情報格納手段の
内容に従って行うキャッシュメモリ更新制御手段とを含
むことを特徴とするキャッシュメモリ装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1238046A JPH03100745A (ja) | 1989-09-13 | 1989-09-13 | キャッシュ装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1238046A JPH03100745A (ja) | 1989-09-13 | 1989-09-13 | キャッシュ装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03100745A true JPH03100745A (ja) | 1991-04-25 |
Family
ID=17024362
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1238046A Pending JPH03100745A (ja) | 1989-09-13 | 1989-09-13 | キャッシュ装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH03100745A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07121443A (ja) * | 1993-10-01 | 1995-05-12 | Internatl Business Mach Corp <Ibm> | 情報処理システム及びその動作方法 |
-
1989
- 1989-09-13 JP JP1238046A patent/JPH03100745A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07121443A (ja) * | 1993-10-01 | 1995-05-12 | Internatl Business Mach Corp <Ibm> | 情報処理システム及びその動作方法 |
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