JPH03147022A - 分岐命令処理装置および処理方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 Ａ、産業上の利用分野 本発明は、一般にデータ処理の分野及び計算機内の分岐
命令の処理に関る、。さらに詳しくは、本発明は、結果
とテスト・オペランド位置の双方において変化できる条
件付分岐を含む、条件付分岐命令を処理る、ための改善
された方法と装置に関る、。

Ｂ、従来の技術及び課題 高性能プロセッサでは１つの命令を分解して、各ステッ
プが複数の異なるステップ処理装置の１つで実行される
複数のステップにる、ことが一般に実用化されている。

各ステップ処理装置は主に、連続命令の特定のステップ
を各サイクルで受は入れる能力を有る、。

たとえば、パイプラインを考えると、このパイプライン
のステージは、１）命令復号（ＤＥＣ）、ｉｉ）オペラ
ンド・アドレス（または分岐命令の場合、分岐先アドレ
ス）のアドレス生成（ＡＧＥＮ）、１ｉｉ）オペランド
を取り出す（または分岐命令の場合、分岐先の命令を取
り出す）ためのキャッシュ・アクセス（ＣＡＣＨＥ）　
、及びｉｖ）命令によって指定された入力オペランドに
対る、機能動作を行なうための実行（ＥＸＥＣ）である
。分岐命令がなければ、プロセッサは各サイクル毎に新
しい命令を復号できる。したがって、模範的なパイプラ
インでは、４つの命令が同時になんらかの動作段階にあ
ることが可能である。

１サイクル毎に１つの命令を実行る、ことを前提に、引
き続く命令を１サイクルずつずらした状態において、連
続したステップをオーバーラツプさせることが一般に実
用化されている。理想的には、これによって、所与の命
令のすべてが完了に数サイクルを要る、場合でも、各サ
イクル毎に１つの命令を取り扱うことが可能になる。

この理想的なオーバーラツプは、いくつかの理由で常に
可能なわけではない。主な理由は分岐命令の頻繁な発生
である。

分岐命令が復号されると、分岐先アドレスを計算（ＡＧ
ＥＮ）Ｌなければならず、また分岐先の命令がパイプラ
インに入るためにはその前にそれを取り出（ＣＡＣＨＥ
）さなければならないため、それ以上の復号は停止る、
。したがって、その分岐が無条件分岐であっても、処理
継続可能となる前に少な（とも２サイクルが「浪費」さ
れ、その結果プロセッサ性能が低下る、。

前記の例で述べた無条件分岐は、分岐に関してプロセッ
サ性能に与える影響が、最も少ない。無条件分岐は分岐
命令から分岐先の命令（以下ＴＡＲＧと略す）へと制御
を移す。すなわち、分岐命令が復号された時点で、（Ｔ
ＡＲＧへの）制御の移動が起こることは既知である。（
性能に関して）より高くつく分岐命令は条件付分岐であ
る。この命令は、ある条件（以前の命令の結果によって
決定される）が成立した場合に限ってＴＡＲＧへ制御を
移すことを指定る、。

条件付分岐命令は、模範的なパイプラインに１つの追加
サイクルという（名目上の）ペナルティを引き起こす。

これは、制御がＴＡＲＧに移るべきか否かを判定る、た
めに条件付分岐が実行（ＥＸＥ、Ｃ）を完了しなければ
ならないからである。

制御をＴＡＲＧに移さないと判定した場合、この分岐命
令に続いて復号される命令は、アドレス上この分岐命令
に続く次の命令である。従って、条件付分岐命令が分岐
しなくても、この分岐に関連る、３サイクル（この例の
場合）の名目上の遅れが存在る、。

明らかに、条件付分岐命令が実際に分岐しないと復号の
時点で判定できる場合には、この命令に関連したペナル
ティは存在しない、すなわち、分岐命令の復号に続いて
即座に続く次の命令を復号できる。しかし、この分岐命
令が分岐る、と復号の時点で判定された場合、この分岐
に関連した２サイクルのペナルティが存在る、。すなわ
ち、分岐先アドレスを生成しなければならず、また分岐
先の命令を取り出さなければならない。（ただし、分岐
が実行（ＥＸＥＣ）される分の追加サイクルはこの場合
節約される。） 多くの特許が分岐予測機構を目的としているが、各々い
くつかの利点と欠点とを有る、。たとえば、米国特許第
４３７０７１１号はコンピュータ・システム内の条件付
分岐命令の結果を前もって予測る、分岐予測装置を開示
している。このシステムの原理は、条件付分岐命令が最
も最近に実行されたその命令と同じ方法で決定されやす
い、ということである。

米国特許第４４７７８７２号や米国特許第４４３０７０
８号などの他の特許は、復号時予測機構を記載している
。復号履歴表（ＤＨＴ）などの復号時予測機構は、（予
測が正しい場合）模範的なバイブラインで実際に分岐し
なかった分岐命令に対して３サイクル、実際に分岐した
分岐命令に対してｌサイクルを節約る、。

ＤＨＴは、分岐命令のアドレスを構成る、ビットを変換
したもの（ハツシュ法または下位ビット切捨てによる）
に基づいてアクセスされるエントリの表である。このエ
ントリ自体は１つのビットからなる。このビットは、対
応る、分岐命令が最後に実行された時に実際に分岐した
ならばセットされ、さもなければセットされない。

条件付分岐命令が復号されると、ＤＨＴはその分岐命令
のアドレスを用いてアクセスされる。ＤＨＴエントリが
セットされている場合、この命令は分岐る、と推測され
る。すなわち、分岐先アドレスが生成され、分岐先命令
が取り出され、分岐命令の復号に続く３番目のサイクル
で分岐先命令が復号される（これによって遅れの１サイ
クルを節約る、）。ＤＨＴエントリがセットされていな
い場合、この命令は分岐しないと推測され、分岐命令の
復号に続くサイクルで次の順次命令が復号される（これ
によって遅れの３サイクルを節約る、）。ＤＨＴの予測
が誤りであった（すなわち、予測がＥＸＥＣで計算され
た分岐結果と一致しない）場合、対応る、エン）　ＩＪ
が修正される。

復号時予測機構は、行なわれない分岐に対る、ペナルテ
ィのすべてと、実行される分岐の実行時ペナルティ（典
型的には１サイクル）とを回避る、機会を提供る、。復
号時機槽の変形は、より正確な予測を通じて分岐のペナ
ルティを減少る、ことだけが可能である。しかし、極限
（すなわち１００％の精度）においてさえ、復号時機槽
がすべての分岐ペナルティを除去できるわけではない。

すなわち、実行される分岐が存在る、場合は必ず、分岐
先アドレスを生成して分岐先の命令を取り出す時間に等
しいペナルティが存在る、。この原因は、ＤＨＴのよう
な復号時機構が条件付分岐命令の活動を待ち行列に登録
る、方法を提供る、が、分岐先は登録しないことである
。したがって、分岐ペナルティをさらに減少させる唯一
の方法は、実行される分岐を予見し、その分岐命令に実
際に出会う（復号る、）以前に分岐先命令を取り出すこ
とである。いわゆる「事前取出し時予測機構」は、これ
を行なうことを意図している。

この分岐ペナルティのさらなる減少を達成る、ためには
、自律的な命令事前取出し「エンジン」が存在しなけれ
ばならない。事前取出し時予測機構自体が存在しない状
態では、単純な事前取出しエンジンは、ｉ）順次命令ア
ドレスを通じて「ステップ」させるために使用される増
分機構とｉｉ）復号器によって「消費」される順次命令
を保持る、ための命令バッファと、１ｉｉ）増分機構に
よって生成された順次アドレスを使用して、キャッシュ
から順次命令ブロックを取り出してこれを前記の命令バ
ッファに置く手段、及びｉｖ）分岐命令が実行される場
合にプロセッサが増分機構に新しい開始アドレス（分岐
先アドレス）を供給る、手段から構成できる。「自律的
」とは、前記エンジンが拘束されずに稼働中（復号機構
とは独立に）である場合に、前記命令バッファは（行な
われる分岐が存在しない場合）常に復号機構によって消
費される次の順次命令を保持していることを意味る、。

（したがって、実行されない条件付分岐が正しく推測さ
れた場合にはペナルティはない。）事前取出し時予測機
構は、（復号器と共に動作る、復号時機構に対して）事
前取出しエンジンに組み込まれた機構である。事前取出
し時機構は、分岐命令が復号された時点で命令バッファ
が分岐先命令を含んでいることを保証る、。この努力が
成功した場合、分岐先命令は分岐命令の復号に続いて即
座に復号できる。したがって、事前取出し時機構は、そ
の予測が正しい場合、実際に分岐る、命令も含めてすべ
ての１分岐ペナルティを除去る、。

（すべてではないにせよ、）はとんどの事前取出し時予
測機構は「分岐履歴表Ｊ　　（ＢＨＴ）の変形である。

米国特許第３５５９１８３号に初めて記載されたが、こ
の特許は本発明の出願人に譲渡された。

前記の米国特許第３５５９１８３号で教示された戦略は
、はとんどの分岐命令は、個々に見ると分岐る、か否か
に関して一貫しており、実際に分岐る、場合には一貫し
た分岐先アドレスを有る、という観察に基づいている。

この戦略の下に、実際に分岐した命令の一覧表が構築さ
れる。この表ノ各エントリは実際に分岐した命令のアド
レスと分岐先アドレスとから構成される。この表はハー
ドウェア構成であり、そのため所定の大きさを育る、が
、これは代表的には１０２４エントリがら４０９６エン
トリである。エントリは行なわれた分岐のみについて構
成され、分岐の出現順に並ぶ。

表が溝体になると、新規エントリの作成には古いエント
リを置き換える必要がある。これはキャッシュにおける
と同様のＬＲＵ法を基にして達成できる。

ＢＨＴは事前取出し時における復号履歴表（ＤＨＴ）の
類似物である。すなわち、ＢＨＴエントリは、事前取出
しされている命令ブロックのアドレスを構成る、ビット
を変換したもの（ハツシュ法または下位ビット切捨てに
よる）に基づいてアクセスされる。このエントリ自体は
ＤＨＴエントリよりもはるかに複雑である。なぜならば
、ＢＨＴは事前取出し時に「盲目的に」動作している、
すなわち、ＢＨＴは命令ブロックの内容を検査可能であ
るという利益を得ることなく単にブロックを取出してい
るためである。

ＢＨＴエントリは、関連る、命令ブロックが（ブロック
内で実行された分岐に以前に出会ったプロセッサに基づ
いて）行なわれた分岐を含む、ということを識別できな
ければならない。さらにＢＨＴエントリは、そのブロッ
ク内のどこに実行された分岐があるかを識別できなけれ
ばならない。

これは、制御がそのブロックのどこに移行したかによっ
て（すなわち現在の分岐活動によって）、特定の分岐命
令が現在の命令取出し作業に関連している場合も関連し
ていない場合もあるためである。最後に、ＢＨＴエント
リは分岐先アドレスを指定しなければならず、これによ
って、特定の分岐が現在の事前取出し活動に関係してい
る場合に、分岐先経路に向かって事前取出しを即座に方
向変更る、ことができる。周知のＢＨＴはこれらの能力
を有る、。

従来の技術によれば、プロセッサが分岐命令に出会い、
これが実行されるとわかると、プロセッサはこの分岐の
アドレスに基づいてＢＨＴエントリを作成る、（このエ
ントリ自身は分岐先アドレスを保持る、ことになる）。

コードの特定部分（分岐を含む）が以前にも出会ったこ
とがある場合、分岐命令が事前取出しされる時点でこの
ＢＨＴエントリは事前取出しの方向変更を起こさせるこ
とができる。ＢＨＴが事前取出しを方向変更る、時、そ
れは同時にこの行動に関る、情報（たとえば、実行され
る分岐が存在る、とＢＨＴが「信じる」アドレスと、そ
の分岐先アドレスと）をプロセッサの待ち行列に登録る
、。続いてプロセッサが事前取出しされたコードを実行
る、際、プロセッサはＢＨＴが正しいか否かを判定る、
３つの機会を有る、。ＢＨＴが分岐を正しく予見してい
た場合、この分岐に関連る、ペナルティはない。

さもなければ、誤って「推測」されたことに関連る、重
大なペナルティが存在る、かもしれない。

ＢＨＴの誤りが発見され得る３つの機会は次の通りであ
る。

第１の機会は復号時（ＤＥＣ）であり、このとき「分岐
誤予測Ｊ　　（ＢＷＧ）が２つの方法のいずれかで出現
し得る。第１に、復号機構が無条件に実行される分岐に
出会い、そしてＢ）（Ｔがこの分岐の指示を与えなかっ
た場合、ＢＨＴは誤っていることがわかる。この時点で
の適切な行動は、漂準的な方法でこの分岐命令を実行し
、そして、この分岐の存在を示す新しいＢＨＴエントリ
を生成る、ことである。第２に、ＢＨＴが所与のアドレ
スに実行された分岐を示しており、そしてこのアドレス
で復号された命令が分岐命令ではない場合、ＢＨＴが誤
りであることが知られる。この時点での適切な行動は、
誤ったエントリをＢＨＴから削除し、このエントリの存
在によって影響された命令事前取出しの方向変更を打ち
切ることである。

（後者の場合、ＢＨＴは、コード内に分岐命令が存在し
なかった時、命令事前取出しの方向変更によって、複数
のサイクルのペナルティを引き起こす原因になった可能
性があることに留意の事。）ＢＷＧを検出る、第２の機
会はアドレス生成（ＡＧＥＮ）時である。生成された分
岐先アドレスが予測された（ＢＨＴによってプロセッサ
の待ち行列に登録された）分岐先アドレスと同一でない
場合に、ＢＷＧが出現る、。この時点での適切な行動は
、ＢＨＴエントリ内の分岐先アドレスを修正し、誤った
分岐先経路に向けられた命令事前取出しを打ち切り、正
しい分岐先経路に向けて命令事前取出しを方向変更る、
ことである。

ＢＷＧを検出る、第３の（最後の）機会は、実行時（Ｅ
ＸＥＣ）である。この時点でＢＷＧを発生る、可能性が
ある唯一の分岐は、分岐条件の決定がＥＸＥＣ中に実行
されるので、条件付分岐である。ＢＨＴが分岐る、と示
さなかった時に、にＥＸＥＣが分岐が行なわれていると
判定した場合、またはＢＨＴが分岐る、と示している時
にＥＸＥＣが分岐が行なわれないと判定した場合に、Ｂ
ＷＧが発生る、。いずれの場合でも、適切な行動は、分
岐の新しい行動を示すようにＢＨＴを更新し、その新し
い行動に従って命令事前取出しを方向変更る、ことであ
る。

これら３つの異なる時点でのＢＷＧの主な原因は以下に
示すものである。

（１）ＤＥＣ時点でのＢＷＧ発生には３つの理由がある
。第１に、以前に１度も出会わなかったコードでは、こ
のコードに利用可能な履歴は存在しない。したがって無
条件に実行される分岐はＢＨＴに知られていない。この
部類のＢＷＧを取り除く方法はない。すなわち履歴が存
在しない場合には、分岐を予見る、方法はない。第２に
、ＢＨＴはなんらかの置換アルゴリズムによって制御さ
れる有限ハツシュ・テーブルであるため、有効な履歴が
それより後に作成されたエントリによって重ね書きされ
ることができる。第３に、ＢＨＴは有限ハツシュ・テー
ブルであるため、また（多分）複数のアドレスが同じＢ
ＨＴエントリに写像されるため、現在コードに分岐は存
在しないが、現在コードと共用されているエントリにた
またま写像される他のアドレスに分岐命令が存在る、時
に「誤ったヒツト」が発生る、。第２及び第３の形式の
誤りは、ＢＨＴを拡大し、ハツシュ機能をより正確にる
、ことによって減少できる。これは率直な解決法である
。

（２）分岐命令のサブセットには、常に同じアドレスに
分岐る、と限らないものもあるため、ＡＧＥＮ時にＢＷ
Ｇが発生る、。

（３）最後に、ＢＨＴは履歴駆動の機構である（すなわ
ち、ＢＨＴは分岐命令が常に最後に実行したことを行な
うと予測る、）が、条件付分岐命令は常にこのように振
舞うとは限らないので、ＥＸＥＣ時にＢＷＧが発生る、
。ある分岐が条件材であるということはすなわち、たと
え条件の集合の１つがあり得ない場合であっても、その
分岐を実行させる（可能な）条件と実行させない（可能
な）条件とが存在る、ことを示している。

特許第４７６３４４５号は、本発明の出願人に譲渡され
たが、前記の誤りの最後の形態を減少る、機構を教示し
ている。米国特許第４７６３４４５号は参照として水出
願書に編入されている。

前記の編入された特許で教示された分岐子ホ１１機構は
、「データ依存分岐表Ｊ　　（ＤＤＢＴ）と称る、オペ
ランド感知可能分岐表を用いて更新されるＢＨＴを採用
している。その原理を以下の例によって説明る、。連続
して（時間的に隣接る、必要はない）数回実行されるコ
ードの一部分を考える。

ＤＨＴやＢＨＴなど履歴に基づく機構は、このコード内
の個々の分岐命令がそれぞれ、このコードが実行される
たびごとに全く同じ動作（分岐る、か否か）を行なうと
予測る、。この形式の推測は、コード内の多くの特定の
分岐について非常に良好に機能る、が、これが非常に悪
い予測しか行なえない特定の分岐もいくらかは存在る、
。ある分岐の所与の属性（たとえば分岐る、か否か）が
不変ではない場合、履歴に基づく予測機構はこの所与の
属性に根拠をおくことはできない。したがって、履歴に
基づく予測機構を構築る、ためには、分岐の属性の内で
不変であるものを識別る、ことと、その属性を予測機構
の根拠とる、ことが必要である。

前記参照特許に教示されたＤＤＢＴは、条件付分岐命令
の代表的な論理操作について予測される。

まず、分岐命令に先行る、なんらかの命令が存在る、。

この先行命令はあるオペランド（たとえば記憶装置内の
１バイト）に対しである操作（たとえばテスト）を実行
し、この操作の結果に基づいてプロセッサ内の条件コー
ドをセットる、。次に、前記の分岐命令がプロセッサ内
の条件コードの状態を検査し、この状態に基づいて分岐
（または分岐せずに通過）る、。したがって、特定の分
岐命令が最初は分岐し、その次には分岐しないことが観
察された場合、この変化についてあり得る理由は次の２
つだけである。すなわち、１）先行命令によってテスト
されたオペランドが、この分岐命令に前回出会った時以
後に記憶命令によって変化した、または２）先行命令が
（たとえばオペランドのアドレスが変化した）新しいオ
ペランド位置についてテストを行なっている。ＤＤＢＴ
は上述の理由の１）に基づいて予測される。すなわち、
それはオペランド位置の不変性に基づく。

参照として編入された特許の中で説明されているように
、ＤＤＢＴは、条件付分岐命令に影響る、ことが既知で
あるオペランドの位置を追跡る、表である。既知のオペ
ランド位置の各々に対して、ＤＤＢＴは影響される分岐
のアドレスを示し、同時に、分岐が影響される方法（た
とえば、オペランドについて実施されるテスト、及び分
岐条件）と、分岐結果の最も最近の履歴とを示す。プロ
セッサによって記憶動作が実施される場合にはいつでも
、ＤＤＢＴが探索されて、記憶が指示された位置がＤＤ
ＢＴ内のオペランド位置のどれかと一致る、か否かが判
定される。この探索が「ヒツト」した（すなわち、その
ようなエントリが見つかった）場合、記憶されつつある
新しい値が（ＤＤＢＴからの）テストの対象となり、新
しいオペランド値が分岐結果を変更る、か否かを判定る
、条件となる。この記憶の結果として分岐結果が変更さ
れると判定された場合、これを反映る、ため対応る、Ｂ
ＨＴエン）　ＩＪが変更される。対応る、分岐命令に引
き続いて出会うと、テストされるオペランドの位置が実
際に不変である場合には、ＢＨＴは正しい予測を行なう
。さもなければ、予測が正しいか否かは判定できない。

編入された特許は、ＢＨＴの前記の部分にＢＷＧが発生
した時点におけるＤＤＢＴエントリの作成を教示してい
る。すなわち、分岐結果が不変ではないことが知られる
最も早い可能性のある時点でこのエントリが作成される
。ＢＷＧ以前の分岐に対してはなんら特別な注意が払わ
れていないため、分岐に影響る、オペランド位置が不変
であることは実際には知られていない。すなわち、ＤＤ
ＢＴエントリ作成の行動は、分岐がこの方法で予測でき
ると「推測」る、に過ぎない。この推測は結果が不変で
はない分岐の多くについて正しいけれども、結果とテス
ト・オペランド位置との両方において変化る、分岐がい
くつかある。これらの分岐のためのテスト命令は、実行
されるたびごとに新しい位置からのオペランドをテスト
る、。したがって、ある特定の位置に集中る、ことは、
続く分岐結果を実際に決定る、ことになるオペランドと
は無関係の分岐推測を行なう。基本的に、分岐がこの属
性を有し、かつＤＤＢＴが予測を補助しようと試みる場
合には、続く分岐の推測はでたらめである。

したがって、ＤＤＢＴに不適切ないくつかの分岐サブセ
ットが存在し、それにも関わらず、前記の編入された特
許で説明されたようなりＤＢＴは不可避的にこれらを予
測る、ことを試みる。さらに、これらの分岐の大部分は
ＢＨＴ（またはＤＨＴ）を通じて（完全ではないが）は
とんど予想可能である。したがって、特定の分岐命令の
予測に対してＤＤＢＴが適切な機構ではないことが、い
ったん知られると、ＤＤＢＴが出す「修正」を無視る、
ことが望ましく、またＢＷＧ発生について前記の特定の
分岐が新しいＤＤＢＴエントリを作成る、ことを抑制る
、ことが望ましい。不適切な予測と比較して精度の損失
が許容できる場合であっても、これらの分岐は多数の（
不適切な）ＤＤＢＴエントリを生成る、という影響を存
しており、これによって多くの有用なエントリを重ね書
きし他の分岐に関る、ＤＤＢＴの有効性に影響を与える
。

これらのエントリに関る、更に別の問題は（このエント
リに影響される更新を「無視」る、ように履歴表を作成
できる場合であっても）、ＢＨＴ（またはＤＨＴ）がそ
れらを無視る、ための時間を要る、ことである。すなわ
ち、不適切な更新がＤＤＢＴによって出された時、それ
が原因で、たとえばＢＨＴが探索され、このことがＢＨ
Ｔ内の余分な通信量を発生させてＢＨＴが正確に事前取
出しを指示る、際の即時性に影響を及ぼす。したがって
、履歴表を通じて余分な通信量を制限る、ように、誤っ
たエントリをＤＤＢＴから消去る、ことも望ましい。

特定のＤＤＢＴエントリを望ましくないものにる、この
属性は、同時にその特定のエントリの消去を困難にる、
属性でもある。特に、ＤＤＢＴは通信量を記憶る、ため
に応答しなければならない（すなわちＤＤＢＴは、記憶
されつつあるオペランドが所与の分岐に影響る、か否が
を知るため探索される）ため、エントリはオペランドの
アドレスに基づいてＤＤＢＴ内に位置決めされる。（分
岐に先行る、）テスト命令が異なったオペランド位置に
ついてテストる、ことが判明る、と、ＤＤＢＴエントリ
は無効であることがわかる。したがって、これが判明る
、時まで、その分岐に関連した新しいオペランド位置は
古いオペランド位置と何の関係も持たない（すなわち、
古いオペランド位置を指示る、分岐に関連した記録が存
在しない）が、それでもこの誤ったエントリが古いオペ
ランド・アドレスに基づいてＤＤＢＴ内に記憶される。

すなわち、この時点でＤＤＢＴ内に誤ったエントリが位
置る、ことは既知であるが、その誤った工ントリの位置
は未知である。このことがこのエントリの消去を困難に
している。

Ｃ１発明の概要及び解決課題 本発明の１つの目的は、「移動目標」オペランドのため
にＤＤＢＴ更新に対してＢＨＴ　（またはＤＨＴ）を不
感性にる、ことにより、（編入された特許で教示された
）ＤＤＢＴを分岐行動結果の予測に利用る、（ＢＨＴま
たはＤＨＴのような）分岐予測機構を改善る、ことであ
る。このようなオペランドは、たとえば、制御ブロック
を通じて連鎖を行なうときに典型的なものである。

本発明のもう１つの目的は、分岐動作結果を判定る、た
めにテストされるオペランドに感知可能で、またオペラ
ンド位置に感知可能な、改善の分岐予測機構を提供る、
ことである。この追加の（オペランド位置に対る、）感
度を用いて、分岐予測操作での補助に使用されているＤ
ＤＢＴが、それ自体が変数である分岐オペランド位置に
かかわらず動作る、ときに結果的に発生る、、でたらめ
の分岐推測を避けることができる。

さらに、ＤＤＢＴが特定の分岐を予測る、ために適当な
機構ではない時を識別る、こと、及びこのような状況で
ＤＤＢＴが出した「修正」または更新を無視できること
も、本発明の１つの目的である。

さらに、このような分岐がＢＷＧ発生時に新規ＤＤＢＴ
エントリを作成る、ことを防止る、ことも、本発明の１
つの目的である。

さらに、ＤＤＢＴが特定の分岐を予測る、のに適当な機
構ではないことがいったん知られると、可変オペランド
位置に関連る、ＤＤＢＴエントリを消去できることも、
本発明の１つの目的である。

この特徴は、ＤＤＢＴが出す前述の不適切な更新によっ
て引き起こされる、ＢＨＴ（またはＤＨＴ）を通る余分
な通信量を制限る、。

本発明による方法と装置とを説明る、が、これらは、不
適切なりＤＢＴエントリを識別る、ために、誤った分岐
予測とＤＤＢＴによって使用されるオペランド・アドレ
スに感知可能である。

本発明の好ましい実施例は、分岐予測機構内に不適切な
りＤＢＴエントリが作られることを、状態ビットを用い
て識別る、ことを要求る、が、この状態ビットは、セッ
トされると、次の２つの状態を示す。すなわち、（１）
所与のＢＨＴエントリがＤＤＢＴによって更新された。

（２）この更新に続いて誤った予測が発生゛したためこ
れ以上のＤＤＢＴ更新は不適切となった。いったんＤＤ
ＢＴエントリが不適切であると判定されると、それによ
る予測機構の更新は阻止される。

本発明はまた、ＤＤＢＴ内の不適切なエントリの位置を
突き止めて、ＤＤＢＴからこれを消去る、方法と装置を
提供る、。ＤＤＢＴによって履歴に基づく予測機構に送
られた更新パケット（編入された特許に記載されている
）は、ＤＤＢＴによって実際に使用されるテスト・オペ
ランド・アドレスを含むために拡張されている。この更
新要求の結果、両方のビットのセットを有る、エントリ
にＢＨＴ（またはＤＨＴ）がヒツトした場合には、不適
切なりＤＢＴエン）　ＩＪの位置を突き止めて消去る、
ために、このオペランド・アドレスを使用できる。これ
は、ＤＤＢＴ自体がオペランド・アドレスに基づいて組
織されているためである。さらに本発明は、所与の予測
機構エントリに対る、ＤＤＢＴ更新に続いてＢＷＧ事象
が発生した場合に、それ以上のＤＤＢＴエントリの作成
を抑止る、ことを提供る、。

本発明の前記及びその他の目的ならびに特徴は、添付図
面と共に以下の詳細な説明を考察すれば当業者に対して
明白となろう。

Ｄ、実施例 前述の編入された特許はＤＤＢＴを詳細に説明る、が、
このＤＤＢＴは直接関係る、（不変オペランド位置にあ
ると推定され得る）データに対してなされた記憶を監視
し、このような記憶が依存関係のある分岐命令の行動を
変化させる場合には、ＢＨＴを更新る、。より詳しくは
、編入された特許は、ＢＨＴ更新計画、模範的なりＤＢ
Ｔ構造、更新ハードウェアを通じてＤＤＢＴをＢＨＴに
結合る、方法、及びＤＤＢＴにエントリを追加または削
除る、方法を教示している。

従来の技術のＤＤＢＴと分岐予測機構の組合せの動作は
、（本発明を用いて）改善されるが、これは、所与のＢ
ＨＴエントリに関連る、テスト・オペランドが可変であ
るときにトリガされるＤＤＢＴ更新に対して（ＢＨＴな
どの）分岐予測機構を不感性にる、ことによってなされ
る。

説明の都合上、本発明の説明をＤＤＢＴとＢＨＴの組合
せに関連して記述る、。しかし、これは本発明の主旨の
範囲を制限る、意図ではない。それは、これから説明し
ようとる、原理が、ＤＨＴと同様に他の履歴に基づく分
岐予測機構に適用可能であることが、当業者には容易に
理解されるからである。

ＢＨＴと共に動作る、、編入された特許に記載されてい
るＤＤＢＴは、 （１）直接関係る、バイトの各々について、（ａ）　　
そのバイトのアドレスと、 （ｂ）動作がそのバイトによって決定される分岐命令の
アドレスと、 （ｃ）分岐る、場合の分岐先アドレスと、（ｄ）特定の
分岐に対して分岐動作を決定る、ため直接関係のあるバ
イトをテストる、手段を指定る、符号化と、 （ｅ）　　この関係バイトの最新の実体に関る、分岐テ
ストの結果を指定る、動作ビットと、からなるエントリ
を含み、 （２）各記憶動作ごとに、その記憶がＤＤＢＴ内の前記
バイトの１つに対して行なわれているかどうかを（上記
（ａ）に一致る、か否かによって）決定る、ため探索さ
れ、そして一致が発見された場合には、 （３）記憶されつつあるバイトの新しい実体と共に上記
（ｄ）を使用る、ことによって新しい分岐結果を発生る
、能力を有し、そして新しい分岐結果を上記（ｅ）と比
較る、ことによって、（４）上記（ｂ）によって指定さ
れた分岐の次の実行が、仮に分岐る、として、以前の実
行時と同じ動作を行なうか否かを判定る、能力を有し、
そして同じ動作を行なわないと判定された場合、（５）
上記の（ｂ）及び（ｃ）を用いて、ＢＨＴ内のエントリ
を作成または削除（いずれか適当なものを実行）して、
この分岐の次の発生時にＢＨＴが正しい予測を行なうよ
うにる、。

要る、に、ＤＤＢＴはオペランドと分岐との間の対応を
確立る、表であり、そこではオペランドと分岐とがアド
レスによって識別される。ＤＤＢＴがオペランド・アド
レスに基づいて組織される、また先に示したように、各
エントリが少なくとも分岐アドレスと、その分岐が行な
った行動と、テストの方法の指示とを含むことが好まし
い。

従来の技術によるＢＨＴは、分岐アドレスに基づいて組
織され、少なくとも（テーブル集合連想構造に固有の）
分岐アドレス・タグと、実行された分岐の分岐先アドレ
スと、先行分岐行動の標識（実行されたか否か）とを含
む。

本発明によってもたらされた改善を理解る、ため、まず
第５図を参照る、。

第５図は、編入された特許の中で説明された従来の技術
の分岐予測機構とＤＤＢＴとの組合せの高水準表現であ
る。説明の都合上、分岐予測機構はＢＨＴとして示す。

第５図の２本の破線で囲まれた部分は、プロセッサ、記
憶装置（主記憶装置及びキャッジ：Ｌ）及びＢＨＴの組
合せを図示る、。

記憶装置、キャッシュ、及びＣＰＵを装置１００として
示す。ＢＨＴは装置１０１として示す。

プロセッサが分岐命令に出会い、最初に実行される分岐
が発生した場合、まずＢＨＴエントリが経路１７０．１
７１及び１５１を通じて生成される。分岐命令アドレス
（ＢＡ）及び分岐先アドレス（ＴＡ）は経路１５１を通
じてＢＨＴｌｏｌに「入力」される。ＢＨＴはＢＡに基
づいて組織される。各エントリは「有効」ビットと共に
記憶されるＴＡを含む。この有効ビットは「実行された
分岐」行動の表示としても見ることができる。行動の次
の変化は有効ピットをリセットる、ことによって表示で
き、ＢＨＴからエントリを効果的に消去る、。

図中破線に囲まれた従来の技術の事前取出し機構は、オ
ペランドの値またはオペランドのテスト位置のいずれか
の変化に無関係に、この次の分岐が発生る、と推測る、
。

編入された特許で教示される改善（第５図に図示された
組合せの残りの部分）は、ＤＤＢＴＩＯ２と信号経路１
５２．１５４．１５５．１５７．１５９及び１８０とを
利用して所与のオペランド・アドレス（ＯＡ）に対る、
記憶を監視し、適切である場合にはＢＨＴＩＯＩを更新
る、。初期状態でＤＤＢＴ１０２は空である。編入され
た特許で教示されるように、ＤＤＢＴエントリは（ＢＡ
及びＯＡに関連して示されている）ＢＷＧ発生時に経路
１５５及び１５７を通じて生成される。

続いて、装置１００によるＯＡに対る、記憶が発生した
場合、ＯＡとオペランド自身の双方が経路１５２及び１
５４を通じてＤＤＢＴ１０２に供給される。（オペラン
ド・アドレスに基づいて組織される）ＤＤＢＴ１０２が
このＯＡに対応る、エントリを含んでいる場合、編入さ
れた特許で教示されるように、このオペランドは関係る
、テスト条件の対象となり、分岐行動が変化る、か否か
の判定が行なわれる。

分岐行動に変化がない場合、ＢＨＴ更新は不要である。

事前取出し分岐予測機構は正しく動作る、。分岐行動が
変化る、場合、ＢＨＴは更新されなければならない（エ
ントリを消去る、）。（経路１５９及び１６０経由の）
ＢＡは、ＢＨＴから関係エントリを除去る、ために使用
されるが、これはたとえば、そのエントリに関連る、有
効ピットをリセットる、ことによって行なわれる。

第５図に図示した従来の技術の分岐予測システムは、所
与の分岐命令に関連したオペランド・アドレスが不変で
ある場合には、良好に動作る、。

しかし、先に示したように、このオペランド・アドレス
が不変でない場合には問題が発生し得る。

第２図は、第５図の従来の技術のＤＤＢＴとＢＨＴの組
合せを説明る、上で有用な命令順序を図示る、が、この
命令順序はまた、この組合せを可変オペランド位置に対
して使用る、際に発生る、問題を説明る、ためにも使用
できる。

第５図のプロセッサ１００が、記憶装置内の位置１００
０の記憶命令に応答して、あるオペランド値Ｘをオペラ
ンド・アドレスＡに記憶る、場合を考える。典型的には
、第２図に示すように、位置Ａのオペランドの値に基づ
いたテストが条件付分岐命令に先行る、。このテストは
通常前記のオペランド位置に対る、記憶よりも遅く実行
され、両者の間には多くの命令が存在る、。（第２図の
図示ではこのテストが命令アドレス２１０００００で発
生る、。） ＤＤＢＴとＢＨＴの組合せを使用る、第５図に示したシ
ステムは、参照特許に記載されるように、Ａに対る、記
憶の後すぐに分岐結果を判定できる。

Ａ自身が可変値ではないと仮定る、と、従来の技術のシ
ステムは良好に動作る、。

しかし、Ａが可変値である場合、命令位置１０００に示
すＡに対る、記憶と、第５図のＢＨＴとＤＤＢＴの組合
せによってそれに続いて計算されるテスト及び分岐の結
果の計算とは、分岐結果と無関係な場合がある。たとえ
ば、当面の問題に関係る、オペランドの位置がアドレス
Ｂであり、かつＡ（変数オペランド・アドレス）が命令
２１０００００の前にＢに変更された場合には、明らか
に前記の状況が成立る、。この場合、事前取出しは誤っ
たオペランド位置（ＢではなくＡ）に位置る、値につい
て実行される。

これが発生し得る（また、頻繁に発生る、）状況を第３
図に図示る、。この図では、たとえば従業貴名、年齢、
社会保険番号などを含む複数のレコード（レコード１〜
ｎ）が、各レコードの末尾のポインタ（Ａｌ〜Ａｎ）に
よって連結された状態を示す。

特定の社会保険番号を調べる場合、番号を求めてレコー
ドを探索る、ための典型的なコードは以下のようなもの
であろう。（１）新しいポインタの値をＬＯＡＤ　（ロ
ード）Ｌ、（２）社会保険番号が指定された値に一致る
、場合には、ＧＯＴＯＦＯＵＮＤ　（発見時）処理ニ移
行）シ、（３）ＥＬＳＥ　（さもなければ）、次のレコ
ードに移り（すなわち、新しいポインタの値のＬＯＡＤ
に戻る）、動作を継続る、。図示のレコード構造に基づ
いて、検査される社会保険番号の実アドレスは常に変化
している。レコード番号２では、社会保険番号はオペラ
ンド・アドレスＡ１＋２にあり、レコード番号３では、
番号はオペランド・アドレスＡ２＋２にある。

第５図のシステムを使用る、と、この形式のコードは多
数のＢＷＧ事象を発生させる傾向があり、前述のように
、ＤＤＢＴが役に立たないデータで満たされる結果とな
る。

本発明の好ましい実施例は、テストされるオペランドの
アドレス自体が可変値である場合には、分岐行動の判定
に関連した問題を回避る、。

本発明によって、２つの状態ビットが各ＢＨＴエントリ
に関連る、。これらのビットの好ましい意味とそれによ
って表現できる状態を第４図に図示る、。

第４図にビット０（前記の２つのビットのうち１つ）を
示すが、所与のＢＨＴエントリが作成される時点で、当
初Ｏである。ビットＯは、所与のＢＨＴエントリへのＤ
ＤＢＴの更新の後にＢＷＧ事象が発生る、と、（所与の
ＢＨＴエン）　ＩＪに関る、）ＢＷＧ事象の発生に基づ
いて１にセットされる。ビット１（他方のビット）は当
初Ｏであり、ＢＨＴがＤＤＢＴを通じて更新されていな
いことを示すために用いられる。ＤＤＢＴの助けによっ
てＢＨＴエントリが更新されるといつでも、ビット１が
１にセットされる。

本発明の好ましい実施例によって、下記の３つの状態が
定義され、第４図に要約されている。

（１）新たに出会った分岐が実行されて、新し％３　Ｂ
ＨＴエントリが生成されると、このＢＨＴエントリは状
態０に設定される。

（２）「状態０」の分岐エン）　ＩＪがＢＷＧを発生る
、場合には、ＤＤＢＴエントリが生成される。

（このＢＨＴエントリは「状態０」のままである。） （３）ＤＤＢＴにＢＨＴを更新させる記憶が発生る、と
、対応る、ＢＨＴエントリは（状態０または状態１であ
れば）状態１になる。（状態２の分岐はＤＤＢＴの更新
を無視る、ものと見なされる。）（４）状態１のＢＨＴ
エントリがＢＷＧを発生した場合には、状態２に移行し
、これ以降このＢＨＴエントリに対応る、ＤＤＢＴエン
トリ生成を抑制る、。

（５）最後に、状態２のＢＨＴエントリが更新を受は取
る場合には、この更新は無視され、この更新を発行した
ＤＤＢＴエントリが削除される。

第５図のシステムに対して本発明を実現る、ため必要な
変更を第１図に図示る、。これらの変更は、編入された
特許に説明された組合せに対る、変更法の説明と併用し
て、当業者が本発明の好ましい実施例を実施できるよう
にる、。

第１図は、経路５０１．５０２及び５０３を追加した以
外は第５図と同等である。概念上、新しい点は、行動が
変化した分岐を表示る、ＢＡに加えて、その変化に影響
したオペランドのアドレス（ＯＡ）が経路５０１及び５
０２上のＤＤＢＴ１０２の出力パケットの一部であるこ
とである。ＢＨＴが内部でＯＡを利用しないにも関わら
ず、ＤＤＢＴ１０２からのデータ・パケットの一部とし
てのＯＡは、ＢＨＴｌｏｌが状態２である場合に（経路
５０３を通じて）誤ったエントリに戻ってＤＤＢＴから
これを除去る、ことが本発明に可能となる手段である。

本発明の好ましい実施例で利用されている２つのビット
は、第１図に示されていないが、実際にはＢＨＴ　１０
１の各エントリに関連しており、本発明を実施る、ため
先に説明したように使用されている。

本発明の実施例の代案として、更新パケット内でＯＡを
ＢＨＴに送らずに、ＯＡに対してなんらかの形式の緩衝
機構を使用る、こともできる。本発明のさらに別の実施
例として、所与のエントリとの関連を保ちながら状態ビ
ットをＢＨＴの外部に位置させることもできる。このよ
うな代替案は好ましい実施例より多くのハードウェア・
オーバヘッドとシステム・オーバヘッドとを必要とる、
。

先に示されるように、経路５０３は、状態２のＢＨＴエ
ントリに対る、更新が発生した場合に、所与のＤＤＢＴ
エントリを消去（除去）る、ために利用される。除去す
べき適当なりＤＢＴエントリは、ＤＤＢＴのオペランド
・アドレス組織と更新パケット経由で供給されるＯＡと
に基づいて既知となる。ここで行なうべきことは、たと
えば、所与のＤＤＢＴエントリに関連した有効ビットを
リセットる、ことである。この有効ビットは編入された
特許の第２Ａ図の配列６４に記憶されている。

好ましい実施例にすべて組み込まれた本発明のその他の
目的を理解る、には、編入された特許の第５図及び第１
Ｂ図を参照る、必要がある。

本発明にとっては、（１）所与のＢＨＴエントリが状態
１または状態２である場合に、（すなわち、あるＢＨＴ
エントリがＤＤＢＴによって更新された後にＢＷＧ事象
が発生した場合）そのＢＨＴエントリに対る、ＢＷＧ事
象が発生した時の新規ＤＤＢＴエントリを抑制る、こと
が好ましく、また（２）状態２であるＢＨＴエントリ（
すなわち、ＤＤＢＴによる更新に引き続いて誤った推測
を行なったＢＨＴエントリ）に対る、ＤＤＢＴ更新を無
視−る、ことが好ましいことを想起されたい。

この第１の特徴（新規ＤＤＢＴエントリの抑制）を実現
る、には、状！ｍ　１または状態２のＢＨＴエントリに
関してＢＷＧが発生る、といつでも、編入された特許の
第５図に示すＡＮＤゲート１９２を抑制る、ことが必要
である。

第２の特徴（ＤＤＢＴ更新の無視）を実現る、には、編
入された特許の第１Ｂ図に示すリンク６２上の更新を同
図の修正制御回路６ｏを通じて抑制る、ことのみが必要
である。

編入された特許で教示された方法と装置とに対して先に
説明した変更を行なうことによって、本発明の目的、特
徴及び利点のすべては実現可能である。

これまでに説明してきたものは、可変テスト・オペラン
ド位置に起因る、データ依存分岐表の更新から分岐予測
機構を隔離る、方法と装置とであり、前述の全目的に合
致る、方法と装置とである。

新案の方法と装置に対る、前述の説明は、図示と説明の
みを目的として提示したことが、当業者には理解されよ
う。またこのことは、本発明を余すところのなく網羅し
たり開示された正確な形態に制限る、意図はなく、明ら
かに前記の教示の下に多くの修正と変更とが可能である
。

たとえば、先に示したように、ＤＤＢＴは履歴に基づく
分岐予測機構を補足る、機構であるため、また水出願書
の教示は復号時機構であるか事前取出し時機槽であるか
に関係なく、履歴に基づく機構に当てはまるため、本発
明はＢＨＴとＤＤＢＴの組合せを有る、プロセッサに対
しても、ＤＨＴとＤＤＢＴの組合せを有る、プロセッサ
に対しても、使用可能である。

水出願書で述べた実施例と例示は、本発明の原理とその
実用的な応用分野とを最も良く説明る、ため提示された
ものであり、これによって当業他者が種々の実施と意図
された特定の用途に適合る、ような種々の変更とによっ
て、本発明を最も良く利用可能となることを目的として
いる。

Ｅ０発明の効果 本発明によれば、ＤＤＢＴ更新に対してＢＨＴを分離る
、ことにより、分岐予測が適切に実行され、処理速度の
向上が図れる。

【図面の簡単な説明】

第１図は、・本発明を支援る、ハードウェアの構成を示
す図であり、詳しくは、第５図に示すＢＨＴとＤＤＢＴ
の組合せに関連して本発明を実現る、ために必要な追加
信号経路を指摘る、図である。 第２図は、第５図のＤＤＢＴとＢＨＴの組合せの動作法
を説明し、またこの組合せが可変オペランド位置を伴う
分岐動作の決定に使用された場合に問題を生じる理由を
説明る、上で有用な命令の並びを示す図である。 第３図は、テスト・オペランドの位置が不変ではない１
組の制御ブロックを通じて連鎖る、ために使用される、
連係例を示す図である。 第４図は、本発明によって、分岐予測機構エントリ（た
とえばＢＨＴエントリ）に関連し、またオペランド位置
が変わるため不適切であるＤＤＢＴエントリを識別る、
のに有用な、可能な状態の集合を示す図である。 第５図は、編入された特許で説明した従来の技術の分岐
予測機構とＤＤＢＴとの組合せの構成図である。 １００・・・・記憶装置、キャッシュ及びＣＰＵ１１０
１・・・・ＢＨＴｌ　１０２・・・・ＤＤＢＴ。

Claims (21)

【特許請求の範囲】
1. （１）計算機において、結果とテスト・オペランド位置
   の両方が変り得る分岐命令を含む分岐命令結果の予測を
   するための装置であって、 （ａ）プロセッサと、 （ｂ）前記プロセッサによって処理される、前記情報は
   命令とオペランドを含む情報を記憶するための記憶装置
   と、 （ｃ）前記プロセッサに結合され、履歴に基づいた分岐
   予測を実行するためであって、前記プロセッサによって
   処理された分岐命令の先行する分岐行動を記憶する手段
   を含む、第１手段と、 （ｄ）前記プロセッサと前記第１手段の両方に結合した
   第２手段であって、特定のオペランド・アドレスを特定
   の分岐命令に関連させることと、前記プロセッサによる
   前記オペランド・アドレスに対する記憶動作を監視する
   ことと、分岐命令の先行分岐行動を前記記憶動作に基づ
   いた結果生ずる分岐行動と比較することと、前記の比較
   を通じて分岐不正予測（ＢＷＧ）が予期されるときはい
   つでも更新データ・パケットの生成を通じて前記第１手
   段を更新すること、によって前記第１手段のＢＷＧ事象
   を予見するための前記第２手段と、（ｅ）所与のエント
   リが前記第２手段によって更新されるときはいつでも第
   １信号を発生し、また前記第２手段による所与のエント
   リの更新に続いて前記エントリに関してＢＷＧ事象が発
   生するときはいつでも第２信号を発生するため、前記第
   １手段内に記憶された分岐行動エントリの各々に関連し
   た第３手段であって、所与の分岐行動エントリに対する
   前記の第１信号及び第２信号の提示が結果とテスト・オ
   ペランド位置との両方が変化する分岐命令を示す、前記
   第３手段 を含む分岐命令処理装置。
2. （２）前記第２手段が、前記データ・パケットの一部と
   して、結果的に予期されたＢＷＧ事象となる記憶動作の
   オペランド・アドレスを提供する、請求項１に記載の分
   岐命令処理装置。
3. （３）前記第１手段が分岐履歴表（ＢＨＴ）である、請
   求項２に記載の分岐命令処理装置。
4. （４）前記第３手段がさらに各ＢＨＴエントリに関連し
   た１対の状態ビットを含み、前記ビット対の第１ビット
   をセットすることが前記第１信号に対応し、前記ビット
   対の第２ビットをセットすることが前記第２信号に対応
   する、請求項３に記載の分岐命令処理装置。
5. （５）前記第２手段がオペランド・アドレスに基づいて
   組織されたエントリを有するデータ依存分岐表（ＤＤＢ
   Ｔ）である、請求項４に記載の分岐命令処理装置。
6. （６）前記の第２手段及び第３手段に結合した第４手段
   をさらに含み、この第４手段は、前記状態ビットの双方
   がセットされるときはいつでも、前記データ・パケット
   内のオペランド・アドレスに対応するＤＤＢＴエントリ
   を除去するため前記オペランド・アドレスに応答する、
   請求項５に記載の分岐命令処理装置。
7. （７）前記状態ビットの両方がセットされるときはいつ
   でも、前記第１手段が前記第２手段によって生成された
   更新データ・パケットに応答しない、請求項５に記載の
   分岐命令処理装置。
8. （８）前記状態ビットの両方がセットされているときに
   はいつでも、通常所与のＢＨＴエントリに関するＢＷＧ
   事象発生時に生成される新しいＤＤＢＴエントリの生成
   を抑制する、請求項５に記載の分岐命令処理装置。
9. （９）前記第１手段が復号履歴表（ＤＨＴ）である、請
   求項２に記載の分岐命令処理装置。
10. （１０）計算機において、結果とテスト・オペランド位
    置の両方が変り得る分岐を含む分岐命令の結果の予測す
    るための装置であって、 （ａ）プロセッサと、 （ｂ）前記プロセッサによって処理される、命令とオペ
    ランドとを含む情報を記憶するための記憶装置と、 （ｃ）前記プロセッサによって処理される分岐命令の先
    行分岐行動を記憶するための分岐履歴表（ＢＨＴ）と、 （ｄ）前記オペランド中の特定のものの発生を、前記分
    岐命令中の特定のもの、及び前記分岐命令の前記先行行
    動と関連させる手段と、 （ｅ）前記分岐命令の特定の発生を決定し、また前記分
    岐命令の前記の特定の発生の結果生じた前記先行行動を
    決定する手段と、 （ｆ）オペランド中の前記の特定のもの、前記分岐命令
    中の前記の特定のもののアドレス、及び前記分岐行動と
    共に、前記分岐命令の前記の特定の発生と前記の結果的
    行動とを記憶するためのデータ依存分岐表（ＤＤＢＴ）
    と、 （ｇ）前記プロセッサによって前記記憶装置内のオペラ
    ンドになされる記憶動作を監視し、記憶されつつある所
    与のオペランドが前記ＤＤＢＴ内に記憶された前記の特
    定のオペランドの１つであるか否かを判定するための第
    １手段と、 （ｈ）前記ＤＤＢＴ内の所与の分岐命令の引き続く分岐
    行動が前記の所与の分岐命令の前記ＢＨＴ内の分岐行動
    と異なるか否かを判定するため、分岐命令の前記の特定
    の発生及び前記の結果的行動に応答する第２手段と、 （ｉ）前記の分岐行動が異なる場合に、前記ＢＨＴ内で
    の前記所与の分岐命令の分岐行動を更新するための第３
    手段と、 （ｊ）前記ＤＤＢＴによって所与のＢＨＴエントリが更
    新される場合に第１信号を記憶し、また前記第１信号の
    記憶に続いて、前記所与のＢＨＴエントリに関して誤っ
    た予測が発生した場合に第２信号を記憶するための第４
    手段 を含む分岐命令処理装置。
11. （１１）所与のＢＨＴエントリに対して前記第４手段内
    に前記第１信号及び前記第２信号の両者が記憶されてい
    るときはいつでも、前記所与のＢＨＴエントリに関して
    前記第３手段を抑制する手段をさらに含む、請求項１０
    に記載の分岐命令処理装置。
12. （１２）所与のＢＨＴエントリに対して前記第４手段内
    に前記第１信号及び前記第２信号の両者が記憶されてい
    るときはいつでも、前記所与のＢＨＴエントリに対する
    ＤＤＢＴエントリを除去する手段をさらに含む、請求項
    １０に記載の分岐命令処理装置。
13. （１３）所与のＢＨＴエントリに対して前記第４手段内
    に前記第１信号及び前記第２信号のいずれかが記憶され
    ているときはいつでも、通常所与のＢＨＴエントリに関
    する分岐不正予測（ＢＷＧ）事象発生時に生成される新
    しいＤＤＢＴエントリの生成を抑制するための手段をさ
    らに含む、請求項１０に記載の分岐命令処理装置。
14. （１４）計算機内の分岐命令を処理する方法であって、
    前記計算機はプロセッサ、前記プロセッサによって処理
    される、命令とオペランドとを含む情報を記憶するため
    の記憶装置、前記プロセッサによって処理される命令の
    先行分岐行動を記憶するための分岐履歴表（ＢＨＴ）、
    及びデータ依存分岐表（ＤＤＢＴ）を含み、前記データ
    依存分岐表はオペランドのアドレス、分岐命令のアドレ
    ス、前記分岐命令の分岐行動、前記オペランド中の特定
    のものと前記分岐命令中の特定のものとの間の関連、及
    び前記分岐命令の前記先行行動を記憶し、さらに前記方
    法が、 （ａ）前記オペランド中の特定のものの発生を前記分岐
    命令中の特定のもの及び前記分岐命令の前記先行行動と
    関連させるステップと、 （ｂ）前記分岐命令の特定の発生を決定し、また前記分
    岐命令の特定の発生の結果の前記先行行動を決定するス
    テップと、 （ｃ）前記記憶装置内に記憶されたオペランドに対して
    前記プロセッサによってなされる記憶操作をすべて監視
    して、記憶されている操作を受ける所与のオペランドが
    前記ＤＤＢＴ内に記憶された前記の特定のオペランド中
    の１個であるかどうかを決定するステップと、 （ｄ）分岐命令の前記の特定の発生と前記の結果の行動
    とに応答して、前記ＤＤＢＴ内の所与の分岐命令の続く
    分岐行動が前記ＢＨＴ内での前記所与の分岐命令の分岐
    行動と異なるか否かを判定するステップと、 （ｅ）前記の分岐行動が異なる場合に、前記の所与の分
    岐命令の前記ＢＨＴ内の分岐行動を更新するステップと
    、 （ｆ）前記所与の分岐命令に対応するＢＨＴエントリが
    前記ＤＤＢＴによって以前に更新されたことを示す第１
    信号を前記ＢＨＴ内に記憶するステップと、 （ｇ）前記所与の分岐命令に対応するＢＨＴエントリが
    、前記第１信号の記憶に続いて、前記ＢＨＴによって誤
    って予測されたことを示す第２信号を前記ＢＨＴ内に記
    憶するステップ を含む分岐命令処理方法。
15. （１５）前記の第１信号及び第２信号の両者が所与の分
    岐命令に関して前記ＢＨＴ内に記憶されているときはい
    つでも、前記所与の分岐命令の分岐行動を更新する前記
    のステップを抑制するステップをさらに含む、請求項１
    ４に記載の分岐命令処理方法。
16. （１６）前記の第１信号及び第２信号の両者が前記所与
    の分岐命令に関して前記ＢＨＴ内に記憶されているとき
    はいつでも、前記の所与の分岐命令に対するＤＤＢＴエ
    ントリを除去するステップをさらに含む、請求項１４に
    記載の分岐命令処理方法。
17. （１７）前記の第１信号または第２信号のいずれかが所
    与の分岐命令に対して前記ＢＨＴ内に記憶されていると
    きはいつでも、通常所与のＢＨＴエントリに関する分岐
    不正予測（ＢＷＧ）事象発生時に生成される新しいＤＤ
    ＢＴエントリの生成を抑制するステップをさらに含む、
    請求項１４に記載の分岐命令処理方法。
18. （１８）計算機内の分岐命令を処理する方法であって、
    前記計算機が、プロセッサ、前記プロセッサによって処
    理される、命令とオペランドとを含む情報を記憶するた
    めの記憶装置、前記プロセッサによって処理される命令
    の先行分岐行動を記憶するための分岐履歴表（ＢＨＴ）
    、及びデータ依存分岐表（ＤＤＢＴ）を含み、前記デー
    タ依存分岐表はオペランドのアドレス、分岐命令のアド
    レス、前記分岐命令の分岐行動、前記オペランド中の特
    定のものと前記分岐命令中の特定のものとの間の関連、
    及び前記分岐命令の前記先行行動を記憶し、さらに前記
    方法が、 （ａ）新たに出会った分岐実行されるときはいつでも新
    規ＢＨＴエントリを生成するステップと、（ｂ）新たに
    生成された各ＢＨＴエントリに対して第１状態信号を関
    連させるステップと、 （ｃ）自身に関連した前記第１状態信号を有するＢＨＴ
    エントリが分岐不正予測（ＢＷＧ）事象を発生するとき
    はいつでも新しいＤＤＢＴエントリを生成するステップ
    と、 （ｄ）所与のＤＤＢＴエントリにその関連ＢＨＴエント
    リを更新させる記憶動作が発生したときはいつでも前記
    第１状態信号を第２状態信号に変化させるステップと、 （ｅ）前記関連ＢＨＴエントリに対する続くＤＤＢＴ更
    新時に、前記関連ＢＨＴエントリがＢＷＧ事象を発生し
    ない限り、前記第２状態信号を保持するステップと、 （ｆ）自身に関連した前記第２状態信号を有する前記関
    連ＢＨＴエントリが、ＢＷＧ事象を発生するときはいつ
    でも前記第２状態信号を第３状態信号に変化させるステ
    ップと、 （ｇ）自身に関連した前記第３状態信号を有するすべて
    のＢＨＴエントリに対してそれ以上のＤＤＢＴ更新を抑
    制するステップ を含む分岐命令処理方法。
19. （１９）自身に関連した前記第２状態信号を有するすべ
    てのＢＨＴエントリに関する新しいＤＤＢＴエントリの
    生成を抑制するステップをさらに含む、請求項１８に記
    載の分岐命令処理方法。
20. （２０）自身に関連した前記第３状態信号を有するすべ
    てのＢＨＴエントリに関する新しいＤＤＢＴエントリの
    生成を抑制するステップをさらに含む、請求項１８に記
    載の分岐命令処理方法。
21. （２１）自身に関連した前記第３状態信号を有するすべ
    てのＢＨＴエントリに関連したＤＤＢＴエントリを除去
    するステップをさらに含む、請求項１９に記載の分岐命
    令処理方法。