JP2001505327A - １クロックサイクル内でデータをストアするよう構成されたデータメモリユニット、およびその動作方法 - Google Patents

Abstract

(57)【要約】 ロード／ストアユニットおよびデータキャッシュを有するデータメモリユニットが提供される。これは、ロード-op-ストア命令の一部であるストア命令を、データキャッシュへの１アクセスで実行することができるようにする。ロード／ストアユニットは、各バッファ記憶場所に対するウェイフィールドおよびチェックされたビットを有するロード／ストアバッファを有して構成される。ロード-op-ストア命令について、その命令のストア部分に関連するチェックされたビットは、その命令のロード部分がデータキャッシュにアクセスしかつそれにヒットした場合にセットされる。さらに、ストア部分に関連するウェイフィールドは、そのデータキャッシュの、ロード部分がヒットするウェイにセットされる。データキャッシュは、データキャッシュ内にストアされる各キャッシュラインに対するロッキングメカニズムを有して構成される。ロード-op-ストア命令のロード部分が実行されると、関連するラインは、ストア命令が実行されるまでそのラインがデータキャッシュ内に維持されるように、ロックされる。このようにして、ロード-op-ストア命令のストア部分は、そのデータキャッシュを確実にヒットするようにされる。したがってストアは、そのストアアドレスがデータキャッシュにヒットするかどうかを判定するために最初に読出サイクルを実行する必要なく、そのデータをデータキャッシュ内にストアすることが可能となる。

Description

【発明の詳細な説明】 １クロックサイクル内でデータをストアするよう構成された データメモリユニット、およびその動作方法 発明の背景 １．発明の分野 本発明は、スーパースカラマイクロプロセッサの分野に関し、より特定的には 、スーパースカラマイクロプロセッサ内のロード／ストアユニットおよびデータ キャッシュに関する。 ２．関連技術の説明 スーパースカラマイクロプロセッサは、１クロックサイクル内で複数の命令を 同時に実行することにより、かつその設計に合致する可能な限り最も短いクロッ クサイクルを特定することによって、高性能を達成する。ここで使用する用語「 クロックサイクル」とは、その間にマイクロプロセッサのパイプライン段が所定 の機能を行なう、時間間隔を表わす。クロックサイクルの終端で、結果として得 られた値が次のパイプライン段に送られる。 スーパースカラマイクロプロセッサが１クロックサイクル当たり複数の命令を 実行しかつそのクロックサイクルが短いために、スーパースカラマイクロプロセ ッサに命令およびデータを提供するには、高帯域幅メモリシステム（すなわち、 短い時間期間に多数のバイトを提供することができるメモリシステム）が必要と される。高帯域幅のメモリシステムが使用されなければ、マイクロプロセッサは 命令またはデータが提供されるのを待ちながら多数のクロックサイクルを浪費す ることとなり、その後、受取った命令および／または受取ったデータに応じた命 令を比較的少数のクロックサイクルで実行することとなる。全体としての性能は したがって、多数のアイドルクロックサイクルによって劣化する。しかし、スー パースカラマイクロプロセッサは通常、ダイナミックランダムアクセスメモリ（ ＤＲＡＭ）セルからなる大容量メインメモリとともにコンピュータシステム内に 構成される。ＤＲＡＭセルは、現代のスーパースカラマイクロプロセッサのクロ ックサイクルよりもはるかに長いアクセスタイムによって特徴付けられる。また 、ＤＲＡＭセルは典型的に、比較的細い出力バスを介して、ストアされたバイ トをスーパースカラマイクロプロセッサへと伝送する。したがって、ＤＲＡＭセ ルが提供するのは、比較的長い時間期間で比較的少数のバイトを提供するメモリ システムであって、高帯域幅のメモリシステムを形成することはできない。 スーパースカラマイクロプロセッサは通常、命令およびデータを連続して提供 するのに十分な帯域幅を有するメモリシステムとともにコンピュータシステム内 に構成されることはないため、スーパースカラマイクロプロセッサはしばしば、 キャッシュとともに構成される。キャッシュとは、記憶場所の複数のブロックで あって、マイクロプロセッサと同じシリコン基板上に構成されるかまたはその近 辺に結合される。記憶場所のそれらブロックは、先にフェッチされた命令または データバイトを保持するのに使用される。これらのバイトはキャッシュから宛先 （レジスタまたは命令処理パイプライン）へと素早く転送することが可能である 。このとき通常１または２のクロックサイクルが必要とされるが、これは、ＤＲ ＡＭメインメモリからバイトを転送するのに多数のクロックサイクルが必要とさ れるのとは対照的である。 キャッシュは、「アソシアティブ」構造へと構成され得る。アソシアティブ構 造においては、記憶場所のブロックは、行および列を有する二次元アレイとして アクセスされる。あるアドレスに存在するバイトを探すのにキャッシュをサーチ する場合、そのアドレスからの多数のビットがそのキャッシュへの「インデック ス」として使用される。このインデックスは、二次元アレイ内の特定の行を選択 する。したがって、インデックスに必要とされるアドレスビットの数は、キャッ シュ内に構成される行の数によって決定される。ある行の複数のブロック内にス トアされたバイトに関連するアドレスを調べて、その行内にストアされたいずれ かのアドレスが要求されたアドレスに一致するかどうかを判定する。一致が見つ かれば、そのアクセスは「ヒット」と呼ばれ、キャッシュが関連するバイトを提 供する。一致が発見されなければ、そのアクセスは「ミス」と呼ばれる。ミスが 検出されると、それらのバイトはメモリシステムからキャッシュ内へと転送され る。キャッシュ内にストアされたバイトに関連するアドレスもまたストアされる 。これらのストアされたアドレスは、「タグ」または「タグアドレス」と称され る。 ある行内に構成されたメモリのブロックは、その行の列を形成する。メモリの 各ブロックは「ウェイ（way）」と呼ばれ、複数のウェイが行を構成する。ウェ イは、ウェイ値をキャッシュに提供することによって選択される。ウェイ値は、 ある行についてタグを調べて、それらタグのうちの１つと要求されたアドレスと の間に一致を発見することによって決定される。１行当たり１ウェイで設計され たキャッシュは、「ダイレクトマップ方式のキャッシュ」と称される。ダイレク トマップ方式のキャッシュにおいては、タグを調べて、アクセスがヒットである かどうかを判定しなければならないが、このタグの検査は、どのバイトをキャッ シュの出力に転送するかを選択するのには必要とされない。 ダイレクトマップ方式のキャッシュもアソシアティブ方式のキャッシュも、高 い周波数（すなわち短いクロックサイクル）のスーパースカラマイクロプロセッ サにおいて使用される。どちらの種類のキャッシュについても、そのキャッシュ が単一ポートで構成されている場合には、１クロックサイクル内で１つの読出ま たは１つの書込を行なうことが可能である。キャッシュが複数ポートで構成され ている場合にも、通常はメモリの同じブロックの読出および書込を同じクロック サイクル内で行なうことはできない。キャッシュは、キャッシュアレイの大容量 および他の周知の特性により、通常は１つの読出または１つの書込を実行するの に１クロックサイクルの（すべてではないにしても）大半を必要とする、大型の 構造を有する。さらに、１クロックサイクル内にメモリの同じ場所の読出と書込 を行なうには、アレイを非常に大きくかつ遅くする必要があり、したがって、ク ロックサイクル時間およびスーパースカラマイクロプロセッサのシリコン領域に 多大な悪影響を及ぼす。 あるギャッシュのメモリ場所を同じクロックサイクル内で読出しかつ書込むこ とができないという要件のために、ストア命令を達成するのに２つのキャッシュ アクセスが必要となる。第１のキャッシュアクセスにおいては、キャッシュを読 出して、そのストア命令に関連するアドレスがヒットするかどうかが検査される 。もしアドレスがヒットすれば、第２のサイクルを使用してそのストアデータが キャッシュ内に書込まれる。もしアドレスがミスすれば、そのアドレスに関連す るバイトがキャッシュ内に転送される。バイトが転送された後、そのストア命令 は再びキャッシュにアクセスして、キャッシュ内にストアデータを書込む。少な く とも２つのキャッシュアクセスサイクルを必要とするストア命令の問題に対する 解決策が望まれる。 発明の概要 上述のような問題は、本発明に従ったロード／ストアユニットおよびデータキ ャッシュを用いるデータメモリユニットによって、大部分が解決される。ロード ／ストアユニットは、各バッファ記憶場所につき１つのウェイフィールドおよび チェックされたビットを有するロード／ストアバッファで構成される。ロード-o p-ストア命令について、命令のロード部分がデータキャッシュにアクセスしかつ ヒットした場合に、その命令のストア部分をストアする記憶場所のチェックされ たビットがセットされる。また、記憶場所のウェイフィールドは、ロード部分が その中でヒットしたデータキャッシュのウェイにセットされる。データキャッシ ュは、データキャッシュ内にストアされた各キャッシュラインに対してロッキン グメカニズムを有するよう構成される。ロード-op-ストア命令のロード部分が実 行されると、関連するラインは、そのラインがストア命令が実行されるまでその データキャッシュ内に留まるようにロックされる。このようにして、ロード-op- ストア命令のストア部分は、そのストア部分に関連するウェイフィールドによっ て示されたウェイにおいて、確実にデータキャッシュをヒットするようになる。 このロード／ストアユニットおよびデータキャッシュは、ロード-op-ストア命 令のストア部分をデータキャッシュアクセスの２クロックサイクルからデータキ ャッシュアクセスの１クロックサイクルへと有利に低減することを可能にする。 このようなデータメモリユニットを用いるスーパースカラマイクロプロセッサの 性能は、ロード-op-ストア命令が実行される所与のクロックサイクルの組におい てより多くのデータキャッシュアクセスを可能にすることによって、改善するこ とが可能である。 概して、本発明はロード／ストアユニットおよびデータキャッシュを含むデー タメモリユニットに関する。ロード／ストアユニットは、ロードおよびストア命 令を実行するように構成され、かつ、未処理の（outstanding）ストア命令およ び関連するストアデータをストアするよう構成された第１の複数の記憶場所を含 む。上記複数の記憶場所の各々は、チェックされたビットをストアするよう構成 される。データキャッシュは、ロード／ストアユニットに結合されて、キャッシ ュラインをストアするよう構成された第２の複数の記憶場所を含む。データキャ ッシュは上記第２の複数の記憶場所内にストアされたキャッシュラインをロック して、それにより、キャッシュラインが少なくともロックがリリースされるクロ ックサイクルまでは上記複数の記憶場所内にストアされたままとなるように構成 される。 本発明はさらに、データキャッシュがストアデータに関連するアドレスにヒッ トするかどうかを最初にチェックする必要なく、データキャッシュ内にストアデ ータをストアするための方法に関する。この方法は、そのストアデータに関連す るチェックされたビットがその間にセットされる第１のクロックサイクル中に、 ストアデータをデータキャッシュ内にストアするステップを含む。 図面の簡単な説明 本発明の他の目的および利点は、添付の図面を参照して以下の詳細な説明を読 むことによって明らかとなろう。図中： 図１は、本発明に従ったロード／ストアユニットおよびデータキャッシュを含 むスーパースカラマイクロプロセッサのブロック図である。 図２は、本発明に従ったロード／ストアバッファを含むロード／ストアユニッ トの、内部構成要素の一部を示す図である。 図３は、図２に示したロード／ストアバッファの記憶場所のビットフィールド を示す。 図４Ａは、本発明に従ったデータキャッシュのタグエントリを示す。 図４Ｂは、図４Ａに示したタグエントリを含むデータキャッシュタグアレイを 示し、これは、タグエントリのロックビットに対するクリアリングメカニズムを 含む。 本発明に関してはさまざまな修正例および変形例が考えられるが、本発明の特 定の実施例を例示の目的で図面に示しかつ以下に詳細に説明する。但し、それら 図面および詳細な説明は本発明をその開示した特定の形に限定することを意図す るものではなく、反対に、本発明は添付の請求の範囲で規定される本発明の精神 および範囲内に含まれるすべての修正例、等価物および変形例を網羅するもので ある。 発明の詳細な説明 ここで図１を参照して、本発明に従ったロード／ストアユニット２２２および データキャッシュ２２４を含むスーパースカラマイクロプロセッサ２００のブロ ック図が示される。図１の実施例において示されるように、スーパースカラマイ クロプロセッサ２００は、命令キャッシュ２０４に結合されたプリフェッチ／プ リデコードユニット２０２および分岐予測ユニット２２０を含む。命令整列ユニ ット２０６は、命令キャッシュ２０４と複数のデコードユニット２０８Ａ〜２０ ８Ｆ（集合的にデコードユニット２０８と称される）に結合される。各デコード ユニット２０８Ａ〜２０８Ｆは、それぞれのリザベーションステーションユニッ ト２１０Ａ〜２１０Ｆ（集合的にリザベーションステーション２１０と称される ）に結合され、各リザベーションステーション２１０Ａ〜２１０Ｆは、それぞれ の機能ユニット２１２Ａ〜２１２Ｆ（集合的に機能ユニット２１２と称される） に結合される。デコードユニット２０８、リザベーションステーション２１０、 および機能ユニット２１２はさらに、リオーダバッファ２１６、レジスタファイ ル２１８およびロード／ストアユニット２２２に結合される。最後に、データキ ャッシュ２２４はロード／ストアユニット２２２に結合するよう示され、ＭＲＯ Ｍユニット２０９は命令整列ユニット２０６に結合するよう示される。 一般に、命令キャッシュ２０４は、命令がデコードユニット２０８にディスパ ッチされるのに先立ってそれら命令を一時的にストアするよう提供された高速の キャッシュメモリである。一実施例においては、命令キャッシュ２０４は、各々 が１６バイト（ただし、各バイトは８ビットを含む）のラインで編成された、最 高３２キロバイトの命令コードをキャッシュするよう構成されている。動作中、 命令コードはプリフェッチ／プリデコードユニット２０２を介してメインメモリ （図示せず）からコードをプリフェッチすることによって、命令キャッシュ２０ ４ に提供される。なお、命令キャッシュ２０４はセットアソシアティブ構成、フル アソシアティブ構成、またはダイレクトマップ構成として実装することが可能で ある。 プリフェッチ／プリデコードユニット２０２は、メインメモリから命令コード をプリフェッチして、命令キャッシュ２０４内にストアするよう提供される。一 実施例においては、プリフェッチ／プリデコードユニット２０２はメインメモリ から命令キャッシュ２０４内へと、６４ビット幅のコードをバーストするよう構 成される。なお、プリフェッチ／プリデコードユニット２０２では、さまざまな 種類のコードプリフェッチ技術およびアルゴリズムが使用され得る。 プリフェッチ／プリデコードユニット２０２は、メインメモリから命令をプリ フェッチする際に、命令コードの各バイトに関連する以下の３つのプリデコード ビットを生成する。すなわち：開始ビット、終了ビット、および「機能」ビット である。プリデコードビットは、各命令の境界を示すタグを形成する。プリデコ ードタグもまた、所与の命令がデコードユニット２０８によって直接デコードす ることが可能であるか、または、命令がＭＲＯＭユニット２０９によって制御さ れるマイクロコード手順を呼出すことによって実行されねばならないか等の、付 加的な情報を伝送することが可能である。これについては、以下により詳細に説 明する。 表１は、プリデコードタグのエンコードの１例を示す。表に示すように、所与 のバイトが命令の第１のバイトであった場合、そのバイトに対して開始ビットが セットされる。バイトが命令の最後のバイトであった場合、そのバイトに対して 終了ビットがセットされる。特定の命令がデコードユニット２０８によって直接 デコードすることが不可能な場合、命令の第１のバイトに関連する機能ビットが セットされる。これに対し、もし命令がデコードユニット２０８によって直接デ コードすることが可能である場合には、命令の第１のビットに関連する機能ビッ トはクリアされる。特定の命令の第２のビットに対する機能ビットは、オペレー ションコード（ｏｐｃｏｄｅ）が第１のバイトである場合にクリアされ、ｏｐｃ ｏｄｅが第２のバイトである場合にはセットされる。但し、ｏｐｃｏｄｅが第２ のバイトである状況においては、第１のバイトはプレフィックスバイトである。 命令バイト数３〜８に対する機能ビット値は、そのバイトがＭＯＤＲＭもしくは ＳＩＢバイトであるか、または、そのバイトが変位データもしくは即値データを 含むかどうかを示す。 表１．開始ビット、終了ビット、および機能ビットのエンコード 上述のように、一実施例においては、ｘ８６命令セット内のある命令はデコー ドユニット２０８によって直接デコードすることが可能である。これらの命令は 、「高速経路（fast path）」命令と称される。ｘ８６命令セットにおける残り の命令は「ＭＲＯＭ命令」と称される。ＭＲＯＭ命令は、ＭＲＯＭユニット２０ ９を呼出すことによって実行される。より特定的には、ＭＲＯＭ命令に出会うと 、ＭＲＯＭユニット２０９はその命令を構文解析しかつ規定された高速経路命令 のサブセットへと逐次化して、所望の動作を達成する。高速経路命令と分類され た例示的なｘ８６命令、ならびに、高速経路命令およびＭＲＯＭ命令の双方を処 理する方法に関する説明は、さらに以下に提供される。 命令整列ユニット２０６は、命令キャッシュ２０４からの可変バイト長命令を 、デコードユニット２０８Ａ〜２０８Ｆによって形成される固定の発行位置へと チャンネル分けするよう提供される。命令整列ユニット２０６は、命令キャッシ ュ２０４によって提供された命令バイトの３つのグループから、独立してかつ並 列に命令を選択し、それらのバイトを予備発行位置の３つのグループへと配列す る。発行位置の各グループは、命令バイトのそれら３つのグループのうち１つの グル ープに関連する。予備発行位置はその後合併されて、最終的な発行位置が形成さ れる。それらの各々は、デコードユニット２０８のうち１つのユニットに結合さ れる。 ロード／ストアユニット２２２およびデータキャッシュ２２４の詳細な説明を 続ける前に、図１に示す例示的なスーパースカラマイクロプロセッサ２００内で 用いられる他のサブシステムに関する概観について説明する。図１に示した実施 例について、デコードユニット２０８の各々は、上に記載した予め定められた高 速経路命令を復号化するためのデコード回路を含む。さらに、各デコードユニッ ト２０８Ａ〜２０８Ｆは変位データおよび即値データを、対応するリザベーショ ンステーションユニット２１０Ａ〜２１０Ｆに経路付ける。デコードユニット２ ０８からの出力信号は、機能ユニットのためのビットコード化実行命令および、 オペランドアドレス情報、即値データおよび/または変位データを含む。 図１のスーパースカラマイクロプロセッサは追い越し実行を支持する。したが ってこのスーパースカラマイクロプロセッサは、リオーダバッファ２１６を用い てレジスタの読出および書込動作に関するオリジナルプログラムシーケンスの監 視を続けて、レジスタのリネームを行ない、投機的な命令の実行および分岐の誤 予測回復を可能にすることによって、精密な例外処理を容易にする。当業者には 理解されるように、リオーダバッファ２１６内の一時的な記憶場所は、レジスタ の更新に関連する命令のデコード時にリザーブされ、それにより、投機的なレジ スタ状態をストアする。リオーダバッファ２１６は先入れ先出し構成で実現され てもよく、ここで、投機的な結論はそれらが確証されかつレジスタファイルに書 込まれる間に、バッファの「最後部」へと移動し、したがって、バッファの「頭 部」には新しいエントリのために空きがつくられる。リオーダバッファ２１６は 他の特定の構成もまた可能であり、これをさらに以下に説明する。分岐予測が正 しくない場合、誤予測された経路に沿った投機的に実行された命令の結果は、そ れらがレジスタファイル２１８に書込まれるまでにバッファ内で無効とすること ができる。 デコードユニット２０８Ａ〜２０８Ｆの出力に提供された即値データおよびビ ットコード化実行命令は、それぞれのリザベーションステーションユニット２１ ０Ａ〜２１０Ｆに直接経路付けされる。一実施例においては、各リザベーション ステーションユニット２１０Ａ〜２１０Ｆは対応する機能ユニットへの発行を待 つ最高３つの未決の（pending）命令について、命令情報（すなわち、ビットコ ード化実行ビットならびにオペランド値、オペランドタグおよび/または即値デ ータ）を保持することが可能である。但し、図１の実施例に関しては、各デコー ドユニット２０８Ａ〜２０８Ｆは専用のリザベーションステーションユニット２ １０Ａ〜２１０Ｆに関連し、各リザベーションステーションユニット２１０Ａ〜 ２１０Ｆは同様に、専用の機能ユニット２１２Ａ〜２１２Ｆに関連する。したが って、６つの専用の「発行位置」が、デコードユニット２０８、リザベーション ステーションユニット２１０および機能ユニットによって形成されることになる 。整列されかつデコードユニット２０８Ａを介して発行位置０にディスパッチさ れた命令は、リザベーションステーションユニット２１０Ａに渡されて、その後 、機能ユニット２１２Ａに渡されて実行される。同様に、整列されかつデコード ユニット２０８Ｂにディスパッチされた命令は、リザベーションステーションユ ニット２１０Ｂにかつその後機能ユニット２１２Ｂに渡される、等である。 特定の命令のデコード時、もし要求されるオペランドがレジスタのロケーショ ンである場合、レジスタアドレス情報はリオーダバッファ２１６およびレジスタ ファイル２１８に同時に経路付けされる。当業者には、ｘ８６レジスタファイル が８個の３２ビットリアルレジスタ（すなわち典型的に、ＥＡＸ、ＥＢＸ、ＥＣ Ｘ、ＥＤＸ、ＥＤＰ、ＥＳＩ、ＥＤＩおよびＥＳＰと称される）を含むことが理 解されるであろう。リオーダバッファ２１６は、これらのレジスタの内容を変更 しかつしたがって追い越し実行を可能にする、結果のための一時的な記憶場所を 含む。リオーダバッファ２１６の一時的な記憶場所は、各命令についてリザーブ され、これがデコード時に、リアルレジスタのうち１つの内容を修正するよう決 定される。したがって、特定のプログラムの実行中さまざまな時点において、リ オーダバッファ２１６は所与のレジスタの投機的に実行された内容を含む、１ま たは複数の場所を有し得る。もし所与の命令のデコードに続いて、リオーダバッ ファ２１６が所与の命令内でオペランドとして使用されたレジスタに割当てられ た先行する１または複数の位置を有すると判定された場合、リオーダバッファ２ １６は対応するリザベーションステーションを、１）最も新しく割当てられた場 所の値か、または２）その値が先行する命令を実際に実行する機能ユニットによ って未だ生成されていない場合には最も新しく割当てられた場所に対するタグに 送る。もしリオーダバッファが所与のレジスタに対してリザーブされた場所を有 する場合には、そのオペランド値（またはタグ）が、レジスタファイル２１８か らではなくリオーダバッファ２１６から提供される。リオーダバッファ２１６の 要求されるレジスタに対してリザーブされている場所がない場合には、その値は レジスタファイル２１８から直接とられる。もしオペランドがメモリ場所に対応 する場合、そのオペランド値はロード／ストアユニット２２２を介してリザベー ションステーションユニットに提供される。 最適なリオーダバッファの実現に関する詳細は、マイク・ジョンソン（Mike J ohnson）による「スーパースカラマイクロプロセッサの設計（“Superscalar Mi croprocessor Design”）」、Prentice-Hall，Englewood Cliffs，New Jersey， 1991内に、および、ウイット（witt）等によって１９９３年１０月２９日に出願 された、「高性能スーパースカラマイクロプロセッサ（“High Performance Sup erscalar Microprocessor”）」と題された、同時継続中の共通に譲渡された米 国特許出願連続番号第０８／１４６，３８２号内に記載されている。これらの文 献はその全体が、ここに引用により援用される。 リザベーションステーションユニット２１０Ａ〜２１０Ｆは、対応する機能ユ ニット２１２Ａ〜２１２Ｆによって投機的に実行されるべき命令情報を一時的に ストアするよう提供される。上述のように、各リザベーションステーションユニ ット２１０Ａ〜２１０Ｆは、最高３つの未決の命令に関して命令情報をストアす ることが可能である。６個のリザベーションステーション２１０Ａ〜２１０Ｆの 各々は、対応する機能ユニットによって投機的に実行されるべきビットコード化 実行命令およびオペランドの値をストアする場所を有する。もし特定のオペラン ドが利用できない場合、そのオペランドに対するタグがリオーダバッファ２１６ から提供されて、その結果が生成されるまで（すなわち、先行する命令の実行の 完了まで）対応するリザベーションステーション内にストアされる。但し、機能 ユニット２１２Ａ〜２１２Ｆのうち１つによって命令が実行されると、その命令 の結果はその命令を待ついずれかのリザベーションステーションユニット２１０ Ａ〜２１０Ｆに直接渡され、同時にその結果はリオーダバッファ２１６を更新す るよう渡される（この技術は一般に、「結果前送り（result forwarding）」と 称される）。要求されるオペランドのいずれかの値が利用可能となった後に、命 令が機能ユニットに発行されて実行される。すなわち、もしリザベーションステ ーションユニット２１０Ａ〜２１０Ｆのうち１つ内の未決の命令に関連するオペ ランドに、リオーダバッファ２１６内の先行する結果値の場所のタグが付けられ ており、これがその要求されるオペランドを修正する命令に対応している場合に は、その命令は、その先行する命令に対するオペランド結果が得られるまで、対 応の機能ユニット２１２には発行されない。したがって、命令が実行される順序 は、オリジナルのプログラム命令のシーケンスの順序と同じでない場合があり得 る。リオーダバッファ２１６は、リードアフタライト依存が生じる状況において も、データの一貫性が確実に保たれるようにする。 一実施例においては、機能ユニット２１２の各々は、加算および減算の整数算 術演算および、シフト、回転、論理演算、ならびに分岐演算を実行するよう構成 される。但し、浮動小数点演算に対処するために浮動小数点ユニット(図示せず) もまた用いられてもよい。 機能ユニット２１２の各々はまた、条件付き分岐命令の実行に関する情報を分 岐予測ユニット２２０に提供する。もし分岐予測が正しくない場合、分岐予測ユ ニット２２０は誤予測された分岐に続いて命令処理パイプラインに入った命令を フラッシュして、プリフェッチ／プリデコードユニット２０２が命令キャッシュ ２０４またはメインメモリから必要な命令をフェッチするようにする。但し、こ のような状況においては、オリジナルのプログラムシーケンス内の命令であって 誤予測された分岐命令の後に生じる結果は、投機的に実行されてロード／ストア ユニット２２２およびリオーダバッファ２１６内に一時的にストアされた結果を 含め、廃棄される。最適な分岐予測メカニズムの構成例は周知である。 機能ユニット２１２によって生成された結果は、レジスタ値が更新されていれ ばリオーダバッファ２１６に送られ、メモリ場所の内容が変更されていればロー ド／ストアユニット２２２に送られる。もしその結果がレジスタ内にストアされ るべきである場合には、リオーダバッファ２１６はその命令がデコードされた際 にレジスタの値に対してリザーブされていた場所にその結果をストアする。結果 は、上述のように、未決の命令が、要求されるオペランド値を得るために先行す る命令実行の結果を待っている場合には、リザベーションステーションユニット ２１０Ａ〜２１０Ｆにも送られる。 一般的に、ロード／ストアユニット２２２は機能ユニット２１２Ａ〜２１２Ｆ とデータキャッシュ２２４との間にインターフェイスを提供する。一実施例にお いては、ロード／ストアユニット２２２は未決のロードまたはストオのためのデ ータおよびアドレス情報に対して１６個の記憶場所を備えたロード／ストアバッ ファを有して構成される。デコードユニット２０８は、ロード／ストアユニット ２２２へのアクセスを調停する。バッファが一杯である（full）場合、デコード ユニットはロード／ストアユニット２２２に未決のロードまたはストア要求情報 のための空きができるまで待たなければならない。機能ユニット２１２はロード ／ストアユニット２２２に対してロード／ストア命令ならびに関連するアドレス およびデータ情報を提供する。ロード／ストアユニット２２２は、データキャッ シュ２２４にアクセスして、非投機的ロード／ストア命令がキャッシュをミスし た際にデータキャッシュ２２４がメインメモリからラインをフェッチするように することによって、ロード／ストア命令を実行する。ロード／ストアユニット２ ２２はロード命令に必要なデータをリオーダバッファ２１６に、および、そのデ ータを待っているであろうリザベーションステーション２１０に戻す。ストアデ ータはロード／ストアユニット２２２によってデータキャッシュ２２４内にスト アされる。ロード／ストアユニット２２２はまた、未決のストア命令に対するロ ード命令の依存性のチェックを行なって、確実にデータの一貫性が保たれるよう にする。 データキャッシュ２２４は、ロード／ストアユニット２２２とメインメモリサ ブシステムとの間で転送されるデータを一時的にストアするよう提供される、高 速のキャッシュメモリである。一実施例においては、データキャッシュ２２４は ３２本のバイトラインを有する８個のウェイのセットアソシアティブ構造内に最 高で３２キロバイトのデータをストアする容量を有する。但し、データキャッシ ュ２２４は、セットアソシアティブ構成を含む、さまざまな具体的なメモリ構成 で実現することが可能である。 ここで図２に移って、本発明の一実施例を用いるロード／ストアユニット２２ ２のいくつかの重要な構成要素を描いた図が示される。ロード／ストアユニット ２２２は、機能ユニット２１２に結合されてロード／ストア命令、アドレスおよ びデータ情報を提供するための入力バス２５０を有する。入力バス２５０は、情 報をロード／ストアバッファ２５１に伝達する。ロード／ストアバッファ２５１ は、未処理のロード／ストア命令に関連する情報をストアする。リクエストバス ２５３は、出力制御回路２５５の制御下、マルチプレクサ回路２５４によって選 択されたとおり、データキャッシュ２２４にロード／ストア要求を伝達する。デ ータキャッシュから戻るのがヒット／ウェイバス２５６であって、これはロード ／ストアバッファ２５１に結合される。ヒット／ウェイバス５６上で、ロード／ ストアユニット２２２はデータキャッシュ２２４のヒット／ミス情報およびウェ イ値を受取る。データキャッシュ２２４において、ヒットはリクエストバス２５ ３上で伝達されたリクエストについて検出される。リオーダバッファ２１６から のクリア信号ライン２５７は、ロード／ストアバッファ２５１に関連する回路を 制御するよう結合される。 通常、ロード／ストアユニット２２２はロードまたはストアメモリリクエスト を選択して、リクエストバス２５３上でデータキャッシュ２２４に伝送する。関 連するバッファ記憶場所内の「チェックされたビット」は、現時点におけるリク エストがデータキャッシュ２２４をヒットする場合にセットされる。チェックさ れたビットは、その命令が有効であってクリア信号ライン２５７にクリア信号が アサートされない限り、セットされたままである。また、現時点におけるリクエ ストアドレスがヒットするウェイを示すデータキャッシュ２２４からのウェイ値 は、ウェイフィールド内の関連するバッファ記憶場所内にストアされる。現時点 のリクエストに関連するキャッシュ情報で現時点のリクエストのロード／ストア バッファ記憶場所を更新するのは、以下の３つの目的のためである。すなわち： １）データキャッシュをミスするロード命令を、そのミス情報で更新する、２） ストア命令を、書込がその間に発生する第２のサイクルアクセスのためのヒット およびウェイで更新する、および３）「ロード-op-ストア」命令の一部分である ストア命令を、関連するロード命令のウェイおよびヒット値で更新する。これに より、そのストアがデータキャッシュ２２４への１回のみのアクセスで実行でき るようになる。 ロード-op-ストア命令は、メモリ場所をソースおよびターゲットの双方として 使用する、ｘ８６命令である。換言すれば、ロード-op-ストア命令のオペランド のうち１つはメモリ場所であって、ロード-op-ストア命令の結果は、そのメモリ 場所内に記憶される。ロード-op-ストア命令は、スーパースカラマイクロプロセ ッサ２００上で実行される際には、ロードおよびストア命令の双方としてロード ／ストアユニット２２２にディスパッチされる。ここで、同じリオーダバッファ タグがそれら双方に関連する。ロードおよびストア命令は、ロード／ストアバッ ファ２５１内の同じ記憶場所に記憶される。キャッシュのヒットおよびウェイ情 報が、ロード-op-ストア命令のロード部分が実行される際にそのストア部分のた めに記録され、通常の２クロックサイクルストアアクセスの第１のクロックサイ クルを排除することが可能となる。ロード-op-ストア命令のロード部分の実行と ストア部分の実行との間のクロックサイクルにおいて、関連するデータキャッシ ュラインがそのデータキャッシュ内にストアされたままであることが重要である 。この機能は、以下により詳細に説明するロックビットの使用によって実現され る。 図２の実施例に示されるように、ロード／ストアバッファ２５１は、ロード／ ストア命令に関連する、リオーダバッファタグ（図２においてはＴＡＧフィール ドと示される）と、チェックされたビット（Ｃフィールド）と、ウェイフィール ド（Ｗフィールド）とを含む、記憶場所の線形アレイである。一実施例において は、ロード／ストアバッファ２５１は１６個の記憶場所で構成される。他の情報 は各ロード／ストアバッファエントリ内に記憶されるが、これは以下により詳細 に説明する。論理回路のブロックは各記憶場所に関連し、チェックされたビット を各クロックサイクルで更新する。 １エントリに関連する論理回路の実施例を、ＡＮＤゲート２５８、２５９およ び２６１、ならびにＯＲゲート２６０として図２に示す。ロード／ストアバッフ ァ２５１内の各記憶場所について、同様の回路が作成される。ＡＮＤゲート２６ １はリクエストバス２５３上のリクエストのバッファエントリをデコードする。 もしこのバッファエントリが論理回路のこのグループに関連するバッファエント リと合致する場合、これは更新が可能である。ＡＮＤゲート２６１の出力は、エ ントリが更新可能である場合にハイとなる。ＡＮＤゲート２５８は、ＡＮＤゲー ト２６１の出力およびキャッシュからのヒットビットを受ける。ＡＮＤゲート２ ５８はＯＲゲート２６０への入力のうち１つを形成し、これが記憶場所内のチェ ックされたビットをセットまたはクリアする。したがって、もしこのバッファエ ントリが現時点においてデータキャッシュ２２４にアクセスしておりかつそのア クセスがヒットする場合に、ＡＮＤゲート２５８（かつしたがってＯＲゲート２ ６０）の出力は論理１であり、チェックされたビットがセットされる。ＡＮＤゲ ート２５９は、チェックされたビットの現時点における状態およびリオーダバッ ファ２１６からのクリア信号ライン２５７を受ける。クリア信号ライン２５７上 で伝達されるクリア信号は、命令のフローを予測された経路から変更させるよう な例外、分岐誤予測または他の事象が起きる度に、リオーダバッファ２１６によ ってアサートされる。この種の事象が起こった場合、ロード／ストアバッファ内 の命令のうちいくつかをロード／ストアユニット２２２とリオーダバッファ２１ ６（図示せず）との間のメカニズムを介してキャンセルすることが必要となる場 合がある。したがって、チェックされたビットは、ロックビットがデータキャッ シュ２２４内でクリアされるために、ロード／ストアバッファ２５１内でクリア される（以下に詳細に説明する）。ＡＮＤゲート２５９はこのような機能を提供 する。チェックされたビットは、クリア信号がアサートされない限りセットされ たままであるが、アサートされた場合にはチェックされたビットはクリアされる 。 マルチプレクサ２５４および出力制御ユニット２５５は、所与のクロックサイ クルにおいてデータキャッシュ２２４へのアクセス要求を選択するのに使用され る。一実施例においては、最高２つのリクエストが各クロックサイクルで選択さ れる。本実施例においては、出力制御ユニット２５５はロード／ストアバッファ ２５１から動作を選択するのに、優先度方式を実行する。ここで、もはや投機的 ではないストア命令および、もはや投機的ではなくかつデータキャッシュをミス したロード命令には高い優先順位が与えられ、投機的であるロード命令には低い 優先順位が与えられる。但し、マルチプレクサ回路２５４が、リクエストバス２ ５３上に転送されるリクエストを生成する複数のマルチプレクサ回路として実装 されてもよい。リクエストバス２５３は、リクエストがロードタイプであれスト アタイプであれそのリクエストに関連する少なくともアドレスと、ウェイ値と、 チェックされたビットと、ストアリクエストのためのストアデータとを伝達する 。データキャッシュ２２４は、チェックされたビットがセットされていれば、関 連するウェイ値によって選択されかつリクエストアドレスによってインデックス されたキャッシュライン内にデータを記憶するよう構成される。もしチェックさ れたビットがセットされていない場合、データキャッシュ２２４はキャッシュの インデックスされたラインを読出して、そのリクエストアドレスに関してキャッ シュヒットをチェックする。一実施例においては、ロード-op-ストアビットはロ ードリクエストに対して伝達される（これについては以下に説明する）。 ロード／ストアバッファ２５１は、実施例によってそのエントリの数が変化し 得る。さらに、ロード／ストアバッファ２５１は、別個のロードバッファおよび ストアバッファとして構成されてもよく、この場合にはロードバッファはすべて のロード命令を記憶しかつストアバッファはすべてのストア命令を記憶する。さ らに、リクエストバス２５３上では１クロックサイクル当たり２つ以上のリクエ ストが転送されてもよい。 別の実施例においては、データキャッシュ２２４にアクセスするアドレスは、 ロード／ストアバッファ２５１内に記憶されたアドレスと比較される。この実施 例は、２サイクルアクセスを排除することが可能なストア命令がロード-op-スト ア命令のストア部分ではなくともよいという点において、先の実施例よりもより 一般的である。しかし、キャッシュのロッキングはより複雑である。アクセスさ れたキャッシュラインに関連するロックビットは、チェックされたビットがキャ ッシュアクセスによってセットされている場合にはセットされる必要がある。こ れは、ロードがロード-op-ストア命令の一部分であるという事実に基づいたロッ キングとは異なる。この実施例では通常、アクセスがその間に行なわれるクロッ クサイクルに続くクロックサイクル内で、キャッシュラインがロックされる。 ここで図３に移って、ロード／ストアバッファ２５１の一実施例について、ロ ード／ストアバッファ記憶場所内のビットフィールドの図が示される。フィール ド３００は、その記憶場所のためのリオーダバッファタグと、セットされている 場合にその記憶場所が現時点において有効なロードまたはストア命令を記憶して いることを示す有効ビットを含む。フィールド３０１は、機能ユニット２１２に よって提供される、ロードまたはストア命令に関連するアドレスを記憶する。フ ィールド３０１にも有効ビットが含まれ、これはセットされている場合には、ア ドレスが有効であることを示す。出力制御ユニット２５５は、このアドレス有効 ビットがセットされるまでデータキャッシュ２２４にアクセスするためのロード ／ストア命令を選択することはない。フィールド３０２は、ストア命令に関連す るデータおよび、セットされている場合にそのデータフィールドが有効であるこ とを示す有効ビットを含む。ビット３０３は上述のチェックされたビットであっ て、フィールド３０４は上に記載したウェイフィールドである。ビット３０５は 、セットされている場合にロード命令がロード-op-ストア命令のロード部分であ ることを示す、ロード命令のために使用されるビットである。このビットは、以 下に説明するように、関連するキャッシュラインに対してロックビットをセット すべきかどうかを判定するのに使用される。但し、ロード／ストアユニット２２ ２の種々の実施例によって、他のビットが記憶場所に付加されてもよい。たとえ ば、命令がデータキャッシュミスであることを示すミスビット、および、命令が ロード／ストアバッファ内の別の記憶場所に存在するストア命令に依存すること を示す依存ビット等が付加されてもよい。 ここで図４Ａに移って、一実施例におけるデータキャッシュタグエントリ内の ビットフィールドの図が示される。タグエントリは、関連するキャッシュライン の状態を示す状態フィールド４０１を有して構成される。一実施例においては、 状態フィールド４０１は２ビット幅であって、キャッシュラインのためのＭＥＳ Ｉ状態をエンコードする。当業者には理解されるように、ＭＥＳＩ状態は、以下 の状態をエンコードする。すなわち：修正されたまたは「汚損(dirty)」状態、 この場合、キャッシュラインはメインメモリ内の関連するアドレスにストアされ た内容に対して修正されており、したがって、そのキャッシュラインはデータキ ャッシュ２２４から取除かれる際にメインメモリへと書き戻されなければならな い；排他状態、この場合、キャッシュラインはデータキャッシュ２２４内に記憶 され、スーパースカラマイクロプロセッサ２００を有するシステム内に構成され た他のスーパースカラマイクロプロセッサ内にそのキャッシュラインの他のコピ ーが存在することはない；共有状態、この場合、キャッシュラインはデータキャ ッシュ２２４内に記憶されており、そのキャッシュラインの他のコピーが、スー パースカラマイクロプロセッサ２００を有するシステム内に構成された他のスー パースカラマイクロプロセッサ内にストアされている可能性がある；および、無 効状態、これは、関連するキャッシュラインが有効ではなくその中にストアされ たバイトが使用されてはならないことを示す。 タグエントリのフィールド４０２は、エントリのタグを含む。上述のように、 タグとは、メインメモリからのどのバイトがキャッシュライン内に記憶されてい るかを一意に識別するアドレスの部分である。一実施例においては、フィールド ４０２は２０ビット幅であって、キャッシュライン内に記憶されたバイトに関連 するアドレスの２０個の最上位ビットを含む。ビット４０３は上述のロックビッ トである。ビット４０３がセットされている場合、関連のキャッシュラインは、 新しいギャッシュラインがメインメモリからフェッチされてもデータキャッシュ ２２４から取除くことはできない。代わりにその行内の別のキャッシュラインが 取除かれることになる。ロックビット４０３は、それに対応するロード-op-スト アビットセットを有するロード命令が関連のキャッシュラインにアクセスしてヒ ットすることがわかった際にセットされる。各タグエントリはロックビットを有 して構成されているため、データキャッシュタグアレイ４０４は同時に複数のキ ャッシュラインについてロックを維持することが可能である。ロックビット４０ ３は、ストア命令が関連のキャッシュラインに実行される場合、または、クリア 信号ライン２５７上で伝達されたクリア信号がリオーダバッファ２１６からアサ ートされた場合に、クリアされる（以下により詳細に説明する）。 特に注意を払うべきシナリオは、ロード-op-ストア命令のロード部分が、ロッ クビットがその中に既にセットされているキャッシュラインにアクセスする場合 である。ロックビットがセットされているということは、先行するロード-op-ス トア命令がそのロード部分でそのキャッシュラインにアクセスしたが、そのスト ア部分はまだ実行されていないことを示す。その先行するロード-op-ストア命令 のストア部分がキャッシュラインにストアされると、上述のようにロックビット はクリアされる。したがって、ロックビットは、現時点におけるロード-op-スト ア命令のストア部分がデータキャッシュ２２４にアクセスする前にクリアされ、 関連するラインはキャッシュから取除くことが可能となる。ロード／ストアユニ ット２２２内の依存性チェックは、ロード部分がキャッシュにアクセスすること を防ぐ（図５〜７０に関連して以下により詳細に説明する）。ロードデータは代 わりに、ロード／ストアバッファ２５１によって提供される。一実施例において は、チェックされたビットは関連のストア部分に対してセットされることはない 。したがって、ロード-op-ストア命令のストア部分は、このシナリオを完成する のに２つのデータキャッシュアクセスを必要とする。別の実施例においては、チ ェックされたビットが関連のストア部分に対してセットされ、かつ、１ビットが そのストア命令のためにセットされる。これは、ロード部分のためのデータ、す なわち、それがデータキャッシュ２２４にアクセスする際にロックビットをリセ ットしてはならないことを示すデータを提供する。この実施例においては、双方 のストアがキャッシュへの単一のアクセス内で完了する。 ここで図４Ｂに移って、データキャッシュ２２４に関連するデータキャッシュ タグアレイ４０４がブロック図で示される。一実施例においては、データキャッ シュ２２４はセットアソシアティブ方式の８つのウェイであり、したがって、デ ータキャッシュタグアレイ４０４の各行が図４Ａに示した種類の８つのエントリ を含む。キャッシュタグアレイ４０４はまた、クリア信号ライン２５７に結合さ れ、それにより、クリア信号がアサートされるクロックサイクル中に、データキ ャッシュタグアレイ４０４内の各ロックビットがクリアされるようにする。クリ ア信号は、リオーダバッファ２１６がロード-op-ストア命令がキャンセルされた ことを検出した際に、ロックビットがクリアされるようにする。キャンセルの理 由は一例として、ロード-op-ストア命令に先立った分岐命令の分岐誤予測、およ び、ロード-op-ストア命令に先立った命令に関連する例外、等を含む。このよう なキャンセルは、１クロックサイクル内で、ロード-op-ストア命令のロード部分 の実行とその命令のストア部分との間に生じ得る。もし、ロックビットがロード -op-ストア命令によってセットされ、その命令が後にキャンセルされた場合、ロ ックビットがクリアされなければ、そのラインはデータキャッシュ２２４内にい っまでも残ったままとなる（これは、ロックビットをクリアするようストア命令 がそのラインにストアされることがないためである）。したがって、ロード-op- ストア命令のロード部分の実行の後にその命令がキャンセルされた場合には、す べてのロックビットがクリアされる。上述のクリアが行われるときにキャンセル されなかったロード-op-ストア命令のストア部分がロード／ストアバッファ２５ １（図２に示す）内に未だ存在する場合には、それらのストアはチェックされた ビットがクリアされており（ＡＮＤゲート２５９と共に図２に示す）、その実行 には２サイクルかかることになる。クリア信号がアサートされるようにする事象 はスーパースカラマイクロプロセッサ内では比較的稀であり、したがって、殆ど のロード-op-ストア命令は単一のサイクルストアの恩恵を被る。 なお、データキャッシュタグアレイ４０４は、データバイトを記憶するデータ キャッシュアレイ２２４の一部として実装されてもよく、または、物理的に別個 のアレイとして実装されてもよい。さらに、実施例によってデータキャッシュ２ ２４のアソシアティブ方式は異なる。データキャッシュ２２４がダイレクトマッ プ方式である実施例の場合、ロード／ストアバッファ２５１の記憶場所内のウェ イフィールドは使用されない場合がある。 以上の開示に従って、スーパースカラマイクロプロセッサのためのロード／ス トアユニットおよびデータキャッシュを説明した。ロード／ストアユニットとデ ータキャッシュとの組合せは、ロード-op-ストア命令のストア部分がデータキャ ッシュへの単一クロックサイクルのアクセスで実行することができるようにする 。これは、ストアによって典型的に関連のキャッシュラインをサーチするために およびデータをストアするためにそれぞれ使用される、２つのクロックサイクル とは対照的である。したがって、殆どのロード-op-ストア命令から１データキャ ッシュアクセスサイクルを取除くことによって、より高い性能が達成されるよう になる。 以上の開示が完全に理解されれば、当業者には種々の変形および修正例が明ら かとなろう。以下の請求の範囲は、そのようなすべての修正例および変形例を包 含するものと解釈されたい。

【手続補正書】特許法第１８４条の８第１項 【提出日】平成１０年７月３１日（１９９８．７．３１） 【補正内容】 請求の範囲 １．ロードおよびストア命令を実行するよう構成されたロード／ストアユニット （２２２）を含み、前記ロード／ストアユニットは未処理のストア命令および関 連のストアデータをストアするよう構成された第１の複数の記憶場所（２５１） を含み、かつ前記複数の記憶場所の各々はさらにチェックされたビットをストア するよう構成され、さらに、 前記ロード／ストアユニットに結合されたデータキャッシュ（２２４）を含み 、前記データキャッシュはキャッシュラインをストアするよう構成された第２の 複数の記憶場所を含み、前記データキャッシュは前記第２の複数の記憶場所内に ストアされたキャッシュラインをロックするよう構成されて、それにより、少な くとも前記ロックがリリースされるクロックサイクルまで前記複数の記憶場所内 に前記キャッシュラインがストアされたままとなるようにし、かつ前記第１の複 数の記憶場所のうち１つ内にストアされた前記チェックされたビットは、ロード 命令が前記第１の記憶場所のうち前記１つ内にストアされたストア命令に関連す るアドレスと同じキャッシュラインにあるロードアドレスで前記データキャッシ ュにアクセスするときにセットされ、前記チェックされたビットは、前記ロード アドレスが前記データキャッシュにヒットすることがわかるとセットされる、デ ータメモリユニット。 ２．前記データキャッシュはさらに、複数の前記キャッシュラインを同時にロッ クするよう構成される、請求項１に記載のデータメモリユニット。 ３．前記ロード／ストアユニット内の前記第１の複数の記憶場所の各々はウェイ 値をストアするよう構成される、請求項１に記載のデータメモリユニット。 ４．前記第１の複数の記憶場所のうち１つ内にストアされた前記ウェイ値は、ロ ード命令が前記第１の複数の記憶場所のうち前記１つ内にストアされたストア命 令に関連するアドレスと同じキャッシュライン内に存在するロードアドレスで前 記データキャッシュにアクセスするときに提供され、かつ前記ウェイ値は前記デ ータキャッシュの、前記ロードアドレスがその中でヒットすることがわかったウ ェイである、請求項３に記載のデータメモリユニット。 ５．前記データキャッシュは、ロックされるべき前記キャッシュラインに関連す るロックビットをセットするよう構成される、前掲の請求項のいずれかに記載の データメモリユニット。 ６．前記ロックビットは前記データキャッシュによってセットされ、かつ前記ロ ックビットは前記ロードアドレスが前記データキャッシュをヒットするとわかっ た場合にセットされる、請求項５に記載のデータメモリユニット。 ７．前記ロックビットはロード-op-ストア命令がキャンセルされるとクリアされ る、請求項５または６に記載のデータメモリユニット。 ８．前記チェックされたビットは、ロード-op-ストア命令がキャンセルされると クリアされる、請求項１に記載のデータメモリユニット。 ９．前記データキャッシュはさらに、前記ストアデータに関連する前記チェック されたビットがセットされると、前記データキャッシュ内の前記第２の複数の記 憶場所内にストアされた受信用キャッシュライン内に前記ストアデータを転送す るよう構成され、前記受信用キャッシュラインは前記ストアデータに関連するア ドレスおよび前記アドレスに関連するウェイ値によって識別される、請求項１に 記載のデータメモリユニット。 １０．前記ストアデータ、前記ストアデータに関連する前記アドレス、および前 記ウェイ値は前記ロード／ストアユニットによって提供され、前記ストアデータ 、前記ストアデータに関連する前記アドレス、および前記ウェイ値は前記ロード ／ストアユニット内の前記第１の複数の記憶場所のうち１つ内にストアされる、 請求項９に記載のデータメモリユニット。 １１．前記ロード／ストアバッファ内の前記第１の複数の記憶場所はさらに、前 記ロード／ストアユニット内の前記第１の複数の記憶場所が１つの統合されたロ ード／ストアバッファを形成するように、未処理のロード命令をストアするよう 構成される、請求項１に記載のデータメモリユニット。 １２．ストアデータをデータキャッシュ内に、前記データキャッシュが前記スト アデータに関連するアドレス上でヒットするかどうかを最初に検査する必要なく 、ストアするための方法であって、前記方法は、チェックされたビットを前記ス トアデータに関連付けるステップと、前記チェックされたビットがセットされた 場合に前記ストアデータを前記データキャッシュ内にストアするステップと、前 記 ストアデータに関連する前記アドレスと同じキャッシュライン内にロードアドレ スを有するロード命令が前記データキャッシュにアクセスして前記データキャッ シュにヒットすることがわかるクロックサイクル中に、前記チェックされたビッ トをセットするステップと、前記クロックサイクル中に前記キャッシュラインに 関連するロックビットをセットするステップとを含む、方法。 １３．前記クロックサイクル中に前記キャッシュラインに関連するウェイ値を前 記ストアデータに関連する記憶場所内にストアするステップをさらに含む、請求 項１２に記載の方法。 １４．ロード-op-ストアタイプの命令がその中でキャンセルされる後続のクロッ クサイクル中に、前記ロックビットをクリアするステップをさらに含む、請求項 １２または１３に記載の方法。 １５．前記後続のクロックサイクル中に前記チェックビットをクリアするステッ プをさらに含む、請求項１４に記載の方法。 １６．ストア命令が前記キャッシュラインに対して実行されるクロックサイクル 中に、前記キャッシュラインに関連する前記ロックビットをクリアするステップ をさらに含む、請求項１４に記載の方法。

───────────────────────────────────────────────────── フロントページの続き (72)発明者 プリケット，ジェイムズ・ケイ アメリカ合衆国、78733 テキサス州、オ ースティン、シニック・ブラフ・ドライ ブ、9802 【要約の続き】 ストア部分は、そのデータキャッシュを確実にヒットす るようにされる。したがってストアは、そのストアアド レスがデータキャッシュにヒットするかどうかを判定す るために最初に読出サイクルを実行する必要なく、その データをデータキャッシュ内にストアすることが可能と なる。

Claims (1)

1. 【特許請求の範囲】 １．ロードおよびストア命令を実行するよう構成されたロード／ストアユニット を含み、前記ロード／ストアユニットは未処理のストア命令および関連のストア データをストアするよう構成された第１の複数の記憶場所を含み、前記複数の記 憶場所の各々はさらにチェックされたビットをストアするよう構成され、さらに 、 前記ロード／ストアユニットに結合されたデータキャッシュを含み、前記デー タキャッシュはキャッシュラインをストアするよう構成された第２の複数の記憶 場所を含み、かつ前記データキャッシュは前記第２の複数の記憶場所内にストア されたキャッシュラインをロックするよう構成され、それにより、少なくとも前 記ロックがリリースされるクロックサイクルまで前記複数の記憶場所内に前記キ ャッシュラインがストアされたままとなるようにする、データメモリユニット。 ２．前記データキャッシュはさらに、複数の前記キャッシュラインを同時にロッ クするよう構成される、請求項１に記載のデータメモリユニット。 ３．前記ロード／ストアユニット内の前記第１の複数の記憶場所の各々はウェイ 値をストアするよう構成される、請求項１に記載のデータメモリユニット。 ４．前記第１の複数の記憶場所のうち１つ内にストアされた前記ウェイ値は、ロ ード命令が前記第１の複数の記憶場所のうち前記１つ内にストアされたストア命 令に関連するアドレスと同じキャッシュライン内に存在するロードアドレスで前 記データキャッシュにアクセスする第１のクロックサイクル中に提供され、かつ 前記ウェイ値は前記データキャッシュの、前記ロードアドレスがその中でヒット することが発見されたウェイである、請求項３に記載のデータメモリユニット。 ５．前記第１の複数の記憶場所のうち１つ内にストアされた前記チェックされた ビットは、前記第１の複数の記憶場所のうち前記１つ内に記憶されたストア命令 に関連するアドレスと同じキャッシュライン内に存在するロードアドレスでロー ド命令が前記データキャッシュにアクセスする第１のクロックサイクル中に、前 記ロード／ストアユニットによってセットされ、かつ前記第１の複数の記憶場所 のうち前記１つ内にストアされた前記チェックされたビットは、前記ロードアド レスが前記データキャッシュをヒットすると発見された場合にセットされる、請 求項１に記載のデータメモリユニット。 ６．前記データキャッシュは、ロックされるべき前記キャッシュラインに関連す るロックビットをセットするよう構成される、請求項１に記載のデータメモリユ ニット。 ７．前記ロックビットは、ロード命令が前記ロード／ストアユニットの前記第１ の複数の記憶場所のうち１つ内にストアされたストア命令に関連するアドレスと 同じキャッシュライン内に存在するロードアドレスで前記データキャッシュにア クセスする第１のクロックサイクル中に前記データキャッシュによってセットさ れ、かつ前記ロードアドレスが前記データキャッシュをヒットするとわかった場 合に前記ロックビットはセットされる、請求項６に記載のデータメモリユニット 。 ８．前記ロックビットはロード-op-ストア命令がその中でキャンセルされる第１ のクロックサイクル中にクリアされる、請求項６に記載のデータメモリユニット 。 ９．前記ロード／ストアユニット内の前記第１の複数の記憶場所内にストアされ た前記チェックされたビットは、ロード-op-ストア命令がその中でキャンセルさ れる第１のクロックサイクル中にクリアされる、請求項１に記載のデータメモリ ユニット。 １０．前記データキャッシュはさらに、前記ストアデータに関連する前記チェッ クされたビットがセットされる第１のクロックサイクル中に、前記データキャッ シュ内の前記第２の複数の記憶場所内にストアされた受信用キャッシュライン内 に前記ストアデータを転送するよう構成され、かつ前記受信用キャッシュライン は前記ストアデータに関連するアドレスおよび前記アドレスに関連するウェイ値 によって識別される、請求項１に記載のデータメモリユニット。 １１．前記ストアデータ、前記ストアデータに関連する前記アドレス、および前 記ウェイ値は前記ロード／ストアユニットによって提供され、前記ストアデータ 、前記ストアデータに関連する前記アドレス、および前記ウェイ値は前記ロード ／ストアユニット内の前記第１の複数の記憶場所のうち１つ内にストアされる、 請求項１０に記載のデータメモリユニット。 １２．前記ロード／ストアバッファ内の前記第１の複数の記憶場所はさらに、前 記ロード／ストアユニット内の前記第１の複数の記憶場所が１つの統合されたロ ード／ストアバッファを形成するように、未処理のロード命令をストアするよう 構成される、請求項１に記載のデータメモリユニット。 １３．ストアデータに関連するアドレス上のヒットについてデータキャッシュを 最初に検査する必要なく、前記データキャッシュ内に前記ストアデータをストア するための方法であって、前記ストアデータに関連するチェックされたビットが その中でセットされる第１のクロックサイクル中に前記ストアデータを前記デー タキャッシュ内にストアするステップを含む、方法。 １４．前記ストアデータに関連する前記アドレスと同じキャッシュライン内にロ ードアドレスを有するロード命令が前記データキャッシュにアクセスして前記デ ータキャッシュにヒットすることが発見される第２のクロックサイクル中に、前 記チェックビットをセットするステップをさらに含む、請求項１３に記載の方法 。 １５．前記キャッシュラインに関連するウェイ値を前記第２のクロックサイクル 中に前記ストアデータに関連する記憶場所内にストアするステップをさらに含む 、請求項１４に記載の方法。 １６．前記第２のクロックサイクル中に前記キャッシュラインに関連するロック ビットをセットするステップをさらに含む、請求項１４に記載の方法。 １７．ロード-op-ストアタイプの命令がその中でキャンセルされる第３のクロッ クサイクル中に、前記ロックビットをクリアするステップをさらに含む、請求項 １６に記載の方法。 １８．前記第３のクロックサイクル中に前記チェックビットをクリアするステッ プをさらに含む、請求項１７に記載の方法。 １９．ストア命令が前記キャッシュラインに対して実行される第４のクロックサ イクル中に、前記キャッシュラインに関連する前記ロックビットをクリアするス テップをさらに含む、請求項１７に記載の方法。