JPH07334428A

JPH07334428A - キャッシュメモリ

Info

Publication number: JPH07334428A
Application number: JP6131754A
Authority: JP
Inventors: Takashi Miyamori; 高宮森
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 1994-06-14
Filing date: 1994-06-14
Publication date: 1995-12-22
Also published as: EP0687979A1; KR960002009A

Abstract

(57)【要約】【目的】この発明は、同一セット内の少なくとも１つ
のブロックデータはロックできないようにして、キャッ
シュのリフィル制御を簡単化するとともに、構成の小型
化ならびに性能低下を防止するキャッシュメモリを提供
することを目的とする。【構成】この発明は、キャッシメモリシステム１０に
おけるキャッシメモリ部１１の同一セットの複数のブロ
ックデータの内すべてのブロックデータがロックされな
いようにキャッシュコントロール部１２によりロックビ
ットＬ及びリプレースビットＲを更新制御して、少なく
とも１つのブロックデータのリフィルを可能とし、リフ
ィル処理を容易に行うように構成されてなる。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、計算機システムに用い
られるキャッシュメモリに関し、特にセットアソシアテ
ィブ方式とフルアソシアティブ方式のキャッシュにおい
て、キャッシュに格納された特定のブロックをキャッシ
ュ内にロックして置き換え（リプレース）られないよう
に制御するキャッシュメモリに関する。

【０００２】

【従来の技術】ロック機能を有するキャッシュを内蔵す
るマイクロプロセッサとしては、例えば富士通ＭＢ８６
９３０（参考文献「富士通半導体デバイス PROCESSO
R MANUAL SPARClite ユーザーマニュアルMB86930 」）
がある。

【０００３】図１２は従来のロック機能を有するキャッ
シュメモリの構成を示す図である。

【０００４】図１２に示す従来例では、キャッシュサイ
ズは２Ｋバイト、２ウェイセットアソシアティブ方式、
ブロックサイズ１６バイトという構成である。ウェイ数
は２で、各ウェイのセット数は６４である。ブロックサ
イズが１６バイトで２Ｋバイトのキャッシュを構成して
いる。

【０００５】個々のブロック毎に、１ビットのバリッド
ビットＶ０，Ｖ１、ブロックデータがロックされている
か否かを示す１ビットのロックビットＬ０，Ｌ１、２２
ビットのブロックアドレスＢＡｄｄｒ０，Ｂａｄｄｒ
１、１６バイト（１２８ビット）のブロックデータＢＤ
ａｔａ０，ＢＤａｔａ１が格納される。なお、リプレー
スするデータを示すリプレースビットは、図示しないが
バリッドビット及びロックビットと同様にして設けられ
ている。

【０００６】図１３は図１２に示す従来のキャッシュの
アドレス構成を示す図である。

【０００７】図１３において、３２ビットのアドレスの
うちビット９からビット４の６ビットはセットアドレス
であり、キャッシュのセットを指定する。指定されたセ
ットのＢＡｄｄｒ０及びＢＡｄｄｒ１とアドレスのビッ
ト３１からビット１０のブロックアドレスが比較され、
一致するとヒットとなり、不一致の場合はミスヒットと
なる。アドレスのビット３から０はブロック内のアドレ
スを示す。

【０００８】上記従来例では、全ブロックに対応してロ
ックビットがあるので、同一セットの２つのブロックが
同時にロックされていることがある。図１２に示す構成
では、セット番号２の２つのブロックがともにロック
（ロックビットＬ０とＬ１がともに１）されている。ま
た、ウェイ０にはブロックアドレスＡのデータが、ウェ
イ１にはブロックアドレスＣのデータが格納されている
とする。このような状態において、セットアドレスが２
でブロックアドレスがＡでもＣでもないデータがアクセ
スされると、キャッシュミスが発生する。この場合は、
両方のウェイがロックされているのでリプレースは行わ
れない。このため、ミスしたデータはキャッシュに置く
ことなく処理されなければならない。

【０００９】

【発明が解決しようとする課題】以上説明したように、
従来のキャッシュメモリでは、同一のセットの両方のウ
ェイがロックされる場合があり、このような場合には、
そのセットアドレスのデータはキャッシュに置くことが
できなくなる。このように、ロックビットの状態、すな
わちデータがロックされているか否かによってキャッシ
ュのリプレースの制御が異なり、制御が複雑になるとい
う不具合が生じていた。

【００１０】また、各ウェイごとにロックビットが必要
となり、ハードウエアが大型化するという不具合を招い
ていた。

【００１１】さらに、キャッシュシステムによっては、
論理的なブロックサイズをプログラムで変更できるもの
がある。このようなキャッシュシステムでは、論理的な
ブロックサイズが拡大された際に、拡大されたブロック
の一部が上記のようにロックされてキャッシュに置くこ
とができないことがある。このような場合に、キャッシ
ュに置けなかったデータに対するキャッシュミスヒット
の度に、再度拡大されたブロックサイズ全体がキャッシ
ュにリフィル（置き換え処理）されることになる。

【００１２】このため、ミスヒットしたデータ以外でも
リフィル処理されるため、無駄なリフィルサイクルが必
要となり、そのための処理時間だけ性能が低下してしま
うという欠点があった。

【００１３】そこで、本発明は、上記に鑑みてなされた
ものである、その目的とするところは、同一セット内の
少なくとも１つのブロックデータはロックできないよう
にして、キャッシュのリフィル制御を簡単化するととも
に、構成の小型化ならびに性能低下を防止するキャッシ
ュメモリを提供することにある。

【００１４】

【課題を解決するための手段】上記目的を達成するため
に、請求項１記載の発明は、タグアドレスを格納するタ
グアドレス記憶領域と、そのタグアドレスに対応するブ
ロックデータを格納するデータ記憶領域と、リプレース
を禁止するか否かをブロック毎に設定可能とするための
ロック情報記憶領域とを有し、複数のブロックを１つの
セットとして管理するセットアソシアティブ方式又はフ
ルアソシアティブ方式のキャッシュメモリであって、同
一セット内のすべてのブロックがロックされないように
ブロックのロック情報を同一セット内の他のブロックの
ロック情報と関連させて管理する制御回路を有して構成
される。

【００１５】請求項２記載の発明は、セットアソシアテ
ィブ方式又はフルアソシアティブ方式のキャッシュメモ
リにおいて、同一セット内の複数のブロックデータから
次にリプレースするブロックデータを指定する情報を格
納するリプレース情報記憶領域と、同一セット内のブロ
ックデータの置き換えを禁止してキャッシュ内に保持す
るように指定するロック情報を格納するロック情報記憶
領域と、各ブロック毎にブロックデータが有効であるか
否かを示すバリッド情報を格納するバリッド情報記憶領
域と、各ブロック毎に格納されているブロックデータの
ブロックアドレスを格納するブロックアドレス記憶領域
と、各ブロックのブロックデータを格納するブロックデ
ータ記憶領域を備えたメモリ部と、前記メモリ部のバリ
ッド情報記憶領域に格納されたバリッド情報が有効なブ
ロックにおける前記ブロックアドレス記憶領域に格納さ
れたブロックアドレスと、キャッシュアクセスの際に外
部から入力されるブロックアドレスとを比較して、両者
が一致した時にヒット信号を出力する比較器と、キャッ
シュアクセスの際に、アクセスされたセットの前記リプ
レース情報記憶領域に格納されたリプレース情報と、前
記ロック情報記憶領域に格納されたロック情報と、比較
器から出力されるヒット信号と、ブロックデータをキャ
ッシュにロックすることを指示するオートロック信号の
入力により、同一セット内のすべてのブロックがロック
されないようにアクセス後のリプレース情報、ロック情
報及びバリッド情報を更新制御するキャッシュコントロ
ール回路とから構成される。

【００１６】請求項３記載の発明は、請求項２記載の発
明において、前記キャッシュメモリは、２ウェイセット
アソシアティブ方式のキャッシュメモリであって、前記
メモリ部のリプレース情報記憶領域は、各セット毎に次
にリプレースされるか否かのウェイを指定する１ビット
の情報を格納し、前記メモリ部のロック情報記憶領域
は、各セット毎にセットのいずれかのウェイがロックさ
れているか否かを指定する１ビットの情報を格納し、前
記キャッシュコントロール回路は、いずれかのウェイの
ブロックデータがロックされている場合は、前記リプレ
ース情報記憶領域に格納されているリプレース情報を更
新しないように制御してなる。

【００１７】請求項４記載の発明は、請求項２記載の発
明において、前記メモリ部のロック情報記憶領域は、各
ブロック毎にそのブロックがロックされているか否かを
指定する１ビットの情報を格納し、前記キャッシュコン
トロール回路は、同一セット内のすべてのブロックデー
タがロックされないように前記ロック情報記憶領域に格
納された情報を更新制御してなる。

【００１８】

【作用】上記構成において、この発明は、同一セットの
複数のブロックデータの内すべてのブロックデータがロ
ックされないようにして、少なくとも１つのブロックデ
ータのリフィルを可能とし、リフィル処理を容易に行う
ようにしている。

【００１９】

【実施例】以下、図面を用いてこの発明の実施例を説明
する。

【００２０】図１は請求項１，２又は３記載の発明の一
実施例に係わるキャッシュメモリシステムの構成を示す
図である。

【００２１】図１において、キャッシュメモリシステム
１０は、キャッシュメモリ部１１、キャッシュコントロ
ーラ部１２、比較器１３，１４及びセレクタ１５を備え
て構成されている。

【００２２】キャッシュメモリシステム１０は、外部よ
りクロックｃｌｏｃｋ、キャッシュアドレスＢＡｄｄｒ
ＩｎとＳＡｄｄｒＩｎ、リード信号ＲＤ、ライト信号Ｗ
Ｒ、リフィル信号Ｒｅｆｉｌｌによってアクセスされ
る。

【００２３】外部からのリードアクセスの時は、リード
信号ＲＤがアクティブ（例えば“０”）になり、キャッ
シュアドレスに対応したデータがキャッシュにヒットす
ればその値がブロックデータ出力ＢＤａｔａＯｕｔに出
力される。ライトアクセスの時は、ライト信号ＷＲがア
クティブ（０）になり、キャッシュアドレスがヒットし
た時は、ＢＤａｔａＩｎのデータがキャッシュに格納さ
れる。リフィルアクセスの時は、Ｒｅｆｉｌｌ信号がア
クティブ（０）になり、ＢＤａｔａＩｎのデータがキャ
ッシュに格納される。オートロック信号ＤＡＬｃは、デ
ータをキャッシュへロックするように指示する信号であ
る。オートロック信号が有効（例えば“１”）のときに
アクセスされたキャッシュブロックはキャッシュにロッ
クされる。

【００２４】次に、キャッシュメモリシステム１０内の
個々のブロックを説明する。

【００２５】キャッシュメモリ部１１は、キャッシュサ
イズが１Ｋバイト、２ウェイセットアソシアティブ方
式、ブロックサイズは４バイトである。したがってセッ
ト数は１２８である。アドレスが３２ビットの場合は８
ビット目から２ビット目の７ビットがセットアドレスと
なり、アドレスの３１ビット目から９ビット目の２３ビ
ットがブロックアドレスとなる。

【００２６】また、キャッシュメモリ部１１は、セット
毎にリプレースビットＲ、ロックビットＬ、ウェイ０の
バリッドビットＶ０、ウェイ０のブロックアドレスＢＡ
ｄｄｒ０、ウェイ０のブロックデータＢＤａｔａ０、ウ
ェイ１のバリッドビットＶ１、ウェイ１のブロックアド
レスＢＡｄｄｒ１、ウェイ１のブロックデータＢＤａｔ
ａ１からなる。すなわち、１２８組のバリッドビットＶ
０、ブロックアドレスＢＡｄｄｒ０、ブロックデータＢ
Ｄａｔａ０によりウェイ０が構成され、１２８組のバリ
ッドビットＶ１、ブロックアドレスＢＡｄｄｒ１、ブロ
ックデータＢＤａｔａ１によりウェイ１が構成されてお
り、ウェイ０の１組のバリッドビットＶ０、ブロックア
ドレスＢＡｄｄｒ０、ブロックデータＢＤａｔａ０及び
ウェイ１の１組のバリッドビットＶ１、ブロックアドレ
スＢＡｄｄｒ１、ブロックデータＢＤａｔａ１に対して
１つのリプレースビットＲならびにロックビットＬが対
応して１つのセットを構成している。

【００２７】リプレースビットＲは、次にリプレースさ
れるウェイを示す１ビット情報である。リプレースビッ
トＲが例えば“０”の時は次にウェイ０がリプレースさ
れ、“１”の時はウェイ１がリプレースされる。

【００２８】ロックビットＬは、セットのいずれのウェ
イがロックされているかを示す１ビットの情報である。
ロックビットＬが例えば“０”の時はウェイ０，１とも
にロックされていない。ロックビットＬが“１”の時
は、リプレースビットＲを反転したウェイが常にキャッ
シュに置かれてロックされる、リプレースアルゴリズム
として例えばＬＲＵ方式を採ると、ロックビットＬが
“０”でロックされていない時はリプレースビットＲは
最近にアクセスされたのと反対のウェイを示す。ロック
ビットＬが“１”で一方のウェイがロックされている時
は、リプレースビットＲは常にリプレース可能なウェイ
を示す。

【００２９】ウェイ０のバリッドビットＶ０、ウェイ１
のバリッドビットＶ１は、それぞれウェイ０、ウェイ１
に有効なデータが置かれているか否かを示す１ビットの
情報であり、初期化後にすべて“１”となる。ウェイ０
のバリッドビットＶ０、ウェイ１のバリッドビットＶ１
は例えば“１”の時に有効であることを示す。

【００３０】ブロックアドレスＢＡｄｄｒ０、ＢＡｄｄ
ｒ１は、それぞれウェイ０、ウェイ１に格納されている
ブロックのブロックアドレスを示す２３ビットの情報で
ある。ウェイ０のブロックデータＢＤａｔａ０、ウェイ
１のブロックデータＢＤａｔａ１は、それぞれ、ウェイ
０、ウェイ１に格納されている４バイト（３２ビット）
のブロックデータである。

【００３１】キャッシュコントローラ部１２は、キャッ
シュメモリシステム１０の外部から入力されるリード信
号ＲＤ、ライト信号ＷＲ、リフィル信号Ｒｅｆｉｌｌ、
クロック信号ｃｌｏｃｋ、オートロック信号ＤＡＬｃ
と、キャッシュメモリ部１１から入力されるリプレース
ビットＲ、ロックビットＬ、ウェイ０のバリッドビット
Ｖ０、ウェイ１のバリッドビットＶ１、ヒット信号ｈｉ
ｔ０，ｈｉｔ１に基づいてキャッシュメモリ部１１を制
御する。

【００３２】比較器１３は、アクセスされたセットのウ
ェイ０のバリッドビットＶ０が“１”で有効な時に、ブ
ロックアドレス入力ＢＡｄｄｒＩｎとウェイ０のブロッ
クアドレスＢＡｄｄｒ０とを比較して一致した時にヒッ
ト信号ｈｉｔ０を有効（１）にする。

【００３３】比較器１４は、アクセスされたセットのウ
ェイ１のバリッドビットＶ１が“１”で有効な時に、ブ
ロックアドレス入力ＢＡｄｄｒＩｎとウェイ１のブロッ
クアドレスＢＡｄｄｒ１とを比較して一致した時にヒッ
ト信号ｈｉｔ１を有効（１）にする。

【００３４】セレクタ１５は、ヒット信号ｈｉｔ０とｈ
ｉｔ１に基づいてヒットした方のブロックデータをキャ
ッシュメモリシステム１０の外部へ出力する。ｈｉｔ０
が有効の時にウェイ０のブロックデータＢＤａｔａ０
を、ｈｉｔ１が有効の時にウェイ１のブロックデータＢ
Ｄａｔａ１を出力する。

【００３５】次に、キャッシュアクセスによるキャッシ
ュメモリ部１１の状態遷移を図２を参照して説明する。

【００３６】キャッシュのアクセスには、キャッシュの
読み出し（リード）、キャッシュへの書き込み（ライ
ト）と、キャッシュミスヒット後の主記憶からのデータ
読み込み（リフィル）がある。

【００３７】ヒット時のキャッシュメモリ部１１の状態
遷移を説明する。

【００３８】図２において、リードヒット、ライトヒッ
ト、リフィルヒットの場合は、同じようにして状態遷移
する。

【００３９】まず、オートロック信号ＤＡＬｃが無効
（０）でかつロックビットＬが無効（０）の時は、キャ
ッシュへヒットアクセスすると、リプレースビットＲを
ヒットしなかったウェイにする。また、ロックビットＬ
を無効（０）のままとする。

【００４０】次に、オートロック信号ＤＡＬｃが無効
（０）でかつロックビットＬが有効（１）の時は、キャ
ッシュへヒットアクセスすると、リプレースビットＲを
変化させない。また、ロックビットＬも有効（１）のま
まである。この場合は、一方のウェイのブロックはロッ
クされてリプレースできないように、ヒットしたウェイ
とは無関係にリプレースビットＲは常にロックされてい
ないブロックのウェイを示す。

【００４１】次に、オートロック信号ＤＡＬｃが有効
（１）でかつロックビットＬが無効（０）の時は、キャ
ッシュへヒットアクセスすると、リプレースビットＲは
ヒットしなかったウェイとし、ロックビットＬを有効
（１）にする。これにより、ヒットしたブロックをキャ
ッシュにロックする。

【００４２】次に、オートロック信号ＤＡＬｃが有効
（１）でかつロックビットＬが有効（１）の時は、キャ
ッシュへヒットアクセスすると、リプレースビットＲを
変化させない。ロックビットＬは有効（１）のままにす
る。この場合は、すでにロックされているブロックのデ
ータを優先してロックし続ける。オートロック信号ＤＡ
Ｌｃが有効の時のアクセスであるが、この時ヒットした
ブロックはキャッシュにはロックされない。

【００４３】次に、リフィルミス時のキャッシュメモリ
部１１の状態遷移を図３を参照して説明する。

【００４４】図３において、オートロック信号ＤＡＬｃ
が無効（０）でかつロックビットＬが無効（０）の時
は、リフィルアクセスがミスすると、リプレースビット
Ｒで指定されるウェイをリプレースするのでＲビットを
反転する。また、ロックビットＬを無効（０）のままと
し、リプレースしたウェイのバリッドビットＶ０あるい
はＶ１をセットする。

【００４５】次に、オートロック信号ＤＡＬｃが無効
（０）でかつロックビットＬが有効（１）の時は、リフ
ィルアクセスがミスすると、リプレースビットＲは変化
させない。また、ロックビットＬも有効（１）のままで
ある。この場合は、一方のウェイのブロックはロックさ
れてリプレースはできないようになっているので、リプ
レースビットＲは常にロックされていないブロックのウ
ェイを示す。また、リプレースしたウェイのバリッドビ
ットＶ０あるいはＶ１をセットする。

【００４６】次に、オートロック信号ＤＡＬｃが有効
（１）でかつロックビットＬが無効（０）の時は、リフ
ィルアクセスがミスすると、リプレースビットＲで指定
されるウェイをリプレースするのでＲビットを反転す
る。オートロック信号ＤＡＬｃが有効なのでロックビッ
トＬを有効（１）にする。これにより、リプレースした
ウェイのブロックをキャッシュにロックする。また、リ
プレースしたウェイのバリッドビットＶ０あるいはＶ１
をセットする。

【００４７】次に、オートロック信号ＤＡＬｃが有効
（１）でかつロックビットＬが有効（１）の時は、リフ
ィルアクセスがミスすると、リプレースビットＲを変化
させない。ロックビットＬは有効（１）のままとする。
この場合は、すでにロックされているブロックのデータ
を優先してロックし続ける。オートロック信号ＤＡＬｃ
が有効の時のアクセスであるが、この時リプレースした
ブロックはキャッシュにはロックされない。また、リプ
レースしたウェイのバリッドビットＶ０あるいはＶ１を
セットする。

【００４８】リードミス、ライトミスの場合は、キャッ
シュメモリ部１１の状態遷移はなく、前の状態をそのま
ま保持している。

【００４９】次に、リードヒット時の動作タイミングを
図４の動作タイミングチャートを参照して説明する。

【００５０】図４において、クロックｃｌｏｃｋが
“１”の時に、セットアドレス入力ＳＡｄｄｒＩｎによ
り対応するセットのロックビットＬｏｌｄ（それまでの
状態のロックビットの値をＬｏｌｄとし、次の状態のロ
ックビットの値をＬｎｅｗとする）、リプレースビット
Ｒｏｌｄ（それまでの状態のリプレースビットの値をＲ
ｏｌｄとし、次の状態のリプレースビットの値をＲｎｅ
ｗとする）、ウェイ０のバリッドビットＶ０、ウェイ１
のバリッドビットＶ１、ウェイ０のブロックアドレスＢ
Ａｄｄｒ０、ウェイ１のブロックアドレスＢＡｄｄｒ１
が読み出される。比較器１３と比較器１４にて、ブロッ
クアドレス入力ＢＡｄｄｒＩｎとＢＡｄｄｒ０及びＢＡ
ｄｄｒ１が比較され、ヒットしたウェイのヒット信号ｈ
ｉｔ０あるいはｈｉｔ１がアクティブ（１）になる。

【００５１】キャッシュコントローラ部１２は、クロッ
クｃｌｏｃｋの立ち下がりから、次の状態のロックビッ
トＬｎｅｗとリプレースビットＲｎｅｗを出力し、キャ
ッシュへの書き込みを制御する信号ＴａｇＷＲ信号をア
クティブ（０）にする。また、ヒットしたデータをＢＤ
ａｔａＯｕｔへ出力する。次のクロックの立ち上がりで
ＴａｇＷＲ信号がインアクティブ（１）となり、その立
ち上がりでロックビットＬｎｅｗとリプレースビットＲ
ｎｅｗの値がヒットしてアクセスされているセットのリ
プレースビットＲ、ロックビットＬに格納される。

【００５２】次に、ライトヒット時の動作タイミングを
図５に示す動作タイミングチャートを参照して説明す
る。

【００５３】図５において、クロックｃｌｏｃｋが
“１”の時に、セットアドレス入力ＳＡｄｄｒＩｎによ
り対応するセットのロックビットＬｏｌｄ、リプレース
ビットＲｏｌｄ、ウェイ０のバリッドビットＶ０、ウェ
イ１のバリッドビットＶ１、ウェイ０のブロックアドレ
スＢＡｄｄｒ０、ウェイ１のブロックアドレスＢＡｄｄ
ｒ１が読み出される。比較器１３と比較器１４にて、ブ
ロックアドレス入力ＢＡｄｄｒＩｎとＢＡｄｄｒ０及び
ＢＡｄｄｒ１が比較され、ヒットしたウェイのヒット信
号ｈｉｔ０あるいはｈｉｔ１がアクティブ（１）にな
る。

【００５４】キャッシュコントローラ部１２は、クロッ
クｃｌｏｃｋの立ち下がりから次の状態のロックビット
ＬｎｅｗとリプレースビットＲｎｅｗを出力し、キャッ
シュへの書き込みを制御するＴａｇＷＲ信号をアクティ
ブ（０）にする。また、データ入力ＢＤａｔａＩｎをヒ
ットしたキャッシュブロックへ書き込むため、制御信号
ＢＤａｔａＷＲ０あるいはＢＤａｔａＷＲ１をアクティ
ブ（０）にする。

【００５５】次のクロックの立ち上がりでＴａｇＷＲ信
号と、制御信号ＢＤａｔａＷＲ０あるいはＢＤａｔａＷ
Ｒ１がインアクティブ（１）となる。その立ち上がりで
ロックビットＬｎｅｗとリプレースビットＲｎｅｗの値
がヒットしてアクセスされているセットのリプレースビ
ットＲ、ロックビットＬに格納される。また、制御信号
ＢＤａｔａＷＲ０あるいはＢＤａｔａＷＲ１の立ち上が
りでブロックデータ入力ＢＤａｔａＩｎがヒットしたキ
ャッシュのブロックデータＢＤａｔａ０あるいはＢＤａ
ｔａ１に格納される。

【００５６】次に、リフィルヒット時の動作タイミング
を図６の動作タイミングチャートを参照して説明する。

【００５７】クロックｃｌｏｃｋが“１”の時に、セッ
トアドレス入力ＳＡｄｄｒＩｎにより対応するセットの
ロックビットＬｏｌｄ、リプレースビットＲｏｌｄ、ウ
ェイ０のバリッドビットＶ０、ウェイ１のバリッドビッ
トＶ１、ウェイ０のブロックアドレスＢＡｄｄｒ０、ウ
ェイ１のブロックアドレスＢＡｄｄｒ１が読み出され
る。比較器１３と比較器１４にて、ブロックアドレス入
力ＢＡｄｄｒＩｎとＢＡｄｄｒ０及びＢＡｄｄｒ１が比
較され、ヒットしたウェイのヒット信号ｈｉｔ０あるい
はｈｉｔ１がアクティブ（１）となる。

【００５８】キャッシュコントローラ部１２は、クロッ
クｃｌｏｃｋの立ち下がりから、次の状態のロックビッ
トＬｎｅｗとリプレースビットＲｎｅｗを出力し、キャ
ッシュへの書き込みを制御するＴａｇＷＲ信号をアクテ
ィブ（０）にする。また、データ入力ＢＤａｔａＩｎを
ヒットしたキャッシュブロックへ書き込むため、制御信
号ＢＤａｔａＷＲ０あるいはＢＤａｔａＷＲ１をアクテ
ィブ（０）にする。

【００５９】次のクロックの立ち上がりでＴａｇＷＲ信
号と、制御信号ＢＤａｔａＷＲ０あるいはＢＤａｔａＷ
Ｒ１がインアクティブ（１）となる。その立ち上がりで
ロックビットＬｎｅｗとリプレースビットＲｎｅｗの値
がヒットしてアクセスされているセットのリプレースビ
ットＲ、ロックビットＬに格納される。また、制御信号
ＢＤａｔａＷＲ０あるいはＢＤａｔａＷＲ１の立ち上が
りでブロックデータ入力ＢＤａｔａＩｎがヒットしたキ
ャッシュのブロックデータＢＤａｔａ０あるいはＢＤａ
ｔａ１に格納される。

【００６０】次に、リフィルミス時の動作タイミングを
図７の動作タイミングチャートを参照して説明する。

【００６１】クロックｃｌｏｃｋが“１”の時に、セッ
トアドレス入力ＳＡｄｄｒＩｎにより対応するセットの
ロックビットＬｏｌｄ、リプレースビットＲｏｌｄ、ウ
ェイ０のバリッドビットＶ０、ウェイ１のバリッドビッ
トＶ１、ウェイ０のブロックアドレスＢＤｄｄｒ０、ウ
ェイ１のブロックアドレスＢＤｄｄｒ１が読み出され
る。比較器１３と比較器１４にて、ブロックアドレス入
力ＢＡｄｄｒＩｎとＢＡｄｄｒ０及びＢＡｄｄｒ１が比
較され、ヒットしたウェイのヒット信号ｈｉｔ０とｈｉ
ｔ１がともにインアクティブ（０）になる。

【００６２】キャッシュコントローラ部１２は、クロッ
クｃｌｏｃｋの立ち下がりから、次の状態のロックビッ
トＬｎｅｗとリプレースビットＲｎｅｗを出力し、キャ
ッシュへの書き込みを制御するＴａｇＷＲ信号をアクテ
ィブ（０）にする。リプレースビットＲｏｌｄのウェイ
にリフィルデータ入力ＢＤａｔａＩｎを書き込み、バリ
ッドビットＶ０あるいはＶ１をセットするため、制御信
号ＢＤａｔａＷＲ０あるいはＢＤａｔａＷＲ１をアクテ
イブ（０）にし、バリッドビットのセット信号Ｖ０ｓｅ
ｔあるいはＶ１ｓｅｔをアクテイブ（０）にする。

【００６３】次のクロックの立ち上がりでＴａｇＷＲ信
号，制御信号ＢＤａｔａＷＲ０あるいはＢＤａｔａＷＲ
１と、バリッドビットのセット信号Ｖ０ｓｅｔあるいは
Ｖ１ｓｅｔがインアクティブ（１）となる。その立ち上
がりエッジでロックビットＬｎｅｗとリプレースビット
Ｒｎｅｗの値がアクセスされているセットのリプレース
ビットＲ、ロックビットＬに格納される。

【００６４】また、制御信号ＢＤａｔａＷＲ０あるいは
制御信号ＢＤａｔａＷＲ１の立ち上がりでブロックデー
タ入力ＢＤａｔａＩｎがリプレースされるキャッシュの
ブロックデータＢＤａｔａ０あるいはＢＤａｔａ１に格
納される。バリッドビットのセット信号Ｖ０ｓｅｔある
いはＶ１ｓｅｔの立ち上がりで、バリッドビットＶ０あ
るいはＶ１が“１”にセットされる。

【００６５】次に、図８を用いてキャッシュメモリ部１
１の内部構成を説明する。

【００６６】図８において、キャッシュメモリ部１１
は、アドレスデコーダ２０とＲＡＭセル２１から構成さ
れる。

【００６７】キャッシュメモリ部１１は、セットアドレ
ス入力ＳＡｄｄｒＩｎとリード信号ＲＤ、ライト信号Ｗ
Ｒとリフィル信号Ｒｅｆｉｌｌを入力する。リード信号
ＲＤ、ライト信号ＷＲ、リフィル信号Ｒｅｆｉｌｌのい
ずれかがアクテイブ（０）のとき、ゲート２２は出力信
号をアクテイブにする。ゲート２２の出力信号がアクテ
イブになると、アドレスデコーダ２０は、セットアドレ
ス入力ＳＡｄｄｒＩｎをデコードして対応するセットの
ワード線をアクテイブにする。

【００６８】ＲＡＭセル２１は独立して書き込みができ
る、リプレースビットＲセル２２、ロックビットＬセル
２３、ウェイ０のバリッドビットＶ０セル２４、ウェイ
０のブロックアドレスＢＡｄｄｒ０セル２５、ウェイ０
のブロックデータＢＤａｔａ０セル２６、ウェイ１のバ
リッドビットＶ１セル２７、ウェイ１のブロックアドレ
スＢＡｄｄｒ１セル２８、ウェイ１のブロックデータＢ
Ｄａｔａ１セル２９から構成されている。

【００６９】リプレースビットＲセル２２は、１２８ワ
ード×１ビットのＲＡＭセルで構成され、アドレスデコ
ーダ２０からワード線が有効な時に、ＴａｇＷＲ信号が
“１”ならば対応するワードのデータをリプレースビッ
トＲｏｌｄに出力する。また、ＴａｇＷＲ信号の立ち上
がりでリプレースビットＲｎｅｗ入力を対応するワード
に格納する。

【００７０】ロックビットＬセル２３は、１２８ワード
×１ビットのＲＡＭセルで構成され、アドレスデコーダ
２０からワード線が有効な時に、ＴａｇＷＲ信号が
“１”ならば対応するワードのデータをロックビットＬ
ｏｌｄに出力する。また、ＴａｇＷＲ信号の立ち上がり
でロックビットＬｎｅｗ入力を対応するワードに格納す
る。

【００７１】ウェイ０のバリッドビットＶ０セル２４
は、１２８ワード×１ビットのＲＡＭセルで構成され、
アドレスデコーダ２０からワード線が有効な時に、バリ
ッドビットのセット信号Ｖ０ｓｅｔが“１”ならば対応
するワードのデータをＶ０に出力する。また、バリッド
ビットのセット信号Ｖ０ｓｅｔの立ち上がりで入力
“１”を対応するワードに格納する。

【００７２】ウェイ０のブロックアドレスＢＡｄｄｒ０
セル２５は、１２８ワード×２３ビットのＲＡＭセルで
構成され、アドレスデコーダ２０からワード線が有効な
時に、ＢＡｄｄｒＷｒ０信号が“１”ならば対応するワ
ードのデータをＢＡｄｄｒ０に出力する。また、ＢＡｄ
ｄｒＷＲ０信号の立ち上がりでＢＤｄｄｒＩｎ入力を対
応するワードに格納する。

【００７３】ウェイ０のブロックデータＢＤａｔａ０セ
ル２６は、１２８ワード×３２ビットのＲＡＭセルで構
成され、アドレスデコーダ２０からワード線が有効な時
に、ＢＤａｔａＷＲ０信号が“１”ならば対応するワー
ドのデータをＢＤａｔａ０に出力する。また、ＢＤａｔ
ａＷＲ０信号の立ち上がりでＢＤａｔａＩｎ入力を対応
するワードに格納する。

【００７４】ウェイ１のバリッドビットＶ１セル２７
は、１２８ワード×１ビットのＲＡＭセルで構成され、
アドレスデコーダ２０からワード線が有効な時に、Ｖ１
ｓｅｔ信号が“１”ならば対応するワードのデータをＶ
１に出力する。また、Ｖ１ｓｅｔ信号の立ち上がりで入
力“１”を対応するワードに格納する。

【００７５】ウェイ１のブロックアドレスＢＡｄｄｒ１
セル２８は、１２８ワード×２３ビットのＲＡＭセルで
構成され、アドレスデコーダ２０からワード線が有効な
時に、ＢＡｄｄｒＷＲ１信号が“１”ならば対応するワ
ードのデータをＢＡｄｄｒ１に出力する。また、ＢＡｄ
ｄｒＷＲ１信号の立ち上がりでＢＡｄｄｒＩｎ入力を対
応するワードに格納する。

【００７６】ウェイ１のブロックデータＢＤａｔａ１セ
ル２９は、１２８ワード×３２ビットのＲＡＭセルで構
成され、アドレスデコーダ２０からワード線が有効な時
に、ＢＤａｔａＷＲ１信号が“１”ならば対応するワー
ドのデータをＢＤａｔａ１に出力する。また、ＢＤａｔ
ａＷＲ１信号の立ち上がりでＢＤａｔａＩｎ入力を対応
するワードに格納する。

【００７７】次に、図９を用いてキャッシュコントロー
ラ部１２の内部構成を説明する。

【００７８】図９において、キャッシュコントローラ部
１２は、組み合わせ回路３０とフリップフロップ３１，
３２から構成される。

【００７９】組み合わせ回路３０は、オートロック信号
ＤＡＬｃ、キャッシュメモリ部１１からの出力のロック
ビットＬｏｌｄ、リプレースビットＲｏｌｄ、比較器１
３からの出力のヒット信号ｈｉｔ０、比較器１４からの
出力のヒット信号ｈｉｔ１、リード信号ＲＤ、リード信
号ＲＤ、リフィル信号Ｒｅｆｉｌｌを入力として、キャ
ッシュタグの新しい値であるロックビットＬｎｅｗ’、
リプレースビットＲｎｅｗ’とキャッシュの更新のため
の制御信号であるＴａｇＷＲ’信号、Ｖ０ｓｅｔ’信
号、Ｖ１ｓｅｔ’信号、ＢＤａｔａＷＲ０’信号、ＢＤ
ａｔａＷＲ１’信号、ＢＡｄｄｒＷＲ０’信号、ＢＡｄ
ｄｒＷＲ１’信号を出力する。

【００８０】ロックビットＬｎｅｗ’とリプレースビッ
トＲｎｅｗ’はフリップフロップ３１でクロックｃｌｏ
ｃｋの立ち下がりでラッチされて、キャッシュメモリ部
１１に出力される。ＴａｇＷＲ’信号、Ｖ０ｓｅｔ’信
号、Ｖ１ｓｅｔ’信号、ＢＤａｔａＷＲ０’信号、ＢＤ
ａｔａＷＲ１’信号、ＢＡｄｄｒＷＲ０’信号、ＢＡｄ
ｄｒＷＲ１’信号はクロックｃｌｏｃｋの後半（０の
時）のみアクティブとなるように、プリセット付きのフ
リップフロップ３２にクロックｃｌｏｃｋの立ち下がり
でラッチされる。また、クロックｃｌｏｃｋの前半（１
の時）ではプリセットされ出力はインアクティブ（１）
となる。

【００８１】次に、図１０を用いてキャッシュコントロ
ーラ部１２の組み合わせ回路３０の構成を説明する。

【００８２】組み合わせ回路３０の論理は、図２に示す
ヒット時のキャッシュメモリ部１１の状態遷移と図３に
示すリフィルミス時のキャッシュメモリ部１１の状態遷
移を表すことになる。したがって、論理式で表すと以下
のようになる。

【００８３】Ｌｎｅｗ＝！（（（！ＷＲ｜｜！Ｒ
Ｄ）＆＆（ｈｉｔ０｜｜ｈｉｔ１））｜｜
！Ｒｅｆｉｌｌ）＆＆！ＤＡＬｃ＆＆！Ｌｏｌ
ｄ）；Ｒｎｅｗ＝（！Ｒｅｆｉｌｌ＆＆！ｈｉｔ０＆＆
！ｈｉｔ１＆＆！Ｌｏｌｄ）？！Ｒｏｌｄ：（（！ＷＲ｜｜！ＲＤ｜｜！Ｒｅｆｉｌｌ）
＆＆ｈｉｔ０＆＆！Ｌｏｌｄ）？１：（（！ＷＲ｜｜！ＲＤ｜｜！Ｒｅｆｉｌｌ）
＆＆ｈｉｔ１＆＆！Ｌｏｌｄ）？０：Ｒ
ｏｌｄ；ＴａｇＷＲ＝！（（！ＷＲ｜｜！ＲＤ｜｜！
Ｒｅｆｉｌｌ）＆＆（ｈｉｔ０｜｜ｈｉｔ１）
｜｜（！Ｒｅｆｉｌｌ＆＆！ｈｉｔ０＆＆！ｈ
ｉｔ１）；Ｖ０ｓｅｔ＝！（（！Ｒｅｆｉｌｌ＆＆！ｈｉｔ
０＆＆！ｈｉｔ１）＆＆！Ｒｏｌ
ｄ）；Ｖ１ｓｅｔ＝！（（！Ｒｅｆｉｌｌ＆＆！ｈｉｔ
０＆＆！ｈｉｔ１）＆＆Ｒｏｌ
ｄ）；ＢＤａｔａＷＲ０＝！（（（！Ｒｅｆｉｌｌ｜｜！
ＷＲ）＆＆ｈｉｔ０）｜｜（！Ｒｅｆｉｌｌ
＆＆！ｈｉｔ０＆＆！ｈｉｔ１）＆＆！Ｒｏｌ
ｄ）；ＢＤａｔａＷＲ１＝！（（（！Ｒｅｆｉｌｌ｜｜！
ＷＲ）＆＆ｈｉｔ１）｜｜（！Ｒｅｆｉｌｌ
＆＆！ｈｉｔ０＆＆！ｈｉｔ１）＆＆Ｒｏｌ
ｄ）；ＢＡｄｄｒＷＲ０＝！（（！Ｒｅｆｉｌｌ＆＆！
ｈｉｔ０＆＆！ｈｉｔ１）＆＆！Ｒｏｌｄ）；ＢＡｄｄｒＷＲ１＝！（（！Ｒｅｆｉｌｌ＆＆！
ｈｉｔ０＆＆！ｈｉｔ１）＆＆Ｒｏｌｄ）；ここで、「！」は論理反転、「｜｜」は論理和、「＆
＆」は論理積を表す。また、「（論理式）？式Ａ：
式Ｂ」は論理式が真のとき式Ａ、偽のとき式Ｂとなる
セレクタを意味する。

【００８４】この論理式を、論理回路を用いて構成する
と、例えば図１０に示すように構成される。

【００８５】以上説明したように、上記実施例では、少
なくとも１つのウェイはロックされないので、キャッシ
ュに置くことができない領域がなくなる。したがって、
ロックビットの状態によらずキャッシュミス時に必ずリ
プレースを行うのでキャッシュの制御が容易となる。

【００８６】また、キャッシュの中に必要なロックビッ
トが減少するので、ハードウエアを削減できる。例えば
実施例のキャッシュの構成では、従来の方法では各ウェ
イ毎に必要となり２５６ビットが必要であったが、上記
実施例では半分の１２８ビットでよい。

【００８７】さらに、論理的なブロックサイズをプログ
ラムで変更できるキャッシュシステムにおいては、論理
的なブロックサイズを大きくしても、拡大したブロック
の一部がロック機能によってキャッシュに置けないとい
う状態がなくなり、キャッシュミス時のリプレースのオ
ーバーヘッドを削減することができる。

【００８８】図１１は請求項１，２又は４記載の発明の
一実施例に係わるキャッシュメモリシステムの構成を示
す図である。

【００８９】図１１に示す実施例は４ウェイセットアソ
シアティブ方式の構成を示すものである。

【００９０】この実施例のキャッシュメモリシステム４
０では、キャッシュメモリ部４１の各ウェイ（ウェイ０
〜ウェイ３）毎にそのウェイがロックされているかを示
すロックビットＬｎとリプレースの優先度を示すリプレ
ースフィールドＲｎ、ブロックデータの有効を示すバリ
ッドビットＶｎを含んでいる。キャッシュコントローラ
部４２は、ロックビットＬｎがセットされているブロッ
クはリプレースされないように次にリプレースするブロ
ックを指定する。また、セットのうち３つのセットがロ
ックされているときは残りのセットがロックされないよ
うに、ロックビットの更新を制御する。すなわち、キャ
ッシュは少なくとも１つのセットはロックされないよう
にロックビットに基づいて制御される。

【００９１】以上説明した実施例では、キャッシュサイ
ズが１Ｋバイトのものを例に説明したが、本発明はこの
構成に限定されるものではなく、キャッシュサイズが５
１２バイト、２Ｋバイト、あるいはそれ以外のサイズの
キャッシュでも適用できる。

【００９２】また、ブロックサイズが４バイトのものを
例に説明したが、本発明はこの構成に限定されるもので
はなく、ブロックサイズが１６バイト、３２バイト、あ
るいはそれ以外のサイズのキャッシュでも適用できる。

【００９３】さらに、２ウェイと４ウェイセットアソシ
アティブ方式のものを例に説明したが、本発明はこの構
成に限定されるものではなく、８ウェイ、あるいはそれ
以外のウェイ数のキャッシュでも適用でき、フルアソシ
アティブ方式のキャッシュでも適用できる。なお、フル
アソシアティブ方式では、セットアソシアティブ方式に
対して単一のセットと見なし、それぞれのブロック毎に
ロック情報ならびにリプレース情報が設定されている。

【００９４】また、リプレースビットＲは次にリプレー
スされるウェイを示しているが、逆にリプレースされな
いウェイを示すようにしてもよい。

【００９５】さらにまた、リプレースアルゴリズムとし
てＬＲＵ方式について説明したが、本発明はこの構成に
限定されるものではなく、ランダム、ＦＩＦＯ(First I
n First Out)など、他のリプレースアルゴリズムに対し
ても適用できる。

【００９６】

【発明の効果】以上説明したように、請求項１，２，３
又は４記載の発明によれば、同一セットの複数のブロッ
クデータの内すべてのブロックデータがロックされない
ようにロック情報及びリプレース情報を更新制御するよ
うにしたので、少なくとも１つのブロックデータはロッ
クされずリフィル処理が可能となる。これにより、ミス
ヒット時のリフィル処理を容易かつ迅速に行うことがで
きる。また、プログラムによって論理的なブロックサイ
ズを変更可能なシステムにおいては、拡大されたブロッ
クの一部がロックされてリフィルされないということは
回避され、キャッシュミス時のリフィル処理のオーバー
ヘッドを削減することができる。

【００９７】一方、請求項１，２又は３記載の発明によ
れば、上記効果に加えて、ロック情報が削減されるた
め、構成の小型化を図ることができる。

【図面の簡単な説明】

【図１】請求項１，２又は３記載の発明の一実施例に係
わるキャッシュメモリの構成を示す図である。

【図２】図１に示す実施例におけるヒット時のキャッシ
ュメモリ部の状態遷移を示す図である。

【図３】図１に示す実施例におけるリフィルミス時のキ
ャッシュメモリ部の状態遷移を示す図である。

【図４】図１に示す実施例におけるリードヒット時の動
作タイミングを示す図である。

【図５】図１に示す実施例におけるライトヒット時の動
作タイミングを示す図である。

【図６】図１に示す実施例におけるリフィルヒット時の
動作タイミングを示す図である。

【図７】図１に示す実施例におけるリフィルミス時の動
作タイミングを示す図である。

【図８】図１に示す実施例におけるキャッシュメモリ部
の回路構成を示す図である。

【図９】図１に示す実施例におけるキャッシュコントロ
ール部の回路構成を示す図である。

【図１０】図１に示す実施例におけるキャッシュコント
ロール部の組み合わせ回路の回路構成を示す図である。

【図１１】請求項１，２又は４記載の発明の一実施例に
係わるキャッシュメモリの構成を示す図である。

【図１２】従来のキャッシュメモリの構成を示す図であ
る。

【図１３】図１２に示す従来のキャッシュメモリのアド
レス構成を示す図である。

【符号の説明】

１０，４０キャッシュメモリシステム１１，４１キャッシュメモリ部１２，４２キャッシュコントローラ部１３，１４比較器１５セレクタ２０アドレスデコーダ２１ＲＡＭセル３０組み合わせ回路３１，３２フリップフロップ

Claims

【特許請求の範囲】

【請求項１】タグアドレスを格納するタグアドレス記
憶領域と、そのタグアドレスに対応するブロックデータ
を格納するデータ記憶領域と、リプレースを禁止するか
否かをブロック毎に設定可能とするためのロック情報記
憶領域と、を有し、複数のブロックを１つのセットとして管理するセットア
ソシアティブ方式又はフルアソシアティブ方式のキャッ
シュメモリであって、同一セット内のすべてのブロックがロックされないよう
にブロックのロック情報を同一セット内の他のブロック
のロック情報と関連させて管理する制御回路を有するこ
とを特徴とするキャッシュメモリ。
【請求項２】セットアソシアティブ方式又はフルアソ
シアティブ方式のキャッシュメモリにおいて、同一セット内の複数のブロックデータから次にリプレー
スするブロックデータを指定する情報を格納するリプレ
ース情報記憶領域と、同一セット内のブロックデータの
置き換えを禁止してキャッシュ内に保持するように指定
するロック情報を格納するロック情報記憶領域と、各ブ
ロック毎にブロックデータが有効であるか否かを示すバ
リッド情報を格納するバリッド情報記憶領域と、各ブロ
ック毎に格納されているブロックデータのブロックアド
レスを格納するブロックアドレス記憶領域と、各ブロッ
クのブロックデータを格納するブロックデータ記憶領域
を備えたメモリ部と、前記メモリ部のバリッド情報記憶領域に格納されたバリ
ッド情報が有効なブロックにおける前記ブロックアドレ
ス記憶領域に格納されたブロックアドレスと、キャッシ
ュアクセスの際に外部から入力されるブロックアドレス
とを比較して、両者が一致した時にヒット信号を出力す
る比較器と、キャッシュアクセスの際に、アクセスされたセットの前
記リプレース情報記憶領域に格納されたリプレース情報
と、前記ロック情報記憶領域に格納されたロック情報
と、比較器から出力されるヒット信号と、ブロックデー
タをキャッシュにロックすることを指示するオートロッ
ク信号の入力により、同一セット内のすべてのブロック
がロックされないようにアクセス後のリプレース情報、
ロック情報及びバリッド情報を更新制御するキャッシュ
コントロール回路とを有することを特徴とするキャッシ
ュメモリ。
【請求項３】前記キャッシュメモリは、２ウェイセッ
トアソシアティブ方式のキャッシュメモリであって、前記メモリ部のリプレース情報記憶領域は、各セット毎
に次にリプレースされるか否かのウェイを指定する１ビ
ットの情報を格納し、前記メモリ部のロック情報記憶領域は、各セット毎にセ
ットのいずれかのウェイがロックされているか否かを指
定する１ビットの情報を格納し、前記キャッシュコントロール回路は、いずれかのウェイ
のブロックデータがロックされている場合は、前記リプ
レース情報記憶領域に格納されているリプレース情報を
更新しないように制御することを特徴とする請求項２記
載のキャッシュメモリ。
【請求項４】前記メモリ部のロック情報記憶領域は、
各ブロック毎にそのブロックがロックされているか否か
を指定する１ビットの情報を格納し、前記キャッシュコントロール回路は、同一セット内のす
べてのブロックデータがロックされないように前記ロッ
ク情報記憶領域に格納された情報を更新制御することを
特徴とする請求項２記載のキャッシュメモリ。