JPH09325913A - 半導体記憶装置 - Google Patents

半導体記憶装置

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JPH09325913A
JPH09325913A JP8142954A JP14295496A JPH09325913A JP H09325913 A JPH09325913 A JP H09325913A JP 8142954 A JP8142954 A JP 8142954A JP 14295496 A JP14295496 A JP 14295496A JP H09325913 A JPH09325913 A JP H09325913A
Authority
JP
Japan
Prior art keywords
ram
ram area
cache memory
cache
area
Prior art date
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Pending
Application number
JP8142954A
Other languages
English (en)
Inventor
Taneo Kobayashi
胤雄 小林
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Toshiba Corp
Original Assignee
Toshiba Corp
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Filing date
Publication date
Application filed by Toshiba Corp filed Critical Toshiba Corp
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Priority to US08/867,393 priority patent/US6148370A/en
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Pending legal-status Critical Current

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    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F12/00—Accessing, addressing or allocating within memory systems or architectures
    • G06F12/02—Addressing or allocation; Relocation
    • G06F12/08—Addressing or allocation; Relocation in hierarchically structured memory systems, e.g. virtual memory systems
    • G06F12/0802—Addressing of a memory level in which the access to the desired data or data block requires associative addressing means, e.g. caches
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F2212/00—Indexing scheme relating to accessing, addressing or allocation within memory systems or architectures
    • G06F2212/25—Using a specific main memory architecture
    • G06F2212/251—Local memory within processor subsystem
    • G06F2212/2515—Local memory within processor subsystem being configurable for different purposes, e.g. as cache or non-cache memory

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  • Engineering & Computer Science (AREA)
  • Theoretical Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • General Engineering & Computer Science (AREA)
  • General Physics & Mathematics (AREA)
  • Memory System Of A Hierarchy Structure (AREA)

Abstract

(57)【要約】 【課題】 この発明は、メモリ構成の柔軟性、構成の小
型化、リフィル動作制御の容易化を図ったキャッシュメ
モリとＲＡＭの双方を備えた半導体記憶装置を提供する
ことにある。 【解決手段】 この発明は、タグアレー２と、任意の領
域にエントリ単位でＲＡＭのデータ記憶領域となるＲＡ
Ｍ領域が設定されるデータアレー５を備えたキャッシュ
メモリと、データアレー５に設定されるＲＡＭ領域を指
定するタグアドレス情報が格納される制御レジスタ７
と、タグアドレスと制御レジスタ７に格納されたタグア
ドレス情報を比較して、キャッシュアクセスアドレスが
ＲＡＭ領域をアクセスしたことを示し、ＲＡＭ領域にお
けるデータのアクセスを制御するレジスタヒット信号を
生成する比較器を備えて構成される。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】この発明は、キャッシュメモ
リの任意のデータ領域をＲＡＭ（ランダム・アクセス・
メモリ）のデータ記憶領域として使用する半導体記憶装
置に関する。
【０００２】
【従来の技術】近年、マイクロプロセッサは動作クロッ
ク周波数が向上し、メモリバンド幅が増大しているた
め、処理するデータ量が膨大になってきている。特に、
画像データのように、まとまったサイズのデータを高速
にアクセスする必要がでてきている。
【０００３】従来、データを高速にアクセスできるキャ
ッシュメモリとＲＡＭの双方を必要とする場合には、例
えば図９に示すように、キャッシュメモリ１００とＲＡ
Ｍ１０１をそれぞれ別々に用意して、ハードウェアを構
築していた。このような場合は、全体のハードウェアが
増大し、特にマイクロプロセッサに混載してオンチップ
でメモリを使用する場合には、マイクロプロセッサのチ
ップ面積が増大するとともにコストの増加を招いてい
た。
【０００４】このような不具合を回避するために、キャ
ッシュメモリの一部をＲＡＭとして使用するようにした
ものがある。このキャッシュメモリでは、ＲＡＭとして
使用するエントリーにデータを書き込んだ際に状態ビッ
トをロック状態にセットし、キャッシュミス時にＲＡＭ
として使用するエントリーのデータが書き換えられない
ようにしている。しかし、このような手法にあっては、
キャッシュミス時のリフィル動作におけるデータ書き換
えの制御が複雑となり、キャッシュメモリの大規模な領
域をＲＡＭ化することは困難であった。
【０００５】一方、キャッシメモリの一部をＲＡＭ化し
たメモリとして、例えば図１０に示すように、複数ウェ
イのセットアソシアティブ方式のキャッシュメモリの１
又は複数ウェイのデータアレー１０２に対して記憶デー
タの入出力を制御するコントロール回路１０３を設け、
キャッシュメモリのデータアレー１０２をウェイ単位で
ＲＡＭ化するようにしたものがある。
【０００６】また、米国特許USP5410669(Apr.25,1995)
には、複数ウェイのキャッシュメモリの一部のウェイを
ウェイ単位でＳ（スタティック）ＲＡＭとして使用でき
るようにした発明が記載されている。
【０００７】このようなキャッシュメモリは、キャッシ
ュメモリのデータアレーをウェイ単位でＲＡＭ化してい
るので、ＲＡＭの容量をウェイ単位でしか設定すること
ができず、それぞれのシステムに応じてＲＡＭの容量を
きめ細かく設定することができなかった。
【０００８】
【発明が解決しようとする課題】以上説明したように、
キャッシュメモリとＲＡＭとを合せ持ったメモリを構築
する従来の手法においては、構成の大型化、リフィル動
作時の複雑化ならびにＲＡＭの容量を任意に設定するこ
とができないといった不具合を招いていた。
【０００９】そこで、この発明は、上記に鑑みてなされ
たものであり、その目的とするところは、上記不具合を
解決し、キャッシュメモリとＲＡＭの双方を備えた半導
体記憶装置を提供することにある。
【００１０】
【課題を解決するための手段】上記目的を達成するため
に、請求項１記載の発明は、キャッシュアクセスアドレ
スのインデックスアドレスによって選択されるタグアド
レスが格納されるタグアレーと、前記タグアレーに格納
されたタグアドレスに対応してデータが格納され、任意
の領域にエントリ単位でＲＡＭ（ランダム・アクセス・
メモリ）のデータ記憶領域となるＲＡＭ領域が設定され
るデータアレーを備えたキャッシュメモリと、前記デー
タアレーに設定されるＲＡＭ領域を指定するタグアドレ
ス情報が格納されるＲＡＭ領域指定手段と、キャッシュ
アクセスアドレスのタグアドレスと前記ＲＡＭ領域指定
手段に格納されたタグアドレス情報を比較して、キャッ
シュアクセスアドレスが前記キャッシュメモリのデータ
アレーに設定された前記ＲＡＭ領域をアクセスしたこと
を示し、前記ＲＡＭ領域におけるデータのアクセスを制
御するアクセス制御信号を生成する比較器とを有して構
成される。
【００１１】請求項２記載の発明は、請求項１記載の半
導体記憶装置において、前記キャッシュメモリのデータ
アレーに設定された前記ＲＡＭ領域のそれぞれのエント
リーに対応してＲＡＭ領域であることを示すＲＡＭ領域
ビットを設け、該ＲＡＭ領域ビットは前記キャッシュメ
モリにおけるキャッシュミス時のリフィル動作時に参照
されて、前記ＲＡＭ領域ビットに対応した前記データア
レーのエントリーをリフィル動作から除外してなる。
【００１２】請求項３記載の発明は、請求項１又は２記
載の半導体記憶装置において、前記キャッシュメモリを
含むシステムの起動時に、前記ＲＡＭ領域指定手段にタ
グアドレス情報を設定する初期時設定手段を有して構成
される。
【００１３】請求項４記載の発明は、請求項１又は２記
載の半導体記憶装置において、前記キャッシュメモリを
含むシステムで実行されるそれぞれのプログラムのロー
ド時に、前記ＲＡＭ領域指定手段にタグアドレス情報を
設定するロード時設定手段を有して構成される。
【００１４】請求項５記載の発明は、請求項１又は２記
載の半導体記憶装置において、前記キャッシュメモリを
含むシステムの起動時、及び前記キャッシュメモリを含
むシステムで実行されるそれぞれのプログラムのロード
時に、前記ＲＡＭ領域指定手段にタグアドレス情報を設
定する初期ロード時設定手段を有して構成される。
【００１５】
【発明の実施の形態】以下、図面を用いてこの発明の実
施の形態を説明する。
【００１６】図１は請求項１記載の発明の一実施形態に
係わる半導体記憶装置の構成を示す図である。
【００１７】図１において、この実施形態の半導体記憶
装置は、ダイレクトマッピング方式のキャッシュメモリ
の任意の一部領域をＲＡＭ化したものであり、キャッシ
ュアクセスアドレスのインデックスアドレスをデコード
するデコーダ１と、タグアドレスが格納されてデコーダ
１のデコード出力で格納されたタグアドレスがアクセス
されるタグアレー２と、記憶されるデータの状態を示す
ステータスビットが格納されるステータスビット領域３
と、キャッシュミス時にデータの置き換えを制御するＬ
ＲＵ（Least Recent Used ）４と、タグアレー２に格納
されたタグアドレスに対応してデータが格納され、任意
の領域にＲＡＭ（ランダム・アクセス・メモリ）のデー
タ記憶領域としてエントリ単位でＲＡＭ領域が設定され
るデータアレー５と、タグアレー２に格納されたタグア
ドレスと外部から与えられるキャッシュアクセスアドレ
スのタグアドレスを比較して、キャッシュヒット／ミス
を判別してキャッシュヒット信号を出力する比較器６と
を有するキャッシュメモリと、キャッシュメモリのデー
タアレー５に設定されるＲＡＭ領域を指定するタグアド
レス情報が格納されるＲＡＭ領域指定手段となる制御レ
ジスタ７と、キャッシュアクセスアドレスのタグアドレ
スと制御レジスタ７に格納されたタグアドレス情報を比
較して、キャッシュアクセスアドレスがキャッシュメモ
リのデータアレー５に設定されたＲＡＭ領域をアクセス
したことを示し、ＲＡＭ領域におけるデータのアクセス
を制御するアクセス制御信号となるレジスタヒット信号
を生成する比較器８を備えて構成されている。
【００１８】データアレー５においては、データアレー
５の単一又は複数の異なる任意の領域に、設定しようと
するＲＡＭの容量に応じてエントリー単位で任意の数の
エントリーがＲＡＭ領域として設定される。このように
して設定されるＲＡＭ領域のアドレスは、制御レジスタ
７に設定される。制御レジスタ７は、例えば図２に示す
ように構成され、データアレー５に設定されるＲＡＭ領
域の数に応じたエントリーを備え、それぞれのエントリ
ーには、ＲＡＭ領域の先頭タグアドレスとこの先頭タグ
アドレスからのサイズを示す領域ビットが格納されるて
いる。すなわち、データアレー５に設定されるＲＡＭ領
域は、その位置がデータアレー５上において先頭タグア
ドレスとこの先頭タグアドレスからのサイズによって規
定される。一方、ＲＡＭ領域の先頭タグアドレスと最終
タグアドレスによってＲＡＭ領域を位置付けるようにし
てもよい。
【００１９】制御レジスタ７に設定されたＲＡＭ領域の
タグアドレス情報は、外部から与えられるキャッシュア
クセスアドレスのタグアドレスと比較されて、キャッシ
ュメモリをアクセスしたタグアドレスがデータアレー５
に設定されたＲＡＭ領域をアクセスしたか否かが比較器
８によって判別される。判別結果において、キャッシュ
メモリをアクセスしたタグアドレスがデータアレー５に
設定されたＲＡＭ領域をアクセスした場合には、レジス
タヒット信号が比較器８から出力され、このレジスタヒ
ット信号によってＲＡＭ領域におけるデータの入出力が
制御される。
【００２０】一方、キャッシュメモリのミス時における
リフィル動作時には、比較器８の出力が参照され、レジ
スタヒット信号が出力された場合には、データを置き換
えようとするデータアレー５のエントリーがＲＡＭ領域
であるため、データの置き換えが行われないようにして
いる。
【００２１】このように、この実施形態にあっては、キ
ャッシュメモリの任意の領域に任意のエントリーだけＲ
ＡＭ領域を設定できるので、ウェイ単位でＲＡＭ領域を
設定する従来に比べてキャッシュメモリを含むシステム
に応じてＲＡＭの容量をきめ細かく設定することが可能
となり、キャッシュとＲＡＭを備えたメモリを効率良く
構築することができ、構成の小型化を図ることができ
る。
【００２２】また、キャッシュメモリにおけるヒットチ
ェックと同等のチェック、すなわちタグアドレスのチェ
ックでＲＡＭアクセスが可能となるので、キャッシュメ
モリの高速アクセスと同様にＲＡＭを高速にアクセスす
ることができる。
【００２３】さらに、キャッシュミス時に、タグアドレ
スの比較だけでデータの置き換えから除外されるＲＡＭ
領域が判別されるので、キャッシュミス時のリフィル動
作を容易に制御することが可能となる。
【００２４】図３は請求項２記載の発明の一実施形態に
係る半導体記憶装置の構成を示す図である。
【００２５】図３に示す実施形態の特徴とするところ
は、キャッシュメモリのデータアレー５のエントリーに
対応してＲＡＭ使用ビット９が設けられ、データアレー
５にＲＡＭ領域が設定されると、設定されたＲＡＭ領域
のエントリーに対応したＲＡＭ使用ビット９がＲＡＭ使
用状態（“１”又は“０”）にセットされるステータス
ビット領域１０を、図１に示すステータスビット領域３
に代えて設けたことにあり、他は図１に示す構成と同様
である。
【００２６】このような構成においては、図１に示す実
施形態と同様な効果を得ることができるとともに、ＲＡ
Ｍ使用ビット９がキャッシュミス時のリフィル動作時に
参照され、このＲＡＭ使用ビット９の状態に応じてデー
タの置き換えが制御されるので、ＲＡＭ使用ビット９の
参照だけでデータの置き換えから除外されるＲＡＭ領域
が判別され、ＲＡＭ領域の判別時間が図１に示す実施形
態に比べて短縮され、リフィル動作を迅速に行うことが
できる。
【００２７】図４は請求項１記載の発明の他の実施形態
に係る半導体記憶装置の構成を示す図である。
【００２８】この実施形態の特徴とするところは、図１
に示す実施形態に対して、キャッシュメモリを２ウェイ
セットアソシアティブ方式とし、ウェイ１側を図１に示
す構成としたことにある。このような実施形態において
も図１に示す実施形態と同様の効果を得ることができ
る。
【００２９】図５は請求項２記載の発明の他の実施形態
に係る半導体記憶装置の構成を示す図である。
【００３０】この実施形態の特徴とするところは、図３
に示す実施形態に対して、キャッシュメモリを２ウェイ
セットアソシアティブ方式とし、ウェイ１側を図３に示
す構成としたことにある。このような実施形態において
も図３に示す実施形態と同様の効果を得ることができ
る。
【００３１】なお、図４または図５に示す実施形態にお
いて、セットアソシアティブ方式のウェイ数は２ウェイ
に限ることはなく、４ウェイ等任意のウェイ数であって
も同様の効果を得ることができる。
【００３２】図６は請求項３記載の発明の一実施形態に
係る半導体記憶装置の構成を示す図である。
【００３３】この実施形態の特徴とするところは、図１
に示す実施形態に対して、キャッシュメモリを含むシス
テムの起動時に、制御レジスタ７にタグアドレス情報を
設定する初期時設定回路１１を設けたことにあり、他の
構成は図１に示す構成と同様である。
【００３４】このような実施形態にあっては、システム
の起動時にはキャッシュメモリに有効なデータが何も書
き込まれていないため、システムの初期設定時に予めＲ
ＡＭとして使用するデータアレー５の領域を確保するこ
とができる。
【００３５】図７は請求項４記載の発明の一実施形態に
係る半導体記憶装置の構成を示す図である。
【００３６】この実施形態の特徴とするところは、図１
に示す実施形態に対して、キャッシュメモリを含むシス
テムで実行されるそれぞれのプログラムのロード時に、
制御レジスタ７にタグアドレス情報を設定するロード時
設定回路１２を設けたことにあり、他は図１に示す構成
と同様である。
【００３７】このような実施形態にあっては、キャッシ
ュメモリのデータアレー５に有効なデータがすでに書き
込まれているため、キャッシュメモリにしか記憶されて
いないのであれば、ＲＡＭ化する領域に記憶されたデー
タをメインメモリに書き戻すことが必要となる。しか
し、ＲＡＭ領域をプログラム毎に自由に設定変更するこ
とができ、キャッシュとＲＡＭを備えたメモリのそれぞ
れの領域をプログラム毎に柔軟に構成することができ
る。
【００３８】図８は請求項５記載の発明の一実施形態に
係る半導体記憶装置の構成を示す図である。
【００３９】この実施形態の特徴とするところは、キャ
ッシュメモリを含むシステムの起動時、及びキャッシュ
メモリを含むシステムで実行されるそれぞれのプログラ
ムのロード時に、制御レジスタ７にタグアドレス情報を
設定する初期ロード時設定回路１３を設けたことにあ
り、他は図１に示す構成と同様である。
【００４０】このような構成にあっては、図６及び図７
に示す実施形態で得られる効果を得ることができる。
【００４１】なお、図６、図７及び図８に示す実施形態
に対して、図３、図４又は図５に示す実施形態の特徴を
適用するようにしてもよい。
【００４２】
【発明の効果】以上説明したように、請求項１記載の発
明によれば、キャッシュメモリの任意の領域に任意のエ
ントリーだけＲＡＭ領域を設定するようにしたので、ウ
ェイ単位でＲＡＭ領域を設定する従来に比べてキャッシ
ュメモリを含むシステムに応じてＲＡＭの容量をきめ細
かく設定することが可能となり、キャッシュとＲＡＭを
備えたメモリを効率良く構築することができ、構成の小
型化を図ることができる。
【００４３】また、タグアドレスのチェックでＲＡＭア
クセスが可能となるので、キャッシュメモリの高速アク
セスと同様にＲＡＭを高速にアクセスすることができ
る。
【００４４】さらに、キャッシュミス時に、タグアドレ
スの比較だけでデータの置き換えから除外されるＲＡＭ
領域が判別されるので、キャッシュミス時のリフィル動
作を容易に制御することが可能となる。
【００４５】請求項２記載の発明によれば、データアレ
ーにＲＡＭ領域が設定されたことを示すＲＡＭ使用ビッ
トを設け、このＲＡＭ使用ビットの参照によりキャッシ
ュミス時のリフィル動作時におけるデータの置き換えが
制御されるので、ＲＡＭ使用ビットの参照だけでデータ
の置き換えから除外されるＲＡＭ領域が判別され、ＲＡ
Ｍ領域の判別時間が短縮され、リフィル動作を迅速に行
うことができる。
【００４６】請求項３記載の発明によれば、システムの
起動時にＲＡＭ領域のタグアドレス情報を設定する構成
を採用したので、システムの初期設定時に予めＲＡＭと
して使用するデータアレーの領域を確保することができ
る。
【００４７】請求項４記載の発明によれば、プログラム
のロード時にＲＡＭ領域のタグアドレス情報を設定する
構成を採用したので、ＲＡＭ領域をプログラム毎に自由
に設定変更することができ、キャッシュとＲＡＭを備え
たメモリのそれぞれの領域をプログラム毎に柔軟に構成
することができる。
【００４８】請求項５記載の発明によれば、システムの
起動時、及びプログラムのロード時ににＲＡＭ領域のタ
グアドレス情報を設定する構成を採用したので、請求項
３及び請求項４記載の発明で得られる効果の双方を得る
ことができる。
【図面の簡単な説明】
【図１】請求項１記載の発明の一実施形態に係わる半導
体記憶装置の構成を示す図である。
【図２】図１に示す制御レジスタの構成を示す図であ
る。
【図３】請求項２記載の発明の一実施形態に係わる半導
体記憶装置の構成を示す図である。
【図４】請求項１記載の発明の他の実施形態に係わる半
導体記憶装置の構成を示す図である。
【図５】請求項２記載の発明の他の実施形態に係わる半
導体記憶装置の構成を示す図である。
【図６】請求項３記載の発明の一実施形態に係わる半導
体記憶装置の構成を示す図である。
【図７】請求項４記載の発明の一実施形態に係わる半導
体記憶装置の構成を示す図である。
【図８】請求項５記載の発明の一実施形態に係わる半導
体記憶装置の構成を示す図である。
【図９】キャッシュメモリとＲＡＭを備えた従来のメモ
リの構成を示す図である。
【図１０】キャッシュメモリにＲＡＭ領域を設けた従来
のメモリの構成を示す図である。
【符号の説明】
１ デコーダ ２ タグアレー ３，１０ ステータスビット領域 ４ ＬＲＵ ５ データアレー ６，８ 比較器 ７ 制御レジスタ ９ ＲＡＭ使用ビット １１ 初期時設定回路 １２ ロード時設定回路 １３ 初期ロード時設定回路

Claims (5)

    【特許請求の範囲】
  1. 【請求項１】 キャッシュアクセスアドレスのインデッ
    クスアドレスによって選択されるタグアドレスが格納さ
    れるタグアレーと、前記タグアレーに格納されたタグア
    ドレスに対応してデータが格納され、任意の領域にエン
    トリ単位でＲＡＭ（ランダム・アクセス・メモリ）のデ
    ータ記憶領域となるＲＡＭ領域が設定されるデータアレ
    ーを備えたキャッシュメモリと、 前記データアレーに設定されるＲＡＭ領域を指定するタ
    グアドレス情報が格納されるＲＡＭ領域指定手段と、 キャッシュアクセスアドレスのタグアドレスと前記ＲＡ
    Ｍ領域指定手段に格納されたタグアドレス情報を比較し
    て、キャッシュアクセスアドレスが前記キャッシュメモ
    リのデータアレーに設定された前記ＲＡＭ領域をアクセ
    スしたことを示し、前記ＲＡＭ領域におけるデータのア
    クセスを制御するアクセス制御信号を生成する比較器と
    を有することを特徴とする半導体記憶装置。
  2. 【請求項２】 前記キャッシュメモリのデータアレーに
    設定された前記ＲＡＭ領域のそれぞれのエントリーに対
    応してＲＡＭ領域であることを示すＲＡＭ領域ビットを
    設け、該ＲＡＭ領域ビットは前記キャッシュメモリにお
    けるキャッシュミス時のリフィル動作時に参照されて、
    前記ＲＡＭ領域ビットに対応した前記データアレーのエ
    ントリーをリフィル動作から除外してなることを特徴と
    する請求項１記載の半導体記憶装置。
  3. 【請求項３】 前記キャッシュメモリを含むシステムの
    起動時に、前記ＲＡＭ領域指定手段にタグアドレス情報
    を設定する初期時設定手段を有することを特徴とする請
    求項１又は２記載の半導体記憶装置。
  4. 【請求項４】 前記キャッシュメモリを含むシステムで
    実行されるそれぞれのプログラムのロード時に、前記Ｒ
    ＡＭ領域指定手段にタグアドレス情報を設定するロード
    時設定手段を有することを特徴とする請求項１又は２記
    載の半導体記憶装置。
  5. 【請求項５】 前記キャッシュメモリを含むシステムの
    起動時、及び前記キャッシュメモリを含むシステムで実
    行されるそれぞれのプログラムのロード時に、前記ＲＡ
    Ｍ領域指定手段にタグアドレス情報を設定する初期ロー
    ド時設定手段を有することを特徴とする請求項１又は２
    記載の半導体記憶装置。
JP8142954A 1996-06-05 1996-06-05 半導体記憶装置 Pending JPH09325913A (ja)

Priority Applications (2)

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JP8142954A JPH09325913A (ja) 1996-06-05 1996-06-05 半導体記憶装置
US08/867,393 US6148370A (en) 1996-06-05 1997-06-02 Semiconductor memory device including cache memory used as a RAM

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JP8142954A JPH09325913A (ja) 1996-06-05 1996-06-05 半導体記憶装置

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