JP3108512B2 - 分岐予測装置 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、電子計算機に係り、特
に複数の命令を同時実行する電子計算機に関するもので
ある。

【０００２】

【従来の技術】従来から、電子計算機を高速化する１つ
の方法として、分岐を高速化するためにいわゆる分岐予
測テーブル（分岐ターゲットバッファともいう）が効果
的であることが知られており、例えば、ＡＭＤ社のＡＭ
２９０００というマイクロプロセッサも備えている。

【０００３】この原理は簡単で、分岐が発生した場合、
その分岐命令の位置と分岐先とをテーブルに登録してお
き、予測の条件を満たした際に、実際に分岐が行われる
以前に分岐先の命令を取り出しておく、または、テーブ
ル中に持っておくことにより、分岐を高速に行うように
するものである。

【０００４】そのテーブルの有効性を高めるために、同
一の番地を任意の場所に登録できるフルアソシアティブ
メモリ、またはマルチウェイアソシアティブメモリを使
うことが望ましい。

【０００５】

【発明が解決しようとする課題】しかしながら、この様
なタイプのメモリを使用すると、まったく同一のデータ
が複数の場所に登録され、いわゆるマルチエントリーを
発生し、混乱を引き起こし易くなってしまう。

【０００６】又、最近、複数の命令を同時に実行でき
る、いわゆるＶＬＩＷタイプの計算機、あるいは、スー
パースケーラと呼ばれるタイプの計算機が出てきてい
る。このタイプの計算機では、複数命令を同時に実行す
るので、同時に実行される１つのグループの命令がグル
ープ中の１つの命令の番地を用いてひとまとめにしてフ
ェッチされ、グループ中に分岐があるときでも、このグ
ループの命令をフェッチするのに用いられる番地自体
は、必ずしもグループ中の分岐命令の番地を示さなくな
る。このため、単に上記のような通常の分岐予測テーブ
ルをこの様なスーパースケーラプロセッサに用いても、
適切な分岐予測を行うことは不可能であった。

【０００７】又、計算機の分岐プロセスを高速化する他
の通常知られた方法として命令遅延と呼ばれる方法があ
り、この方法では、分岐命令の前に位置するが分岐命令
の実行の後に行ってもよい命令の実行は、まず、分岐命
令の実行後の処理タイミングに遅延されるが、スーパー
スケーラタイプのプロセッサは、この方法を採用するこ
とは困難である。これは、各分岐命令に必要とされる遅
延命令の数が実践するには余りにも多すぎるからであ
る。

【０００８】本発明は、以上の状況を鑑みてなされたも
ので、スーパースケーラタイプの計算機においても、分
岐予測テーブルに連想メモリを利用可能にし、このタイ
プの計算機の高速化を図ろうとするものである。

【０００９】［発明の構成］

【００１０】

【課題を解決するための手段及び作用】上記目的を達成
するため、本発明は：１群の複数命令を同時に実行する
ためのプロセッサ手段と；予測される分岐命令を含む命
令群を示す分岐元アドレスと、該予測分岐命令の分岐先
アドレスと、該分岐元アドレスによって示される該命令
群中の該予測分岐命令の位置を示す命令位置と、を含む
エントリーを登録するための分岐予測テーブル手段と；
上記プロセッサ手段によって同時に実行される該命令群
をフェッチするための命令フェッチ手段であって、次の
処理タイミングにおいては、現在フェッチされている命
令群についての予測分岐命令であって上記分岐予測テー
ブルのエントリーに登録されており該現在フェッチ中命
令群のアドレスと一致する分岐元アドレスを有するよう
な当該予測分岐命令の分岐先アドレスによって示される
命令群をフェッチするものと；上記現在フェッチ中命令
群の実際の実行において上記予測分岐命令に実際に遭遇
した時に、該現在フェッチ中命令群についての該予測分
岐命令を正しいと判定するための予測判定手段と；上記
予測判定手段が上記予測分岐命令を正しいと判定しない
時に、上記次の処理タイミングにおいて上記命令フェッ
チ手段によってフェッチされるものであって上記現在フ
ェッチ中命令群についての上記予測分岐命令の分岐先ア
ドレスによって示されるものである命令群を無効化する
ための予測命令無効化手段と；を備えたことを特徴とす
る分岐予測装置である。

【００１１】上記分岐予測装置において、予測判定手段
は、前記現在フェッチ中命令群のアドレスと一致する分
岐元アドレスを有し前記分岐予測テーブル手段のエント
リーに登録されている上記命令位置を、前記現在フェッ
チ中命令群の実際の実行において遭遇した実際の分岐命
令の実際の命令位置と比較するための比較器を有するの
が好ましい。

【００１２】又、上記分岐予測装置は、更に、前記分岐
予測テーブル手段に登録されているエントリーを書き換
えるためのテーブル登録手段を備えると、より好まし
い。

【００１３】更に、上記分岐予測装置については、現在
フェッチ中命令群の実行において遭遇した実際の分岐命
令の実際の命令位置が前記現在フェッチ中命令群につい
ての前記予測分岐命令の命令位置とは異なり、該実際の
分岐命令は実際には実行されないときに、前記現在フェ
ッチ中命令群の実際の実行において該実際の分岐命令の
後に他の分岐命令に遭遇しない限り、前記現在フェッチ
中命令群全ての実行が終わるまで前記テーブル登録手段
は前記分岐予測テーブル手段におけるエントリーを書き
換えないように構成することが好ましい。

【００１４】又、上記分岐予測装置において、前記現在
フェッチ中命令群の実際の実行において遭遇した前記実
際の分岐命令が前記分岐予測テーブル手段に登録されて
いないとき、前記テーブル登録手段は、該現在フェッチ
中命令群についての前記実際の分岐命令を登録する新た
なエントリーをも分岐予測テーブル手段に登録するよう
に構成することも好ましい。

【００１５】又、上記分岐予測装置は、更に、前記現在
フェッチ中命令群の命令の内、前記現在フェッチ中命令
群について予測される分岐命令の命令位置よりも後に位
置する命令を、その実行前に無効化するための現命令無
効化手段を備えるとよい。

【００１６】更に、上記分岐予測装置において、前記現
在フェッチ中命令群の実際の実行において遭遇した全て
の分岐命令が実際には実行されない場合、及び、前記現
在フェッチ中命令群の実際の実行においては分岐命令に
全く遭遇しない場合に、前記命令フェッチ手段は、前記
現命令無効化手段によって無効化される命令を前記次の
処理タイミングにおいてフェッチするように構成すると
より好ましい。

【００１７】更に、上記分岐予測装置において、前記命
令フェッチ手段によってフェッチされる命令群が、前記
現在フェッチ中命令群についての予測分岐命令の命令位
置より後に位置するときであっても現命令無効手段によ
って無効化できない遅延命令を含み、該遅延命令の１つ
は実際には分岐命令である場合、該命令フェッチ手段
は、前記次の処置タイミングにおいて、実際には分岐命
令である当該遅延命令の１つとそれより後に位置する現
在フェッチ中命令群の命令の全てとをフェッチする様に
構成すると更に好ましい。

【００１８】又、上記分岐予測装置において、前記現在
フェッチ中命令群のアドレスが他のアドレスから生じ、
現在フェッチ中命令群の該アドレスと一致する分岐元ア
ドレスを有する分岐予測テーブル手段のエントリーに登
録されている前記現在フェッチ中命令群についての予測
分岐命令が存在し、且つ、該現在フェッチ中命令群のア
ドレスと一致する分岐元アドレスに対応する登録命令位
置が、該現在フェッチ中命令群のアドレスの生成元であ
る上記他のアドレスの命令位置より前にあるような場合
には、前記命令フェッチ手段は、分岐予測を無視して命
令のアドレスに従って順次命令群をフェッチするように
構成すると好ましい。

【００１９】又は、上記分岐予測装置において、前記分
岐予測テーブル手段は連想メモリから成るのが好まし
い。

【００２０】又、本発明は：命令を実行するためのプロ
セッサ手段と；連想メモリによって形成される分岐予測
テーブル手段であって、予測される分岐命令を含む同時
実行される命令を示す分岐元アドレスと、該予測分岐命
令の分岐先アドレスと、当該分岐予測テーブル手段の該
連想メモリにおける各エントリーの位置を示すエントリ
ーアドレスとを含むエントリーを登録するものと；上記
プロセッサ手段によって同時に実行される上記命令をフ
ェッチするための命令フェッチ手段であって、次の処理
タイミングにおいては、現在フェッチされている命令に
ついての予測分岐命令であって上記分岐予測テーブルの
エントリーに登録されており該現在フェッチ中命令のア
ドレスと一致する分岐元アドレスを有するような当該予
測分岐命令の分岐先アドレスによって示される命令をフ
ェッチするものと；上記現在フェッチ中命令の実際の実
行において上記予測分岐命令に実際に遭遇した時に、該
現在フェッチ中命令についての該予測分岐命令を正しい
と判定するための予測判定手段と；上記予測判定手段が
上記予測分岐命令を正しいと判定しない時に、上記次の
処理タイミングにおいて上記命令フェッチ手段によって
フェッチされているものであって、上記現在フェッチ中
命令についての上記予測分岐命令の分岐先アドレスによ
って示されるものである命令を無効化するための予測命
令無効化手段と；上記予測判定手段が上記予測分岐命令
を正しいと判定しない時に、上記分岐予測テーブル手段
における上記現在フェッチ中命令についての上記予測分
岐命令を登録しているエントリーを、上記現在フェッチ
中命令についての上記予測分岐命令を登録しているエン
トリーのエントリーアドレスを用いて書き換えるための
テーブル登録手段と；を備えたことを特徴とする分岐予
測装置である。

【００２１】上記分岐予測装置においては、前記現在フ
ェッチ中命令の実際の実行において遭遇した実際の分岐
命令が前記分岐予測テーブル手段に登録されていなかっ
た場合、前記テーブル登録手段は、前記現在フェッチ中
命令についての実際の分岐命令を登録する新たなエント
リーをも前記分岐予測テーブル手段に登録し、該テーブ
ル登録手段は該新たなエントリーを該分岐予測テーブル
手段で現在使用していない新たなエントリーアドレスを
使って登録するように構成するのが好ましい。上記分岐
予測装置は、更に、前記現在フェッチ中命令についての
予測分岐命令を登録するエントリーの書換えを前記テー
ブル登録手段が行うまで、前記現在フェッチ中命令につ
いての予測分岐命令を登録するエントリーのエントリー
アドレスを保持し、当該エントリーアドレスを供給する
手段を備えるとより好ましい。

【００２２】又、上記分岐予測装置において、前記予測
判定手段が予測分岐命令を正しいと判定しなかった場合
でも、前記現在フェッチ中命令の実際の実行中に遭遇し
た実際の分岐命令が前記テーブル登録手段による登録と
同一処理タイミングにおいてフェッチされた場合には、
前記テーブル登録手段は前記分岐予測テーブル手段中の
前記現在フェッチ中命令についての予測分岐命令を登録
するエントリーの書換えを行わないように構成するのが
好ましい。

【００２３】又、上記分岐予測装置においては、前記分
岐予測テーブル手段の各エントリーは更に該エントリー
の有効性を示すバリッドビットを含むように構成するの
が好ましい。

【００２４】更に、上記分岐予測装置においては、前記
予測テーブル手段中の各エントリーのバリッドビット
は、該エントリーの予測分岐命令が該予測分岐命令の実
行において実際に実行されなかった場合に該エントリー
が無効であることを示すように構成するのが好ましい。

【００２５】又、上記分岐予測装置は更に、前記命令フ
ェッチ手段によってフェッチされる命令を記憶するキャ
ッシュメモリ手段を含み、前記分岐予測テーブル手段中
の各エントリーのバリッドビットは、該エントリーの分
岐元アドレスと一致するアドレスを持った命令が前記キ
ャッシュメモリに存在しないときに、該エントリーが無
効であることを示すように構成するのが好ましい。

【００２６】又、上記分岐予測装置について、前記現在
フェッチ中命令の実際の実行において遭遇した実際の分
岐命令が前記分岐予測テーブル手段に登録されていなか
った場合、前記テーブル登録手段は、前記現在フェッチ
中命令についての実際の分岐命令を登録する新たなエン
トリーをも前記分岐予測テーブル手段に登録し、該テー
ブル登録手段は該新たなエントリーを前記バリッドビッ
トが無効であることを示しているエントリーに上書きし
て登録するように構成するのが好ましい。

【００２７】又は、上記分岐予測装置において、前記プ
ロセッサ手段は、一群の複数命令を同時に実行し、前記
命令フェッチ手段は、該命令群を各処理タイミングにフ
ェッチし、前記分岐予測テーブル手段中の各エントリー
は更に分岐元アドレスによって示される予測分岐命令の
該命令群中の位置を示す命令位置を含む様に構成するこ
とが好ましい。

【００２８】更に、上記分岐予測装置において、前記現
在フェッチ中命令のアドレスと一致する分岐元アドレス
を有し前記分岐予測テーブル内のエントリーに登録され
ている前記現在フェッチ中命令についての予測分岐命令
が存在し、且つ、該現在フェッチ中命令についての予測
分岐命令の分岐先アドレスによって示される命令が、該
現在フェッチ中命令についての該予測分岐命令の分岐先
アドレスの命令位置より前の命令位置を持つ分岐元アド
レスを有する他のエントリーが前記分岐予測テーブル手
段に登録されているような他の予測分岐命令を含まない
ような場合を除いては、前記命令フェッチ手段は、命令
のアドレスに従って順次命令をフェッチするように構成
することが好ましい。

【００２９】又、本発明に係る命令群を同時実行可能な
プロセッサ用の分岐予測方法は：予測される分岐命令を
含む命令群を示す分岐元アドレスと、該予測分岐命令の
分岐先アドレスと、該分岐元アドレスによって示される
該命令群中の該予測分岐命令の位置を示す命令位置と、
を含むエントリーを登録するための分岐予測テーブルを
設ける工程と；次の処理タイミングにおいて、現在フェ
ッチされている命令群のアドレスと一致する分岐元アド
レスを有する分岐予測テーブル中のエントリーに登録さ
れている現在フェッチ中命令群についての分岐予測命令
の分岐先アドレスによって示されプロセッサによって同
時に実行される該命令群をフェッチする工程と；上記フ
ェッチ工程でフェッチされた命令群を同時にプロセッサ
によって実際に実行する工程と；上記実行工程で上記現
在フェッチ中命令群の実際の実行において上記予測分岐
命令に実際に遭遇した時に、該現在フェッチ中命令群に
ついての該予測分岐命令を正しいと判定する工程と；上
記判定工程において上記予測分岐命令を正しいと判定し
ない時に、上記次の処理タイミングにおいて上記フェッ
チ工程でフェッチされるものであって上記現在フェッチ
中命令群についての上記予測分岐命令の分岐先アドレス
によって示されるものである命令群を無効化する工程と
を含むことを特徴とする。

【００３０】又、本発明に係る他の分岐予測方法は：連
想メモリによって形成され予測される分岐命令を含んだ
同時実行されるべき命令を示す分岐元アドレスと、該予
測分岐命令の分岐先アドレスと、当該分岐予測テーブル
の該連想メモリにおける各エントリーの位置を示すエン
トリーアドレスとを含むエントリーを登録するための分
岐予測テーブルを設ける工程と；次の処理タイミングに
おいて、現在フェッチされている命令のアドレスと一致
する分岐元アドレスを有する分岐予測テーブル中のエン
トリーに登録されている現在フェッチ中命令についての
予測分岐命令の分岐先アドレスによって示されプロセッ
サ手段によって同時に実行される命令をフェッチする工
程と；上記フェッチ工程でフェッチされた命令を同時に
プロセッサによって実際に実行する工程と；上記実行工
程で上記現在フェッチ中命令の実際の実行において上記
予測分岐命令に実際に遭遇した時に、該現在フェッチ中
命令についての該予測分岐命令を正しいと判定する工程
と；上記判定工程において上記予測分岐命令を正しいと
判定しない時に、上記次の処理タイミングにおいて上記
フェッチ工程でフェッチされているものであって上記現
在フェッチ中命令についての上記予測分岐命令の分岐先
アドレスによって示されるものである命令を無効化する
ための工程と；上記判定工程で上記予測分岐命令を正し
いと判定しない時に、上記現在フェッチ中命令について
の上記予測分岐命令を登録しているエントリーのエント
リーアドレスを用いて、上記分岐予測テーブル中の現在
フェッチ中命令についての上記予測分岐命令を登録して
いるエントリーを書き換える工程とを含むことを特徴と
する。

【００３１】

【作用】上述の如く構成すれば、テーブルにヒットした
場合には、そのエントリー番号を覚えておいて登録の際
にその番号を使い、ヒットしなかった場合には、それが
確実でないと新規登録を行わないので、マルチエントリ
ーの発生防止が可能となる。

【００３２】

【実施例】以下、本発明の実施例を図面に基づいて説明
する。

【００３３】まず図１を参照して、本発明に係る分岐予
測装置の第１の実施例を説明する。この実施例は、複数
の命令を同時実行することができるスーパースケーラタ
イプのプロセッサに好適である。

【００３４】第１実施例の装置の構成は、概略的には、
プロセッサ部５０と分岐予測部６０とを備えている。

【００３５】更に、プロセッサ部５０は、実行する命令
を格納するキャッシュメモリ１；キャッシュメモリ１か
らフェッチした次に実行される命令を格納する命令バッ
ファ２；命令バッファ２に格納された命令の適当な一部
を無効化する命令無効化ユニット３；実際に命令を実行
する演算器群４、命令無効化ユニット３で無効化されな
い命令の実行結果を監視する分岐監視ユニット５；及
び、キャッシュメモリ１から次にフェッチされる命令の
アドレスを特定するプログラムカウンタ６を有してい
る。

【００３６】以下の記載においては、１つの実例とし
て、演算器群４がスーパースケーラタイプのプロセッサ
であり、一度に４つの命令を同時に実行でき、一度に命
令バッファ２に４つの命令を１つのグループとして取り
込むことができるものを仮定して説明する。ここで、同
時に取り込まれる各グループの命令は、その命令のグル
ープに属する命令のうちの最初のもののアドレスによっ
て指定されるので、＜１００＞から＜１０３＞のアドレ
スの命令を同時にフェッチする時には、このグループの
命令は、グループに属する命令の最初のもののアドレス
＜１００＞として規定される。

【００３７】又、分岐予測部６０は、分岐予測テーブル
エントリーを格納するフルアソシアティブメモリによっ
て形成される分岐予測テーブル７を備え、このテーブル
において、各エントリーは、分岐元アドレスと、分岐先
アドレスと、該分岐元アドレスによって規定されるグル
ープ命令におけるその分岐命令の位置を示す命令位置と
を含み、これらは、過去に実際にあった分岐命令に従っ
て分岐予測テーブル７に登録される。分岐予測部６０
は、更に、４を１単位とする増分を最後にフェッチした
命令に加えるアドレス増加ユニット８；供給される各種
アドレスから適宜１つ選択し、選択したアドレスを次に
フェッチされる命令のアドレスとしてプログラムカウン
タ６に供給するセレクタ９；命令無効化ユニット３を制
御して命令フェッチの時に命令バッファ２に格納される
命令のうちの適当な一部を無効化する無効化制御ユニッ
ト１０；分岐予測テーブル７から読み出す分岐先アドレ
スの伝達を遅延させる遅延器１１；分岐予測テーブル７
から読み出す命令位置の伝達を遅延させる遅延器１２；
遅延器１１及び１２からの分岐先アドレス及び命令位置
を、分岐監視ユニット５から伝えられる実際に次に進む
アドレス及び実際に遭遇した分岐命令の実際の命令位置
と比較する比較器１３；及び、間違った分岐予測の場合
の命令実行時に、命令無効化ユニット３による命令バッ
ファ２に格納された命令の無効化、セレクタ９でのアド
レスの選択、及び分岐予測テーブル７におけるエントリ
ーの書替えあるいは削除を制御する無効化実施ユニット
１４を備える。

【００３８】図２〜図４は、図１の装置の実際の操作手
順を示したものである。以下に記載される操作は、命令
＜１００＞〜＜１０３＞が現在フェッチされており、分
岐元アドレスとして＜１００＞、対応する分岐先アドレ
スとして＜２０２＞、その命令位置として＜２＞を示す
エントリーに基づいて分岐予測が行われる状況を１つの
実例として説明したものである。

【００３９】まず、命令フェッチの時の処理は図２のフ
ローチャートに従って、以下のように実行される。

【００４０】ステップ１０１で、プログラムカウンタ６
は命令バッファ２で現在フェッチされているグループ命
令のアドレス＜１００＞を分岐予測テーブル７及びアド
レス増加ユニット８に送る。これに応じて、アドレス増
加ユニット８は、現在フェッチされているグループ命令
のアドレス＜１００＞に４を１単位とする増分を加え、
得られた新しいアドレス＜１０４＞はセレクタ９に送ら
れ、分岐が予測されない時にはセレクタ９によって選び
出されることになる。

【００４１】次に、ステップ１０２において、分岐予測
テーブル７に登録された分岐元アドレスがチェックさ
れ、現在フェッチされているグループ命令のアドレス＜
１００＞と一致する登録分岐元アドレスを見つけ出す。

【００４２】この登録分岐元アドレスが次のステップ１
０３で見つかると、分岐予測テーブル７は、ヒットを示
す信号をセレクタ９及び無効化制御ユニット１０に送
り、操作はステップ１０４に進む。そうでない場合は、
分岐予測テーブル７は、ミスを示す信号をセレクタ９及
び無効化制御ユニット１０に送り、次はステップ１１１
に進む。図１に示される状況においては、分岐元アドレ
ス＜１００＞と、これに対応する分岐先アドレス＜２０
２＞と、命令位置＜２＞とを有するエントリーがあり、
この様な状況ではステップ１０４が次に行われる。

【００４３】ステップ１０４においては、分岐予測テー
ブル７をチェックして、ステップ１０３で捜し出された
分岐元アドレス＜１００＞に対応する命令位置＜２＞の
方が、フェッチされた命令のアドレス＜１００＞をプロ
グラムカウンタ６で発生させたアドレスの命令位置より
前かどうかを調べる。即ち、プログラムカウンタ６にお
いて、フェッチされた命令のアドレス＜１００＞が例え
ばセレクタ９によって供給されたアドレス＜１０１＞か
ら生じたときは、このアドレス＜１０１＞の命令位置＜
２＞と分岐元アドレス＜１００＞に対応する登録命令位
置＜２＞とが比較され、登録命令位置＜２＞の方が前で
あるかどうかを調べる。

【００４４】ステップ１０５で登録命令位置＜２＞の方
が前であると判明すると、分岐予測テーブル７はミスを
示す信号をセレクタ９及び無効化制御ユニット１０に送
り、次はステップ１１１に進む。そうでない場合は、分
岐予測テーブル７は、ヒットを示す信号をセレクタ９及
び無効化制御ユニット１０に送り、次はステップ１０６
に進む。

【００４５】このようなステップ１０４における登録命
令位置のチェックは、アドレス＜１００＞のようにアド
レス＜１０１＞より前にあるアドレスからの分岐予測テ
ーブル７に基づいた望ましくない分岐を避けるために設
けられている。言い換えれば、分岐予測テーブル中の分
岐元アドレス＜１００＞を有するエントリーの命令位置
が＜１＞である場合、それは実際の分岐元アドレスが＜
１００＞であることを示している。そして、分岐予測テ
ーブル７は現在フェッチされている命令＜１００＞〜＜
１０３＞についてのアドレス＜１００＞によってアクセ
スされるので、プログラムカウンタ６においてセレクタ
９によって供給されるアドレス＜１０１＞から現在フェ
ッチされている命令のアドレス＜１００＞が発生する場
合のように、アドレス＜１００＞の命令を＜１００＞〜
＜１０３＞の命令群の命令実行時に実行すべきではない
場合には、この命令位置＜１＞を有するエントリーに基
づいた分岐予測は禁止されなければならない。このチェ
ックは、現在フェッチされている命令群のアドレスをプ
ログラムカウンタ６に発生させた元のアドレス自体が以
前の別の分岐命令の分岐先アドレスであったときに重要
である。以下の記載から理解されるように、ステップ１
１１に進んだ場合には分岐予測は行われず、そして、ス
テップ１１２においてカウンタ６から供給されるアドレ
ス＜１０１＞に従ってアドレス＜１００＞の命令を無効
化するように命令無効化ユニット３が制御されることに
なる。

【００４６】上述のステップ１０４においての登録命令
位置のチェックは以下のようなものに置き換えてもよ
い。即ち、分岐予測テーブル７は、ステップ１０３で見
つかった分岐元アドレス＜１００＞に対応する分岐先ア
ドレス＜２０２＞が属するような登録分岐元アドレスで
あって、対応する命令位置がステップ１０３で見つかっ
た分岐元アドレス＜１００＞に対応する分岐先アドレス
＜２０２＞の命令位置＜３＞より前にあるものを捜すよ
うにチェックしてもよい。図１の状況では、分岐予測テ
ーブル７のエントリーがチェックされ、当面の分岐元ア
ドレス＜１００＞について予測される分岐先アドレス＜
２０２＞が属する分岐元アドレス＜２００＞を有するエ
ントリーがあるかどうかを調べる。そして、そのような
エントリーが見つかると、そのような登録分岐元アドレ
ス＜２００＞に対応する命令位置が、問題の分岐元アド
レス＜１００＞に対応する分岐先アドレス＜２０２＞の
命令位置＜３＞の前にあるかどうか、つまり、登録分岐
元アドレス＜２００＞に対応する登録命令位置が、＜１
＞又は＜２＞のいずれかであるか、又はそうでないか
が、チェックされる。

【００４７】次にこのような登録分岐元アドレスがステ
ップ１０５で見つかると、分岐予測テーブル７はミスを
示す信号をセレクタ９及び無効化制御ユニット１０に送
り、次はステップ１１１に進む。そうでない場合は、分
岐予測テーブル７は、ヒットを示す信号をセレクタ９及
び無効化制御ユニット１０に送り、次はステップ１０６
に進む。

【００４８】このようなステップ１０４における、問題
の分岐元アドレス＜１００＞に対応する分岐先アドレス
＜２０２＞が属する登録分岐元アドレスであって対応す
る命令位置がステップ１０４で問題の分岐元アドレス＜
１００＞に対応する分岐先アドレス＜２０２＞の命令位
置＜３＞より前にある登録分岐元アドレスのチェックに
よって、次のサイクルにおいて起こりうる分岐予測テー
ブル７に基づいたアドレス＜２００＞又は＜２０１＞で
の望ましくない分岐を避けることができる。即ち、この
アドレス＜２００＞及び＜２０１＞の命令は現在の分岐
予測に従ってフェッチされている＜２００＞〜＜２０３
＞の命令群の命令実行時には実行されないものであっ
て、後述するように、命令無効化ユニット３がステップ
１１２においてプログラムカウンタ６から供給されるア
ドレス＜２０２＞に従ってアドレス＜２００＞及び＜２
０１＞の命令を無効化するようになっているので、これ
らのアドレスからの分岐予測は行われるべきではない。
以下に記載するように、このような場合にはステップ１
１１に進むことによって分岐予測が実行されないことに
なる。

【００４９】ステップ１０６では、次に、予測された分
岐先アドレス＜２０２＞が分岐予測テーブル７からセレ
クタ９へ送られ、一方、ステップ１０７では、予測分岐
先アドレス＜２０２＞は分岐予測テーブル７から遅延器
１１へ送られる。遅延器１１は、適切なタイミングま
で、つまり、実際に遭遇した分岐命令の結果生じる実際
に次に進むアドレスが分岐監視ユニット５から比較器１
３へ送られる時まで、予測分岐先アドレス＜２０２＞の
比較器１３への伝達を遅延させる。

【００５０】そして、ステップ１０８において、無効化
制御ユニット１０は分岐予測テーブル７に登録された予
測分岐命令の命令位置＜２＞を読み込み、命令無効化制
御ユニット３を制御して、現在フェッチされている命令
＜１００＞〜＜１０３＞のグループにおける命令のう
ち、命令位置が予測分岐命令の登録命令位置＜２＞より
大きいものを無効化する。つまり、図１の状況において
は、命令＜１０２＞及び＜１０３＞は、その命令位置＜
３＞及び＜４＞が予測分岐命令の登録命令位置＜２＞よ
り後であり、予測分岐命令が実際に生じたときには処理
は次はアドレス＜２０２＞に飛ぶため、これらの命令＜
１０２＞及び＜１０３＞は実行されるべきではないもの
なので、命令無効化ユニット３により無効化される。

【００５１】この後、ステップ１０９において、登録命
令位置＜２＞は分岐予測テーブル７から遅延器１２へ送
られる。遅延器１２は比較器１３への登録命令位置＜２
＞の伝達を、実際に遭遇した分岐命令の実際の命令位置
が分岐監視ユニット５から比較器１３へ送られる時期ま
で適宜遅延させる。

【００５２】そして、ステップ１１０において、セレク
タ９は、分岐予測テーブル７からのヒット信号に従って
予測分岐先アドレス＜２０２＞を選び出し、それを、次
にキャッシュメモリ１からフェッチする命令のアドレス
として、プログラムカウンタ６へ送る。

【００５３】他方、操作がステップ１１１に進む時は、
分岐予測はなされないということを意味するので、セレ
クタ９は、分岐予測テーブル７からのミス信号に応じて
アドレス増加ユニット８から入ったアドレス＜１０４＞
を選び出し、それを、次にキャッシュメモリ１からフェ
ッチする命令のアドレスとしてプログラムカウンタ６に
送る。

【００５４】最後に、ステップ１１２において、プログ
ラムカウンタ６はセレクタ９から受けたアドレス＜２０
２＞又は＜１０４＞を１処理タイミングの間保持し、キ
ャッシュメモリ１で次に同時にフェッチされる命令グル
ープを特定するために、対応するフェッチアドレス＜２
００＞又は＜１０４＞を送る。ここで、図１の状況のよ
うに、同時にフェッチされる命令の数として４を用いた
場合、フェッチするアドレスは、単にセレクタ９から受
けるアドレスの最後の２ビットの値を落とすことによっ
て得られる。セレクタ９から受けたアドレスが予測分岐
先アドレス＜２０２＞である場合には、プログラムカウ
ンタ６は、アドレス＜２０２＞を命令無効化ユニット３
へ送り、次の命令実行時には実行されるべきではないア
ドレス＜２００＞と＜２０１＞の命令を無効化するよう
にする。

【００５５】次に、命令実行時の処理は図３及び図４の
フローチャートに従って以下のように行われる。

【００５６】まず、ステップ２０１において、分岐監視
ユニット５は、命令バッファ２における有効命令の実行
結果を１つずつ実行が完了した順に監視し、実行中に遭
遇した実際の分岐命令の実際の命令位置及び実行中に遭
遇した実際の分岐命令から実際に次に進むアドレスを比
較器１３に送る。

【００５７】そして、ステップ２０２で、比較器１３
は、分岐監視ユニット５から受ける実際に遭遇した分岐
命令の実際の命令位置を、遅延器１２から受ける予測分
岐命令の登録命令位置＜２＞と比較し、分岐監視ユニッ
ト５から受ける実際に遭遇した分岐命令から実際に次に
進むアドレスを、遅延器１１から受ける予測分岐先アド
レス＜２０２＞と比較する。

【００５８】それから、ステップ２０３において、実際
に遭遇した分岐命令の実際の命令位置と予測分岐命令の
登録命令位置＜２＞が互いに一致するかどうかを比較器
１３によって決定する。これらが互いに一致すると、そ
れは登録命令位置において実際に分岐命令に遭遇したこ
とを意味するので、次はステップ２０４に進む。そうで
ない場合は、登録命令位置より前の命令位置で分岐命令
に遭遇したことを意味し、次はステップ２１３に進む。

【００５９】ステップ２０４において、実際の分岐命令
に実際に実行されたか否かが分岐監視ユニット５からの
報告に従って決定され、実際にそれが実行された場合
は、次はステップ２０５に進み、そうでない場合は、次
はステップ２０９に進む。

【００６０】ステップ２０５において、実際に遭遇した
分岐命令から実際に次に進むアドレスと予測分岐先アド
レス＜２０２＞が互いに一致するかどうかを比較器１３
によって決定する。それらが互いに一致すると、それは
分岐予測が正しかったことを意味し、操作は次の命令に
ついて処理が続けられ、そうでない場合は、分岐予測が
正しくないことを意味するので、次はステップ２０６へ
進む。

【００６１】命令位置と分岐先アドレスの両方が一致す
ることがステップ２０４及び２０５で明らかになった
時、比較器１３は一致を示す信号をセレクタ９及び無効
化実施ユニット１４に送り、そうでない場合は、比較器
１３は不一致を示す信号をセレクタ９及び無効化実施ユ
ニット１４に送る。

【００６２】ステップ２０６において、無効化実施ユニ
ット１４は命令無効化ユニット３を制御して、正しくな
い分岐予測に従ってフェッチされた命令＜２００＞〜＜
２０３＞を、比較器１３からの不一致信号に従って無効
化する。

【００６３】この場合、分岐命令は実際に実行されてい
るので、次のステップ２０７において、無効化実施ユニ
ット１４は、分岐監視ユニット５から報告される実際の
分岐先アドレスをセレクタ９に送って、次に実際の分岐
先アドレスからフェッチを実行するようにする。

【００６４】その後、ステップ２０８において、無効化
実施ユニット１４は分岐予測テーブル７を制御して、分
岐予測テーブル７中の正しくないエントリーを書き替え
て、実際の分岐元アドレス、実際の分岐先アドレス及び
実際の命令位置を示す正しいエントリーにする。ここ
で、ステップ１０１においてプログラムカウンタ６から
分岐予測テーブル７へ供給されたアドレス＜１００＞
は、適宜遅延され、分岐予測テーブル７の書換えに用い
られる。

【００６５】他方、ステップ２０９に進んだ場合は、無
効化実施ユニット１４は命令無効化ユニット３を制御し
て、正しくない分岐予測に従ってフェッチされた命令＜
２００＞〜＜２０３＞を比較器１３からの不一致信号に
従って無効化する。

【００６６】この場合、分岐命令は実際には実行されて
いないので、次のステップ２１０において、無効化実施
ユニット１４は、正しくない分岐予測により命令フェッ
チの時に無効化制御ユニット１０によって間違って無効
化された命令のアドレスをセレクタ９に送り、次にその
間違って無効化された命令のフェッチを再度行うように
する。ここで、プログラムカウンタ６は、間違って無効
化された命令のアドレスを命令無効化ユニット３に送
り、次の命令実行時に再度実行されるべきではない間違
って無効化された命令以外の命令を無効化するようにす
る。

【００６７】又、この場合、実際には実行された分岐命
令は存在しないので、次のステップ２１１において、無
効化実施ユニット１４は分岐予測テーブル７を制御し
て、分岐予測テーブル中の正しくないエントリーを削除
する。ここで、ステップ１０１においてプログラムカウ
ンタ６から分岐予測テーブル７へ供給されたアドレス＜
１００＞は適宜遅延され、分岐予測テーブル７中の間違
ったエントリーを削除するのに用いられる。

【００６８】それから、ステップ２１２において、セレ
クタ９はステップ２０７又はステップ２１０で入力され
たアドレスを選び出し、それを、次にフェッチされる命
令のアドレスとしてプログラムカウンタ６に送る。一
方、分岐予測テーブル７及びアドレス増加ユニット８か
ら入った他のアドレスは無視し、処理は次の命令に関す
る処理に移行する。

【００６９】他方、ステップ２０３からステップ２１３
へ進んだ場合は、実際の分岐命令が実際に実行されたか
否かを分岐監視ユニット５からの報告に従って決定す
る。実際に実行されたときは次は上記ステップ２０６に
進み、そうでない場合は次はステップ２１４に進む。

【００７０】ステップ２１４において、命令バッファ２
中の有効命令の全てについて実行が完了したか否かが決
定される。全ての有効命令が実行完了されている場合
は、実際には分岐命令に遭遇しなかったことを意味する
ので、次は上記ステップ２０９に進む。そうでない場合
は、次は上記ステップ２０１に戻り、分岐監視ユニット
５によって次の有効命令の実行結果を監視する。

【００７１】ここで、プロセッサ部５０で実行される命
令が、それより前に位置する分岐命令が実際に実行され
るときでも実行されなければならないような、いわゆる
遅延命令をも含むものである場合は、上記の操作は以下
のように修正される。

【００７２】まず最初に、命令フェッチの時に、無効化
制御ユニット１０によりステップ１０８において無効化
される命令は、現在フェッチされる命令グループ＜１０
０＞〜＜１０３＞の命令の内、命令位置が予測分岐命令
の登録命令位置＜２＞より１プラス所定遅延命令数だけ
後のものでなければならない。ここで、遅延命令数は前
もってプロセッサ部５０に定められている一定数であ
り、この実施例においては１と仮定する。従って、例え
ば、図１の状況では、予測分岐命令の登録命令位置＜２
＞より２つ後の命令位置＜４＞にある命令＜１０３＞の
みが命令無効化ユニット３によって無効化される。

【００７３】ここで、遅延命令が実際に実行されるかど
うかは命令フェッチの時にはわからず、命令がデコード
されるまでは確かめられないものである。

【００７４】第２に、命令実行の際に、ステップ２１０
において特定され再フェッチされる命令は、間違った分
岐予測に従って命令フェッチの際に無効化制御ユニット
１０によって間違って無効化された命令だけではなく、
実際に結果として分岐命令であった遅延命令及びこの遅
延命令の後に位置する全ての命令でなくてはならない。

【００７５】上述したように、この第１実施例による
と、分岐予測での混乱を生じることなくスーパースケー
ラタイプのプロセッサに適用可能な分岐予測テーブルを
用いて分岐予測することが実現可能となり、高速でより
効率的に分岐予測を行うことができる。

【００７６】次に、図５を参照して、本発明に係る分岐
予測装置の第２の実施例を詳細に説明する。この第２実
施例は、複数命令の同時実行が可能なスーパースケーラ
タイプのプロセッサを含むあらゆるタイプのプロセッサ
に適用可能である。以下の説明においては、説明を簡単
にするために、演算器群４は一度に１つの命令を実行で
きる通常のプロセッサで一度に１つの命令が命令バッフ
ァ２にフェッチされるものと仮定する。

【００７７】この第２実施例においては、概略的には、
装置はプロセッサ部７０と分岐予測部８０とを備えてい
る。

【００７８】更に、プロセッサ部７０は、実行する命令
を格納するキャッシュメモリ３１；キャッシュメモリ３
１からフェッチされ次に実行される命令を格納する命令
バッファ；間違った分岐予測に従ってフェッチされ命令
バッファ３２に格納された命令を無効化する命令無効化
ユニット３３；実際に命令を実行する演算器群３４；命
令の実行結果を監視する分岐監視ユニット３５；及び、
キャッシュメモリ１から次にフェッチされる命令のアド
レスを特定するプログラムカウンタ３６を備えている。

【００７９】又、分岐予測部８０は、分岐予測テーブル
エントリーを格納するためのフルアソシアティブメモリ
によって形成される分岐予測テーブル３７を備えてい
る。このテーブルにおいては、各エントリーは、過去に
行われた実際の分岐命令に従って分岐予測テーブル３７
中に登録された分岐元アドレスとこれに対応する分岐先
アドレスとを含み、更に、フルアソシタティブメモリ中
でエントリーが登録されている位置を示すエントリーア
ドレスを伴っている。分岐予測部８０は更に、最後にフ
ェッチされた命令のアドレスに１を１単位とする増分を
加えるアドレス増加ユニット３８；供給された各種アド
レスの１つを適宜選び出し、選び出されたアドレスをプ
ログラムカウンタ３６に、次にフェッチされる命令のア
ドレスとして供給するセレクタ３９；分岐予測テーブル
３７から読み出した分岐先アドレスの伝達を遅延させる
遅延器４１；遅延器４１から入力された分岐先アドレス
を、分岐監視ユニット３５から報告される実際の分岐先
アドレスと比較する比較器４３；分岐予測テーブル３７
から入力されたエントリーアドレスを格納し、必要に応
じて新たなエントリーアドレスを生成させる、エントリ
ーアドレス生成ユニット４５；及び、間違った分岐予測
がなされたときにエントリーアドレス生成ユニット４５
から入力されたエントリーアドレスを用いて分岐予測テ
ーブル３７中のエントリーを書き直すためのテーブル登
録制御ユニット４６を備えている。

【００８０】ここで、図５の装置による処理の、実際の
手順を詳細に説明する。以下においては、命令＜１００
＞が現在フェッチされ、分岐元アドレスとして＜１００
＞を、対応する分岐先アドレスとして＜２０２＞を、エ
ントリーアドレスとして＜０１＞を示すエントリーに基
づいて分岐予測が行われる状況での操作を、具体例とし
て説明する。

【００８１】まず、プログラムカウンタ３６は、命令バ
ッファ３２で現在フェッチされる命令のアドレス＜１０
０＞を、分岐予測テーブル３７及びアドレス増加ユニッ
ト３８に送る。これに応じて、アドレス増加ユニット３
８は、現在フェッチされる命令のアドレス＜１００＞
に、１を１単位とする増分を加え、得られた新しいアド
レス＜１０１＞はセレクター３９に送れ、分岐予測がな
い時には、セレクタ３９によって選び出されることにな
る。

【００８２】一方、分岐予測テーブル３７において、分
岐予測テーブル３７に登録されている分岐元アドレスが
チェックされ、現在フェッチされている命令のアドレス
＜１００＞と一致する登録分岐元アドレスが捜される。

【００８３】そのような登録分岐元アドレスが見つかる
と、対応する予測分岐先アドレス＜２０２＞が分岐予測
テーブル３７からセレクタ３９へ送られ、遅延器４１に
も送られる。一方、対応するエントリーアドレス＜０１
＞は、エントリーアドレス生成ユニット４５へ送られ
る。

【００８４】遅延器４１は、予測分岐先アドレス＜２０
２＞の比較器４３への伝達を、実際の分岐先アドレスが
分岐監視ユニット３５から比較器４３へ送られるまで、
適宜遅延させる。

【００８５】その後、セレクタ３９は、予測分岐先アド
レス＜２０２＞を選び出し、プログラムカウンタ３６
へ、次にフェッチされる命令のアドレスとして送る。

【００８６】他方、現在フェッチされている命令のアド
レスと一致する登録分岐元アドレスが分岐予測テーブル
３７中に見つからない場合、セレクタ３９はアドレス増
加ユニット３８から入力されたアドレス＜１０１＞を選
び出し、それを、次にフェッチされる命令のアドレスと
して、プログラムカウンタ３６へ送る。

【００８７】そして、プログラムカウンタ３６は、セレ
クタ３９から受けたアドレス＜２０２＞または＜１０１
＞を１処理タイミングの間保持し、それを、次にフェッ
チされる命令のアドレスとして、キャッシュメモリ３へ
送る。

【００８８】他方、分岐監視ユニット３５は、命令バッ
ファ３２において現在フェッチされている命令＜１００
＞の実行結果を監視し、実際の命令分岐先アドレスを比
較器４３へ送る。

【００８９】それから、比較器４３は、分岐監視ユニッ
ト３５から受けた実際の分岐先アドレスを、遅延器４１
から受けた予測分岐先アドレス＜２０２＞と比較し、ア
ドレスが一致するか否かを示す信号を、命令無効化ユニ
ット３３、エントリーアドレス生成ユニット４５及びテ
ーブル登録ユニット４６へ出力する。

【００９０】アドレスが一致すると、それは分岐予測が
正しかったことを意味するので、処理は次の命令に関す
る処理に移行する。

【００９１】他方、アドレスが一致しないことを示す信
号を比較器４３から受けたときは、それは分岐予測が正
しくなかったことを意味するので、命令無効化ユニット
３３は、次の処理タイミングでフェッチされた命令、つ
まり、正しくない分岐予測に従って間違ってフェッチさ
れた命令＜２０２＞を無効化する。

【００９２】その後、テーブル登録制御ユニット４６
が、間違った分岐先アドレス＜２０２＞の上に分岐監視
ユニット３５から報告される実際の分岐先アドレスを書
き込むことによってエントリーを書き換えて分岐予測テ
ーブル３７中の分岐元アドレス＜１００＞のエントリー
を書換える。この時、書換え操作は、エントリー生成ユ
ニット４５から入力されるエントリーアドレス＜０１＞
によって示される連想メモリにおける位置について行わ
れる。

【００９３】ここで、エントリーアドレス生成ユニット
４５は分岐予測テーブル３７のフルアソシアティブメモ
リにおける該当するエントリーアドレスを格納している
ので、正しくない分岐予測テーブルエントリーの書換え
はすぐに実施出来る。更に、正しくない分岐予測テーブ
ルエントリーは、正しいエントリーによって直接上書き
されるので、分岐予測に混乱を生じさせるような、１つ
の分岐アドレスについての多重エントリーは避けられ
る。

【００９４】上記の操作において、エントリーアドレス
生成ユニット４５は図６に示されるフローチャートに従
って、以下のな処理をする。

【００９５】まず、ステップ３０１において、比較器４
３が分岐監視ユニット３５から受けた実際の分岐先アド
レスを遅延器４１から入力された予測分岐先アドレスと
比較したか否かが決定される。

【００９６】この比較が比較器４３によって既になされ
ている場合、それは分岐命令が実際に予測分岐元位置で
起こっていることを意味するので、次にステップ３０２
において、分岐先アドレスが互いに一致するかどうか、
つまり、分岐予測が正しかったかあるいは間違っていた
かが決定される。

【００９７】分岐先アドレスが互いに比較器４３におい
て一致した場合は、分岐予測が正しかったことを意味す
るので、エントリーアドレス生成ユニット４５の処理は
終了する。

【００９８】他方、アドレスが互いに一致しないと、そ
れは分岐予測が間違っていたことを意味するので、分岐
予測テーブル３７における対応するエントリーの書換え
が必要となる。そのような場合、次にステップ３０３に
おいて、エントリーアドレス生成ユニット４５は、分岐
予測の時に分岐予測テーブル３７から受けてエントリー
アドレス生成ユニット４５に格納されている書換え用の
エントリーに対応するエントリーアドレスをテーブル登
録制御ユニット４６に送り、テーブル登録制御ユニット
４６が分岐予測テーブル３７のフルアソシアティブメモ
リ中の適切な位置について適宜書き換え操作を行うこと
ができるようにする。

【００９９】比較器４３がステップ３０１において比較
を行わなかったときは、次にステップ３０４において、
分岐予測がなされたか否かが決定される。

【０１００】分岐予測がなされているときには、それは
分岐命令が予測分岐元アドレスにおいて遭遇しなかった
ことを意味するので、予測分岐元アドレスに対応するエ
ントリーは正しくなく削除しなければならない。そのよ
うな場合、次にステップ３０５において、エントリーア
ドレス生成ユニット４５が対応するエントリーアドレス
を、新しいエントリーの新登録に使用可能な空きエント
リーアドレスとして格納する。この場合、テーブル登録
制御ユニット４６は分岐予測テーブル３７中の対応する
エントリーを削除する。

【０１０１】分岐予測がなされていない時、それは分岐
命令に分岐予測テーブル３７中の分岐元アドレスとして
登録されていないアドレスで遭遇したことを意味するの
で、実際に遭遇した分岐命令に対応するエントリーは存
在せず新たなエントリーが造られなければならない。そ
のような場合、次にステップ３０６において、エントリ
ーアドレス生成ユニット４５は、エントリーアドレス生
成ユニット４５に格納されている空きエントリーアドレ
ス、または、例えば乱数を用いて新しく生成させたエン
トリーアドレスを、テーブル登録制御ユニット４６に送
り、テーブル登録制御ユニット４６が分岐予測テーブル
３７のフルアソシアティブメモリにおける使用可能な位
置について適宜登録操作を行えるようにする。

【０１０２】尚、図７に示されるように、テーブル登録
制御ユニット４６によって分岐予測テーブル３７の書換
えまたは新登録が行われる処理タイミングと同じ時に、
分岐監視ユニット３５によって監視された命令Ｉ1 がフ
ェッチされた場合、正しく書き換えられたエントリーが
ステップ３０５で間違って空きエントリーとして処理し
てしまう可能性、正しい新しく登録されたエントリーが
ステップ３０６で２重に登録される可能性をなくすため
に、上記ステップ３０５と３０６は迂回しなければなら
ない。

【０１０３】故に、この第２実施例によると、分岐予測
での混乱を生じることなくフルアソシアティブメモリに
よって形成される分岐予測テーブルを用いて分岐予測す
ることが実現可能となり、高速でより効率的に分岐予測
を行うことができる。

【０１０４】次に、図８を参照して、本発明に係る分岐
予測装置の第３の実施例を詳細に説明する。この第３実
施例は、複数命令の同時実行が可能なスーパースケーラ
タイプのプロセッサに適するように上記第２実施例を応
用したものである。図８では、図７で説明した第２実施
例の上記各要素と実質的に等価な要素には同じ参照符合
を用い、それらについての説明は省略する。

【０１０５】この第３実施例においては、分岐予測テー
ブル３７Ａは図７における分岐予測テーブル３７とは次
のような点で異なっている。即ち、分岐予測テーブル３
７Ａにおける各エントリーは、前述の第１実施例の分岐
予測テーブルと同じように、分岐元アドレスによって規
定される命令グループにおける分岐命令の位置を示す命
令位置をも含んでいるものである。

【０１０６】従って、この命令位置を用いることによ
り、前述の第１実施例の場合と同様に、複数命令の同時
実行が可能なスーパースケーラタイプのプロセッサに対
処することが可能となる。

【０１０７】この場合、命令バッファ３２は同時に複数
の命令をフェッチし、アドレス増加ユニット３８が、同
時にフェッチされる命令の数、例えば４、を１単位とし
てアドレスを更新する。

【０１０８】この第３実施例においては、図６で説明し
た第２実施例について前述したものと同様の操作をエン
トリーアドレス生成ユニット４５が実行する場合、前述
の第１実施例における図２のステップ１０４と同様に、
ステップ３０６においてまず登録されている分岐元アド
レスに対応する登録命令位置がフェッチされている命令
のアドレスをプログラムカウンタ６で発生させているア
ドレスの命令位置より前であるか、または、問題の分岐
元アドレスに対応する分岐先アドレスが属する登録分岐
元アドレスであって対応する命令位置が問題の分岐元ア
ドレスに対応する分岐先アドレスの命令位置より前にあ
るものがあるか、チェックする必要がある。登録命令位
置の方が前であるとわかるか、あるいはそのような登録
分岐元アドレスが見つかった場合は、第１実施例と同
様、分岐予測は実行されるべきではない。

【０１０９】従って、この第３実施例によると、分岐予
測での混乱を生じることなくスーパースケーラタイプの
プロセッサに適したフルアソシアティブメモリによって
形成される分岐予測テーブルを用いて分岐予測すること
が実現可能となり、高速でより効率的に分岐予測を行う
ことができる。

【０１１０】次に、図９を参照して、本発明に係る分岐
予測装置の第４の実施例を詳細に説明する。この第４実
施例は、前述の第２実施例の応用であり、分岐予測テー
ブルにおける空きエントリーの処理が改良されている。
図９では、図７で説明した第２実施例の上記各要素と実
質的に等価な要素には同じ参照符合を用い、それらにつ
いての説明は省略する。

【０１１１】この第４実施例においては、分岐予測テー
ブル３７Ｂは図７の分岐予測テーブル３７とは次の点で
異なっている。即ち、分岐予測テーブル３７Ｂにおける
各エントリーは、エントリーが空きであるかないかを示
す有効ビット値をも含むものであり、この有効ビット値
が＜０＞である時は空きでないことを、＜１＞である時
は空きであることを示す。

【０１１２】加えて、分岐予測テーブル３７Ｂ中の有効
ビット値を変えるための有効ビット制御ユニット４７が
設けられている。

【０１１３】ここでは、分岐監視ユニット３５は予測さ
れた分岐が実際に実際されたかどうかを有効ビット制御
ユニット４７に伝え、予測された分岐が実際には実行さ
れなかったときには、有効ビット制御ユニット４７は予
測分岐元アドレスについてエントリー中の有効ビット値
を＜０＞から＜１＞に変更して実際には実行されなかっ
た分岐についてのエントリーが空きであることを示すよ
うにする。

【０１１４】又、この第４実施例においては、プロセッ
サ部７０は、キャッシュメモリ３１及びメインメモリ４
９を制御してキャッシュメモリ３１におけるキャッシュ
内容をメインメモリ４９に格納されている他の内容に変
えるためのキャッシュ変更制御ユニット４８を有してい
てもよい。この場合、キャッシュの変更をキャッシュ変
更制御ユニット４８が有効ビット制御ユニット４７に伝
え、キャッシュ変更によってキャッシュメモリ３１から
除去された分岐元アドレスについて有効ビット制御ユニ
ット４７がエントリーの有効ビット値を＜０＞から＜１
＞に変更してこれらのエントリーが空きであることを示
すようにする。

【０１１５】又、この第４実施例においては、エントリ
ーアドレス生成ユニット４５が図６で説明した第２実施
例について前述した操作と同様の操作を行うときに、分
岐予測テーブル３７Ｂのフルアソシアティブメモリのエ
ントリーアドレスがより効率よく使用されて新しいエン
トリーの登録がよりすばやく行われるように、ステップ
３０６においてエントリーアドレス生成ユニット４５は
新たなエントリーアドレスを生成する前にエントリーの
アドレスを有効ビットの値が＜０＞であるエントリーの
エントリーアドレスをテーブル登録制御ユニット４６へ
送るようにしてもよい。

【０１１６】従って、この第４実施例によると、分岐予
測での混乱を生じることなくフルアソシアティブメモリ
によって形成される分岐予測テーブルを用いて分岐予測
することが実現可能となり、高速でより効率的に分岐予
測を行うことができる。

【０１１７】次に、図１０〜図２０を参照して、上述の
各実施例の特徴をすべて組み込んだ本発明の分岐予測装
置の具体的回路構成について詳しく説明する。図中、図
１０〜図１５は分岐予測装置の回路についての分図であ
り、この回路はＢＴＢ回路と称する。ここでは、各図に
ある端子番号Tn (n=1, 2, ---)は他の図にある同一の端
子番号と接続されているものとする。又、図１６〜図１
８は、図１０〜図１５のＢＴＢ回路に接続される制御回
路についての分図であり、各図にある端子番号Rn (n=1,
2, ---)は他の図にある同一の端子番号と接続されてい
るものとする。又、図１９及び図２０は、図１０〜図１
５のＢＴＢ回路と図１６〜図１８の制御回路とを接続し
た構成についての分図であり、各図にある端子番号Sn
(n=1, 2,---)は他の図にある同一の端子番号と接続され
ているものとする。

【０１１８】まず、図１６〜図１８の制御回路について
詳しく説明する。この図１６〜図１８の制御回路は、Ｆ
ステージ２０（フェッチ）、Ｄステージ２１（デコー
ド）、Ｅステージ２２（実行）及びＭステージ２３（メ
モリアクセス）の４つのステージを含んでおり、これら
のステージで行われる操作は以下の通りである。

【０１１９】Ｆステージ：データパス部からのBTBHIT_P
信号を受け取り、ステージの前後関係と分岐ユニットの
状態を見て本当に有効であるかチェックし、有効であれ
ばBTB のアドレスを有効にするための信号VALFを返す。

【０１２０】BTBHitは４命令単位のスロットを用いてヒ
ットを判断し、FPC の下位ビットを以前分岐命令のあっ
た４命令中の位置と比較してFPC が分岐命令の後にくる
場合には仮ヒットの状態を発生する。この操作は、連想
メモリに２重にエントリー登録が起きるのを防ぐために
設けられている。

【０１２１】Ｄステージ：以前分岐命令のあった４命令
中の位置をチェックして、これが４命令中最後の命令で
あった場合には、delayed-slotの扱いにする。そして、
VALD信号を発生させる。

【０１２２】Ｅステージ：BU（分岐ユニット）で実際に
分岐命令が実行されてＦステージでBTBHitした際に発生
したアドレスが、BUで分岐命令の実際の実行によって生
成されたアドレスと一致するか比較し、BTBで予測した
アドレスの確認を行う。

【０１２３】その後、ECASE1-3の確認信号とBTB 動作を
キャンセルするCNCL_Pを発生する。

【０１２４】Ｍステージ：登録の形態は次の３つに分類
される。

【０１２５】(1) Ｆステージで有効なヒットがなく、Ｅ
ステージで分岐の発生が認められた際に、BTB に対して
新規登録信号SETBTBを発する。登録の際にはランダムな
エントリーアドレスを使うか、ヒットしたエントリーに
対して行うか(BTBFHITM)、または前回キャンセルしたア
ドレスを用いるか(INVTG) を発する。

【０１２６】(2) Ｆステージで有効なヒットが発生した
が、Ｅステージの確認の際に違うアドレスに飛んだよう
な場合（レジスタ間接分岐の場合）、ヒットしたエント
リーに対して新しい飛び先を登録する。

【０１２７】(3) ＦステージでBTBHitしたが、Ｅステー
ジで分岐の発生が認められなかった場合にはBTB のキャ
ンセルを行う(BTCNCLM) 。

【０１２８】又、図１０〜図１５に示したＢＴＢ回路に
おいて、A-1 は連想メモリ(CAM) で構成されたアドレス
の記憶場所である。アドレスを記憶するエントリー数は
３２エントリーとしている。

【０１２９】A-1 は入力として２７bit のCAM-Search-P
ort(CAMSP)とCAM-Write-Port(CAMWP) があり、CAM の検
索動作と登録動作が同時に行える。登録動作の際、書き
込むエントリーを指定するためのエントリーアドレスは
ENTIN<31:0> で指定する。またエントリーの有効性を示
す１bit のエントリー有効フラグBTBVALがあり、CAMでC
AMSP と内部のTAG がマッチしても、このValid-bit が
０であるとヒット信号は出ない。また、検索動作でCAMS
P と内部のTAG がマッチし、Valid-bit が１であると、
そのエントリーのRAM 部のデータが読み出される。

【０１３０】A-2 は上記のRAM 部を示す。RAM 部は、４
命令中、分岐命令が何番目に在ったかを示すBRPOS 部と
その分岐命令の分岐先を示すデータ部に分かれており、
各々、２bit 、３２bit のフィールドを持つ。

【０１３１】このRAM 部の入力は、上記フィールドに対
応して、BUNUMM<1:0> とRAM-Write-Port(RAMWP)<31:0>
があり、CAM 部の登録動作と同時に同じエントリーに登
録される。検索動作でヒットが発生するとヒットしたエ
ントリーのRAM 部のデータが読み出される。RAM 部で
も、この登録動作の書き込みと検索動作の読み出しは、
同時に動作可能である。また、CAM 部でヒットしたエン
トリーはBTBENT<31:0>に出力される。

【０１３２】連想メモリA-2 の分岐先を示すデータ部出
力BTBDAT<31:0>は分岐先セレクタA-3 のD1入力に接続さ
れる。また同出力はパイプラインレジスタA-4 にも接続
されている。パイプラインレジスタA-4 の出力は更にパ
イプラインレジスタA-5 と分岐先セレクタA-3 のD0入力
に接続されている。これは連想するプロセッサのパイプ
ラインステージに依存するが、ＦステージでBTB のヒッ
ト検索を行い、A-4 はＤステージのパイプラインステー
ジ、A-5 はＥステージのパイプラインステージに当た
る。

【０１３３】分岐先セレクタA-3 は６つの入力を信号線
VALD, VALF, ECASE1, ECASE2, ECASE3によって切り替え
る。順にD0-D4 のデータを選択し、すべて０であればD5
のデータが出力Q<31:0> に出る。信号線VALFはＦステー
ジで連想メモリの出力が有効であることを示す制御線
で、図１４、図１５に示す制御部で作られる信号であ
る。VALDはdelayed-slotを考慮した信号でdelayed-slot
を有効にしたい場合、この信号が１になる。ECASE1, EC
ASE2, ECASE3はＥステージにおいてBTB の分岐先の確認
を行った際、誤ったアドレスをＦステージで出していた
ことが判明したときの修正アドレスである。ECASE1はBT
B の予測が的中した場合、分岐ユニットでは分岐先のア
ドレスを出力するが実際には分岐は既に発生しているた
め、EPC のインクリメントを行う必要がある理由からで
ある。

【０１３４】ECASE2は４命令の分岐位置がずれているこ
とを考慮した信号である。ECASE3はBTB の予測が外れた
場合、delayed-slotにFPC を設定するための信号であ
る。

【０１３５】従って、上述したように、ECASE1, ECASE
2, ECASE3の信号がアサートされる各場合に合わせたア
ドレス計算を行うのがアドレス計算手段A-6 である。こ
れは各々の場合に応じて、FPC,EPCとBTB 登録時に４命
令中分岐命令のあった箇所を示すbrpos をA-4, A-5と同
様なパイプラインレジスタA-7, A-8でＥステージへ送っ
た信号BRPOS_E<1:0>より計算する。

【０１３６】分岐先セレクタA-3 の出力Q<31:0> はBTBA
DRS<31:0> として分岐ユニットに送られ、上の信号線VA
LD, VALF, ECASE1, ECASE2, ECASE3のORとBTB 動作無効
信号CNCL_Pとの論理和として得られた信号BTBADVAL_Cが
BTBADRS の有効信号として同じく分岐ユニットに送られ
る。

【０１３７】A-9 は３２bit 一致検出回路であり、分岐
ユニットから来る分岐先アドレスJUMPAD_P<31:0>とBTB
の分岐先をＥステージにおいて確認を行うための回路で
ある。一致信号はBTBEQLとして制御部に送られる。

【０１３８】登録する際のエントリーアドレスはランダ
ムレジスタA-12か、ヒットしたエントリーを登録が行わ
れるＭステージまでパイプラインレジスタA-13で送った
データか、前回キャンセルを行ったエントリーを記憶し
たA-14かの３つのエントリーアドレスの内から選ばれ
る。選択はBTB 制御ユニットから来るBTFHITM とINVTG
という信号によってセレクタA-15で行われる。

【０１３９】BTFHITM はBTB がヒットしたアドレスがＥ
ステージで外れていたことが判明したとき等にアサート
される信号で、BTB がヒットしたエントリーに登録を行
わないとダブルエントリーが発生する場合を考慮する制
御線である。INVTG はキャンセルが発生した場合にasse
rtされる信号で、次の登録が行われるまでアサートされ
続ける。

【０１４０】セレクタA-15はBTFHITM がアサートされた
場合、ヒットしたエントリーを登録が行われるＭステー
ジまでパイプラインレジスタA-13で送ったデータを選択
し、BTFHITM が０でINVTG がアサートされている場合
は、前回キャンセルを行ったエントリーを記憶したA-14
のエントリーアドレスを選択し、どちらでもないときは
ランダムレジスタA-12の値を選択する。

【０１４１】連想メモリA-1, A-2は検索動作と登録動作
が同時に行えるような回路構成を取っているが、同じエ
ントリーに検索と登録が同時に発生した場合は、データ
の信頼性が問題になる場合もある。本構造では、上記の
場合を考慮して、検索と登録が同じエントリーに発生し
たことを検出する機能を持っている。

【０１４２】A-11の一致回路とA-10の論理回路は、検索
と登録が同じエントリーに発生したことを検出し、連想
メモリA-1, A-2のヒット信号をマスクする。

【０１４３】パイプラインレジスタはパイプラインを一
時凍結するSTALL_P 信号が立っていない時、書き込みが
有効になる。しかし、ＦステージとＤステージの間に存
在するパイプラインレジスタA-14, A-7, A-13 の最初の
パイプラインレジスタは、４命令が全部実行し終わった
かどうかを示す信号ADEND_P の条件が加わる。分岐先セ
レクタA-3 の出力は、レジスタA-16にラッチされ、連想
メモリA-2 のRAM 部入力ポートRAMWP に接続されてい
る。

【０１４４】この様にして、本実施例では、従来例と比
較して分岐予測を著しく高速化することができ、また、
分岐の信頼性を向上することができる。また本発明は、
ここに示した実施例に限られるものではなく、例えば、
分岐テーブル中に分岐先の命令を保持していても良い。
又、キャッシュメモリと分岐予測テーブルを一体に形成
して、分岐先アドレスもキャッシュメモリに格納してフ
ェッチ時に特定できるような単一メモリデバイスとして
もよい。分岐の予測も単純に前回分岐したというだけで
なく、分岐の頻度などを考慮して決定してもよい。ま
た、分岐テーブルは、必ずしも登録を抹消する手段を持
たなくても良いし、フェッチ時のミスかどうか怪しい際
に登録を抑止するのではなく登録した直後のエントリー
と比較してミスかどうかを確実にしても良い。

【０１４５】

【発明の効果】以上説明したように、本発明によれば、
１命令ずつ実行するタイプの計算機であっても、より高
速な複数命令を同時実行するタイプの計算機であって
も、より効果の高いフルアソシアティブメモリまたはマ
ルチウェイアソシアティブメモリを使った分岐予測を行
うことが可能となり、少ない量のハードウエアで処理速
度の高速化を達成することができるという著しく飛躍的
且つ画期的な効果が得られる。

【図面の簡単な説明】

【図１】本発明に係る分岐予測装置の第１の実施例を示
すブロック図である。

【図２】命令をフェッチすむ際の、図１の分岐予測装置
の処理のフローチャートである。

【図３】命令を実行する際の、図１の分岐予測装置の処
理のフローチャートである。

【図４】図３のフローチャートの続図である。

【図５】本発明に係る分岐予測装置の第２の実施例を示
すブロック図である。

【図６】図５の分岐予測装置のエントリーアドレス生成
ユニットの処理のフローチャートである。

【図７】図５の分岐予測装置における処理を説明するた
めのプロセスフローの図である。

【図８】本発明に係る分岐予測装置の第３の実施例を示
すブロック図である。

【図９】本発明に係る分岐予測装置の第４の実施例を示
すブロック図である。

【図１０】本発明の分岐予測装置の具体的回路構成にお
けるＢＴＢ回路の第１の分図である。

【図１１】本発明の分岐予測装置の具体的回路構成にお
けるＢＴＢ回路の第２の分図である。

【図１２】本発明の分岐予測装置の具体的回路構成にお
けるＢＴＢ回路の第３の分図である。

【図１３】本発明の分岐予測装置の具体的回路構成にお
けるＢＴＢ回路の第４の分図である。

【図１４】本発明の分岐予測装置の具体的回路構成にお
けるＢＴＢ回路の第５の分図である。

【図１５】本発明の分岐予測装置の具体的回路構成にお
けるＢＴＢ回路の第６の分図である。

【図１６】図１０〜図１５に示される分岐予測装置に接
続される制御回路の第１の分図である。

【図１７】図１０〜図１５に示される分岐予測装置に接
続される制御回路の第２の分図である。

【図１８】図１０〜図１５に示される分岐予測装置に接
続される制御回路の第３の分図である。

【図１９】図１０〜図１５に示されるＢＴＢ回路と図１
６〜図１８に示される制御回路との接続を示す第１の分
図である。

【図２０】図１０〜図１５に示されるＢＴＢ回路と図１
６〜図１８に示される制御回路との接続を示す第２の分
図である。

【符号の説明】

１ キャッシュメモリ ２ 命令バッファ ３ 命令無効化ユニット ４ 演算器群 ５ 分岐監視ユニット ６ プログラムカウンタ ７ 分岐予測テーブル ８ アドレス増加ユニット ９ セレクタ １０ 無効化制御ユニット １１ 遅延器 １２ 遅延器 １３ 比較器 １４ 無効化実施ユニット ３１ キャッシュメモリ ３２ 命令バッファ ３３ 命令無効化ユニット ３４ 演算器群 ３５ 分岐監視ユニット ３６ プログラムカウンタ ３７ 分岐予測テーブル ３７Ａ 分岐予測テーブル ３７Ｂ 分岐予測テーブル ３８ アドレス増加ユニット ３９ セレクタ ４５ エントリーアドレス生成ユニット ４６ テーブル登録制御ユニット ４７ 有効ビット制御ユニット ４８ キャッシュ変更制御ユニット ４９ メインメモリ ５０ プロセッサ部 ６０ 分岐予測部 ７０ プロセッサ部 ８０ 分岐予測部

フロントページの続き (56)参考文献 特開 平４−205625（ＪＰ，Ａ) 特開 昭61−109147（ＪＰ，Ａ) 原哲也、外３名、“ＳＩＭＰ（単一命 令流／多重命令パイプライン）方式に基 づくスーパースカラ・プロセッサ『新 風』の命令供給機構”、情報処理学会研 究報告、社団法人情報処理学会、1990年 １月26日、Ｖｏｌ．90，Ｎｏ．７（90− ＡＲＣ−80）、Ｐ49−56 (58)調査した分野(Int.Cl.⁷，ＤＢ名) G06F 9/38

Claims (13)

(57)【特許請求の範囲】
1. 【請求項１】 複数命令を同時に実行可能なプロセッサ
   手段と、 予測分岐命令を含んだ複数命令の格納位置を示す分岐元
   アドレスと、該予測分岐命令の分岐先の格納位置を示す
   分岐先アドレスと、該分岐元アドレスによって示される
   複数命令内における該予測分岐命令の相対的位置を示す
   命令位置とを書き込む領域を含むエントリーを登録する
   分岐予測テーブルと、所定の 処理タイミングにおいてフェッチ中の複数命令に
   ついての予測分岐命令であって、前記所定の処理タイミ
   ングにおいてフェッチ中の複数命令の格納位置を示すア
   ドレスと一致する分岐元アドレスを有する前記分岐予測
   テーブルのあるエントリーに登録されている予測分岐命
   令の、分岐先アドレスによって示される複数命令を、前
   記所定のタイミングの次の処理タイミングにおいてフェ
   ッチすることによって、前記プロセッサ手段によって同
   時に実行される複数命令をフェッチする命令フェッチ手
   段と、 前記所定の処理タイミングにおいてフェッチ中の複数命
   令の実際の実行において前記予測分岐命令に実際に遭遇
   した時に、前記所定の処理タイミングにおいてフェッチ
   中の複数命令についての前記予測分岐命令を正しいと判
   定する予測判定手段と、前記所定の処理タイミングにおいてフェッチ中の複数命
   令の実際の実行において前記予測分岐命令に実際に遭遇
   せず 前記予測判定手段が前記予測分岐命令を正しいと判
   定しない時に、前記次の処理タイミングにおいて前記命
   令フェッチ手段によってフェッチされる複数命令を無効
   化する予測命令無効化手段とを有することを特徴とする
   分岐予測装置。
2. 【請求項２】 前記予測判定手段は、前記所定の処理タ
   イミングにおいてフェッチ中の複数命令の格納位置を示
   すアドレスと一致する分岐元アドレスを有する前記分岐
   予測テーブルのエントリーに登録された命令位置を、前
   記所定の処理タイミングにおいてフェッチ中の複数命令
   の実際の実行において遭遇する実際の分岐命令の実際の
   命令位置と比較する比較器を有することを特徴とする請
   求項１記載の分岐予測装置。
3. 【請求項３】 前記分岐予測テーブルのエントリーを書
   き換えるためのテーブル登録手段であって、前記所定の
   処理タイミングにおいてフェッチ中の複数命令の実際の
   実行において遭遇する実際の分岐命令の実際の命令位置
   が前記所定の処理タイミングにおいてフェッチ中の複数
   命令についての予測分岐命令の命令位置と異なり、該実
   際の分岐命令が実際には実行されない時には、前記所定
   の処理タイミングにおいてフェッチ中の複数命令の実際
   の実行において該実際の分岐命令より後に他の分岐命令
   に遭遇しない限り、前記所定の処理タイミングにおいて
   フェッチ中の複数命令の全ての実行が終了するまで、前
   記分岐予測テーブルのエントリーを書き換えないように
   制御されたテーブル登録手段を更に有することを特徴と
   する請求項１記載の分岐予測装置。
4. 【請求項４】 前記命令フェッチ手段により前記所定の
   処理タイミングにおいてフェッチ中の複数命令の前記プ
   ロセッサ手段による実際の実行前に、前記所定の処理タ
   イミングにおいてフェッチ中の複数命令の内、前記分岐
   予測テーブルに基づく、前記所定の処理タイミングにお
   いてフェッチ中の複数命令についての予測分岐命令の命
   令位置より後に位置する命令を無効化する現命令無効化
   手段を更に有することを特徴とする請求項１記載の分岐
   予測装置。
5. 【請求項５】 前記所定の処理タイミングにおいてフェ
   ッチ中の複数命令の実際の実行において遭遇する全ての
   分岐命令が実際には実行されない場合、及び、前記所定
   の処理タイミングにおいてフェッチ中の複数命令の実行
   において分岐命令に全く遭遇しない場合を検出して前記
   命令フェッチ手段に通知する検出手段を更に有し、前記
   命令フェッチ手段は、該検出手段からの通知を受けると
   前記次の処理タイミングにおいて、前記現命令無効化手
   段によって無効化される命令をフェッチすることを特徴
   とする請求項４記載の分岐予測装置。
6. 【請求項６】 前記命令フェッチ手段によってフェッチ
   される複数命令が、前記所定の処理タイミングにおいて
   フェッチ中の複数命令についての予測分岐命令の命令位
   置より後に位置していても前記現命令無効化手段によっ
   て無効化できない遅延命令を含み、該遅延命令が実際に
   は分岐命令である事を検出して前記命令フェッチ手段に
   通知する検出手段を更に有し、前記命令フェッチ手段
   は、該検出手段からの通知を受けると前記次の処理タイ
   ミングにおいて、実際には分岐命令である該遅延命令
   と、前記所定の処理タイミングにおいてフェッチ中の複
   数命令の内で実際には分岐命令である該遅延命令より後
   に位置する全ての命令とをフェッチすることを特徴とす
   る請求項４記載の分岐予測装置。
7. 【請求項７】 前記所定の処理タイミングにおいてフェ
   ッチ中の複数命令のアドレスが他のアドレスから生じ、
   前記分岐予測テーブルの前記あるエントリーに登録され
   ている前記所定の処理タイミングにおいてフェッチ中の
   複数命令についての予測分岐命令が前記所定の処理タイ
   ミングにおいてフェッチ中の複数命令のアドレスと一致
   する分岐元アドレスを有し、前記所定の処理タイミング
   においてフェッチ中の複数命令のアドレスと一致する分
   岐元アドレスに対応する登録命令位置が、前記所定の処
   理タイミングにおいてフェッチ中の複数命令のアドレス
   の生成元である該他のアドレスの命令位置より前にある
   場合を検出して前記命令フェッチ手段に通知する検出手
   段を更に有し、前記命令フェッチ手段は、該検出手段か
   らの通知を受けると複数命令を命令のアドレスに従って
   順次フェッチすることを特徴とする請求項１記載の分岐
   予測装置。
8. 【請求項８】 複数命令を同時に実行可能なプロセッサ
   のための分岐予測方法であって、 予測分岐命令を含んだ複数命令の格納位置を示す分岐元
   アドレスと、該予測分岐命令の分岐先の格納位置を示す
   分岐先アドレスと、該分岐元アドレスによって示される
   複数命令内における該予測分岐命令の相対的位置を示す
   命令位置とを書き込む領域を含むエントリーを登録する
   分岐予測テーブルを設けるステップと、所定の 処理タイミングにおいてフェッチ中の複数命令に
   ついての予測分岐命令であって、前記所定の処理タイミ
   ングにおいてフェッチ中の複数命令の格納位置を示すア
   ドレスと一致する分岐元アドレスを有する前記分岐予測
   テーブルのあるエントリーに登録されている予測分岐命
   令の、分岐先アドレスによって示され、前記プロセッサ
   によって同時に実行される複数命令を、前記所定の処理
   タイミングの次の処理タイミングにおいてフェッチする
   ステップと、 フェッチされた複数命令を同時に前記プロセッサによっ
   て実際に実行するステップと、 前記所定の処理タイミングにおいてフェッチ中の複数命
   令の実際の実行において前記予測分岐命令に実際に遭遇
   した時に、前記所定の処理タイミングにおいてフェッチ
   中の複数命令についての前記予測分岐命令を正しいと判
   定するステップと、前記所定の処理タイミングにおいてフェッチ中の複数命
   令の実際の実行において前記予測分岐命令に実際に遭遇
   せず 前記予測分岐命令が正しいと判定されない時に、前
   記次の処理タイミングにおいてフェッチされる複数命令
   を無効化するステップと、 を有することを特徴とする分岐予測方法。
9. 【請求項９】 命令を実行するためのプロセッサ手段
   と、 連想メモリによって形成される分岐予測テーブルであっ
   て、予測分岐命令を含んだ同時に実行される命令の格納
   位置を示す分岐元アドレスと、該分岐予測テーブルの連
   想メモリにおける各エントリーの位置を示すエントリー
   アドレスとを書き込む領域を含むエントリーを登録する
   分岐予測テーブルと、所定の 処理タイミングにおいてフェッチ中の命令につい
   ての予測分岐命令であって、前記所定の処理タイミング
   においてフェッチ中の命令の格納位置を示すアドレスと
   一致する分岐元アドレスを有する前記分岐予測テーブル
   のあるエントリーに登録されている予測分岐命令の、分
   岐先アドレスによって示される命令を、前記所定の処理
   タイミングの次の処理タイミングにおいてフェッチする
   ことによって、前記プロセッサ手段によって同時に実行
   される命令をフェッチする命令フェッチ手段と、 前記所定の処理タイミングにおいてフェッチ中の命令の
   実際の実行において前記予測分岐命令に実際に遭遇した
   時に、前記所定の処理タイミングにおいてフェッチ中の
   命令についての前記予測分岐命令を正しいと判定する予
   測判定手段と、前記所定の処理タイミングにおいてフェッチ中の命令の
   実際の実行において前記予測分岐命令に実際に遭遇せず
   前記予測判定手段が前記予測分岐命令を正しいと判定し
   ない時に、前記次の処理タイミングにおいて前記命令フ
   ェッチ手段によってフェッチされる命令を無効化する予
   測命令無効化手段と、前記所定の処理タイミングにおいてフェッチ中の命令の
   実際の実行において前記予測分岐命令に実際に遭遇せず
   前記予測判定手段が前記予測分岐命令を正しいと判定し
   ない時に、前記所定の処理タイミングにおいてフェッチ
   中の命令についての前記予測分岐命令を登録するエント
   リーのエントリーアドレスを用いて、前記分岐予測テー
   ブルにおいて前記所定の処理タイミングにおいてフェッ
   チ中の命令についての前記予測分岐命令を登録している
   エントリーを書き換えるテーブル登録手段と、 を有することを特徴とする分岐予測装置。
10. 【請求項１０】 前記所定の処理タイミングにおいてフ
    ェッチ中の命令の実際の実行において遭遇する実際の分
    岐予測が前記分岐予測テーブルに登録されていない時に
    は、前記テーブル登録手段はさらに、前記所定の処理タ
    イミングにおいてフェッチ中の命令についての実際の分
    岐命令を新たなエントリーとして前記分岐予測テーブル
    に登録し、該新たなエントリーは、前記分岐予測テーブ
    ルにおいて現在用いられていない新たなエントリーアド
    レスを用いて、または、前記分岐予測テーブルの各エン
    トリーの中に該エントリーが有効であるか無効であるか
    を示す値を書き込む領域であるバリッドビットを含む場
    合にはバリッドビットが無効であることを示しているエ
    ントリーに上書きすることによって、登録されることを
    特徴とする請求項９記載の分岐予測装置。
11. 【請求項１１】 前記テーブル登録手段による前記分岐
    予測テーブルのエントリーの書換えを監視し、前記所定
    の処理タイミングにおいてフェッチ中の命令についての
    予測分岐命令を登録するエントリーの書換えが前記テー
    ブル登録手段によって実行されるまで、前記所定の処理
    タイミングにおいてフェッチ中の命令についての予測分
    岐命令を登録するエントリーのエントリーアドレスを保
    持して、前記所定の処理タイミングにおいてフェッチ中
    の命令についての予測分岐命令を登録するエントリーの
    エントリーアドレスを前記テーブル登録手段に供給する
    手段を、更に有することを特徴とする請求項９記載の分
    岐予測装置。
12. 【請求項１２】 前記プロセッサ手段は複数命令を同時
    に実行し、前記命令フェッチ手段は、複数命令を各処理
    タイミングでフェッチし、前記分岐予測テーブルにおけ
    る各エントリーは更に、分岐元アドレスによって示され
    る複数命令内における予測分岐命令の相対的位置を示す
    命令位置を書き込む領域を含むことを特徴とする請求項
    ９記載の分岐予測装置。
13. 【請求項１３】 連想メモリによって形成される分岐予
    測テーブルであって、予測分岐命令を含んだ同時に実行
    される命令の格納位置を示す分岐元アドレスと、該分岐
    予測テーブルの連想メモリにおける各エントリーの位置
    を示すエントリーアドレスとを書き込む領域を含むエン
    トリーを登録する分岐予測テーブルを設けるステップ
    と、所定の 処理タイミングにおいてフェッチ中の命令につい
    ての予測分岐命令であって、前記所定の処理タイミング
    においてフェッチ中の命令の格納位置を示すアドレスと
    一致する分岐元アドレスを有する前記分岐予測テーブル
    のあるエントリーに登録されている予測分岐命令の、分
    岐先アドレスによって示されている、プロセッサによっ
    て同時に実行される命令を前記所定の処理タイミングの
    次の処理タイミングにおいてフェッチするステップと、 フェッチされた命令を同時に前記プロセッサによって実
    際に実行するステップと、 前記所定の処理タイミングにおいてフェッチ中の命令の
    実際の実行において前記予測分岐命令に実際に遭遇した
    時に、前記所定の処理タイミングにおいてフェッチ中の
    命令についての前記予測分岐命令を正しいと判定するス
    テップと、前記所定の処理タイミングにおいてフェッチ中の命令の
    実際の実行において前記予測分岐命令に実際に遭遇せず
    前記予測分岐命令が正しいと判定されない時に、前記次
    の処理タイミングにおいてフェッチされる命令を無効化
    するステップと、前記所定の処理タイミングにおいてフェッチ中の命令の
    実際の実行において前記予測分岐命令に実際に遭遇せず
    前記予測分岐命令が正しいと判定されない時に、前記所
    定の処理タイミングにおいてフェッチ中の命令について
    の前記予測分岐命令を登録するエントリーのエントリー
    アドレスを用いて、前記分岐予測テーブルにおいて前記
    所定の処理タイミングにおいてフェッチ中の命令につい
    ての予測分岐命令を登録しているエントリーを書き換え
    るステップと、 を有することを特徴とする分岐予測方法。