JPH08234980A - 分岐先バッファを用いた分岐予測システム - Google Patents

分岐先バッファを用いた分岐予測システム

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JPH08234980A
JPH08234980A JP7038473A JP3847395A JPH08234980A JP H08234980 A JPH08234980 A JP H08234980A JP 7038473 A JP7038473 A JP 7038473A JP 3847395 A JP3847395 A JP 3847395A JP H08234980 A JPH08234980 A JP H08234980A
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Abstract

(57)【要約】 【目的】 ＢＴＢを用いた分岐予測システムにおいて、
ＢＴＢエントリの大きさを半減させる。 【構成】 分岐命令を分岐先生成器５が実行して得られ
る分岐先アドレスの下位パート（１０数ビット）を、予
測インデクスとしてＢＴＢ３に登録・更新する。命令フ
ェッチ・ステージでは、連接器７はＢＴＢ３より読み出
した予測インデクス信号Ｓ１と分岐命令アドレスの上位
パート（数ビット）を与えるＰＣ出力信号ＳA とを連接
して予測分岐先アドレス信号Ｓ２を生成・出力する。比
較器８は、分岐先アドレス信号ＳC と予測分岐先アドレ
ス信号Ｓ２とを比較して、一致／不一致を与える信号Ｓ
４を出力する。分岐予測ヒット判定器１０は、実行結果
信号Ｓ５と予測方向信号Ｓ３との比較及び信号Ｓ４の結
果より分岐予測のミス・ヒットを判定する。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】この発明は、パイプライン構成の
プロセッサ等の情報処理装置における分岐予測を分岐先
バッファを用いて動的に行うシステムに関するものであ
る。
【０００２】
【従来の技術】パイプライン方式のプロセッサにおいて
は、分岐によるパイプラインの乱れは、その性能向上を
阻む大きな原因となっている。そこで、通常のパイプラ
イン方式のプロセッサでは、分岐ペナルティを低減させ
るために分岐予測という技術が導入されている。この分
岐予測の方式としては、一般に、静的に行うものと、動
的に行うものとの２種類がある。
【０００３】その内、静的に分岐予測を行う方式では、
コンパイラへの負担が大きく、しかも静的な予測結果を
命令を介してプロセッサに伝えるためにオブジェクト・
コードを変更しなければならないという短所がある。こ
れに対して、分岐先バッファを用いた分岐予測方式は、
分岐命令の実行時に動的に予測を行うので、オブジェク
ト・コードの互換性を保つことができるという利点があ
る。しかし、その反面、この方式は、分岐予測を行うた
めに必要な情報を予め保持しておく必要があり、そのた
めのハードウエアとして分岐先バッファ（以下、ＢＴＢ
と称す。：Ｂｒａｎｃｈ Ｔａｒｇｅｔ Ｂｕｆｆｅ
ｒ）が必要になる。
【０００４】ＢＴＢを用いた従来の分岐予測システムの
構成を図２７に示す。図２７において、１は命令キャッ
シュメモリ中のタグを格納している部分であり、タグを
与える信号ＳB（タグ信号）を出力する。２は、同じく
命令キャッシュメモリ中の命令を格納している部分であ
り、ここでは命令キャッシュと呼んでいる。上記命令キ
ャッシュメモリは、ＰＣ１１が出力するアドレス信号Ｓ
Aによってアクセスされる。その意味で、上記信号ＳAは
命令キャッシュメモリのインデクスを与える信号であ
る。命令キャッシュ２より読み出される命令が分岐命令
である場合には、その分岐命令を与える信号を受けて分
岐先生成器５は、分岐命令を実行して得られる分岐先ア
ドレスを与える信号ＳC（分岐先アドレス信号）を生成
・出力する。又、デコーダ４によってデコードされた分
岐命令信号Ｓ１４はＡＬＵ（Arithmetic Logic Unit）
等及び分岐処理器９へ出力される。この信号Ｓ１４を受
けて分岐処理器９は、分岐命令を実行し、Ｔａｋｅｎ実
行かＮｏｔ−ｔａｋｅｎ実行かを示す実行結果（分岐方
向）を与える信号Ｓ５（実行結果信号）を生成・出力す
る。
【０００５】一方、ＢＴＢ３へのデータの登録・更新及
びＢＴＢ３からのデータの読み出しは、全てＢＴＢ制御
器１３によって行われる。このＢＴＢ制御器１３に入力
する信号は、上記分岐先アドレス信号ＳC、実行結果信
号Ｓ５、分岐予測ヒット判定器１０が出力する予測ミス
・ヒット信号Ｓ６、ＰＣ出力信号ＳA、分岐方向予測器
６が出力する予測方向（それは、ｔａｋｅｎ予測がｎｏ
ｔ−ｔａｋｅｎ予測かを表わす）を与える信号Ｓ３（予
測方向信号）及びＢＴＢタグと履歴情報とからなるＢＴ
Ｂエントリ情報を与える信号Ｓ１１（ＢＴＢエントリ情
報信号）である。これらの信号に基づき、ＢＴＢ制御器
１３は、ＢＴＢ３に対して書込み指令を与えるＢＴＢ書
込み信号Ｓ９、入力するＰＣ出力信号ＳAに基づき生成
したアドレスを指定するＢＴＢインデクス信号Ｓ７、及
びＢＴＢ３に登録ないし更新すべきデータを与えるＢＴ
Ｂ登録・更新データ信号Ｓ８を出力して、データの登録
・更新を制御する。又、ＢＴＢ制御器１３は、ＢＴＢ３
からデータを読み出すときには、入力するＰＣ出力信号
ＳAをＢＴＢインデクス信号Ｓ７としてＢＴＢ３へ出力
し、これにより、ＢＴＢ３は予測分岐先アドレスを与え
る信号Ｓ２Ｐ（予測分岐先アドレス信号）及び履歴情報
等を与える信号をそれぞれ比較器８とＰＣ１１及び分岐
方向予測器６へ出力する。
【０００６】比較器８は、両信号ＳC，Ｓ２Ｐが与える
アドレスの全ビットが一致しているか否かの比較を行
い、その結果に応じて一致／不一致を与える信号Ｓ４を
出力する。分岐予測ヒット判定器１０は、比較器８の出
力信号Ｓ４が与える比較結果（一致／不一致）から分岐
先の予測がヒットしたかミスであったかを判定すると共
に、両信号Ｓ３，Ｓ５が一致するか否かの比較を行って
分岐方向の予測のミス／ヒット判定を行う。そして、こ
れらの結果に応じて、分岐予測ヒット判定器１０は予測
ミス・ヒット信号Ｓ６を出力する。
【０００７】他方、タグチェック比較器１４は、タグ信
号ＳBとＰＣ出力信号ＳAの上位パートが一致しているか
否かの比較を行い、不一致の場合には、命令キャッシュ
・ミスヒット処理の実行を指令する信号Ｓ１０を出力す
る。
【０００８】従来のＢＴＢ３Ｐの１エントリは、命令キ
ャッシュとタグとを共有する場合には、エントリの有効
ビット（１ｂｉｔ）、タグ（数ｂｉｔ）、履歴情報（１
−２ｂｉｔ）、分岐先情報（分岐先アドレスに該当：３
０ｂｉｔ）で構成される。ここで、履歴情報とは、過去
に実行された分岐命令の結果（実行結果）を意味する。
このＢＴＢ３Ｐを用いて、以下の手順で分岐予測を行
う。分岐予測の並列処理を示す図を、図２８に示す
（「コンピュータ・アーキテクチャ」：Ｈｅｎｎｅｓｓ
ｙ ＆ Ｐａｔｔｅｒｓｏｎ著、日経ＢＰ社、ｐｐ．３
０４−３０７参照）。
【０００９】（１） 登録、更新：分岐命令が実行され
ると、分岐先アドレスや分岐方向などの実行結果が、Ｂ
ＴＢ制御器１３によって、その分岐命令の命令アドレス
で指定されるＢＴＢエントリに登録・更新される。
【００１０】（２） 予測：命令フェッチ・ステージに
おいて、命令キャッシュ２がアクセスされると同時に、
同じアドレスでＢＴＢ３Ｐのアクセスが行われる（図２
８のサイクルｉ）。分岐命令が登録されていれば、その
履歴情報に基づいて分岐方向予測器６が分岐方向の予測
を行い、予測方向（Ｓ３）がｔａｋｅｎ予測を与える場
合には、ＰＣ１１は、分岐先生成器５が求めた分岐先ア
ドレス（ＳC）を入力して設定する（図２８のサイクル
（ｉ＋１））。
【００１１】（３） 予測のチェック：分岐命令が実行
されると、分岐予測ヒット判定器１０は、分岐処理器９
が出力する分岐命令の実行結果（Ｓ５）と分岐の予測方
向（Ｓ３）とを照らし合わせて、予測方向がヒットした
か否かのチェックを行う（図２８のサイクル（ｉ＋
２））。予測が間違っていた場合には、分岐予測ヒット
判定器１０が出力する予測ミス・ヒット信号Ｓ６に応じ
て、誤って投入された命令が無効化されると共に、正し
い命令流が再フェッチされる。
【００１２】
【発明が解決しようとする課題】ＢＴＢを用いた分岐予
測方式では、ＢＴＢに登録されている分岐命令を対象に
予測を行うので、高い予測ヒット率を得るためには、Ｂ
ＴＢのエントリがヒットすることが条件であり、従って
ＢＴＢには多くのエントリ数が必要となる。一般に、８
０％程度の予測ヒット率を得るためには、２５６〜１Ｋ
程度のＢＴＢエントリが要求される（「スーパースカラ
・プロセッサ」：Ｍ．Ｊｏｈｎｓｏｎ著、日経ＢＰ社、
ｐｐ．７０−７１参照）。
【００１３】しかしながら、ＢＴＢの１エントリは３０
数ｂｉｔと大きいので、例えばＢＴＢエントリ数が５１
２エントリの場合では約２．２ＫＢ（１エントリ３５ｂ
ｉｔ）の容量が必要となり、通常のマイクロプロセッサ
では命令キャッシュの容量が４ＫＢあるいは８ＫＢであ
ることを考えると、ＢＴＢに必要な容量の大きさはかな
りのものとなる。
【００１４】このように、従来のＢＴＢを用いた分岐予
測システムでは、予測ヒット率を上げるためにＢＴＢエ
ントリ数を増やすと、ハードウエア量が大きくなるとい
う欠点がある。
【００１５】この発明はかかる問題点に鑑みて成された
ものであり、予測ヒット率を低下させることなくＢＴＢ
エントリの大きさを低減させることを第一の目的として
いる。又、この発明の第２の目的は、予測できない分岐
先情報はＢＴＢに登録しないこととしてＢＴＢの有効利
用を計ることにある。更に第３の目的は、誤った予測に
よる命令キャッシュ・ミスヒット処理を実行しないよう
にすることにある。更に第４の目的は、予測された分岐
先アドレスと分岐命令の実行によって得られる分岐先ア
ドレスの各上位パートが相違する場合でも予測を可能と
して、分岐予測のヒット率の向上を図る点にある。更に
第５の目的は、従来、命令キャッシュ・ミスヒット判定
を行うために必要であったタグチェック比較器を省くこ
とにある。更に、第６の目的は、ＴＬＢを用いる場合で
も、予測分岐先アドレスと実際の分岐先アドレスの各上
位パートが異なっていても予測可能とすることにある。
更に第７の目的は、ＴＬＢを用いる場合に、命令キャッ
シュ・ミスヒット判定用の比較器とＴＬＢの読出しポー
トとを省くことにある。更に第８の目的は、ＴＬＢを用
いる場合において、分岐予測ミスのペナルティ・サイク
ルを減らすことにある。更に第９の目的は、命令キャッ
シュ・ミスヒット時のペナルティ・サイクルを減らすこ
とにある。
【００１６】
【課題を解決するための手段】請求項１に係る発明は、
各命令の実行をパイプライン構成で処理する装置におい
て、命令キャッシュメモリよりフェッチされた命令が分
岐命令であるときにはその分岐予測を分岐先バッファを
用いて行うシステムであって、前記分岐先バッファに
は、予め分岐命令を実行して得られた分岐先アドレスの
下位パートを与える信号が予測インデクス信号として保
持されており、実際にフェッチされた前記分岐命令の分
岐命令アドレスを与える信号を生成・出力する分岐命令
アドレス生成手段と、前記分岐先バッファよりフェッチ
された前記予測インデクス信号を前記分岐命令アドレス
生成手段の出力信号が与える前記分岐命令アドレスの上
位パートに連接して、予測分岐先アドレスを与える信号
を生成・出力する連接手段とを備えている。
【００１７】請求項２に係る発明は、請求項１記載の分
岐先バッファを用いた分岐予測システムにおいて、前記
分岐命令を実際に実行して得られる分岐先アドレスを与
える信号を生成・出力する分岐先生成手段と、前記分岐
先生成手段の出力信号と前記連接手段の出力信号とを比
較して、その一致／不一致を与える信号を出力する比較
手段とを更に備えている。
【００１８】請求項３に係る発明は、請求項２記載の分
岐先バッファを用いた分岐予測システムにおいて、前記
分岐先生成手段の出力信号が与える前記分岐先アドレス
の上位パートと前記分岐命令アドレス生成手段の出力信
号が与える前記分岐命令アドレスの上位パートとを比較
して、両者が一致する場合にのみ前記分岐先アドレスの
下位パートを前記分岐先バッファに格納する分岐先バッ
ファ制御手段を更に備えている。
【００１９】請求項４に係る発明は、請求項２又は３記
載の分岐先バッファを用いた分岐予測システムにおい
て、前記分岐先バッファには、予め分岐命令を実行して
得られた履歴情報を与える信号が更に格納されており、
前記分岐命令を実際に実行して得られる分岐方向を与え
る信号を生成・出力する分岐処理手段と、前記分岐先バ
ッファよりフェッチされた前記履歴情報を与える信号に
基づき予測分岐方向を与える信号を生成・出力する分岐
方向予測手段と、前記分岐処理手段の出力信号と前記分
岐方向予測手段の出力信号とが一致するか否かを比較
し、その比較結果と前記比較手段の出力信号が与える結
果とに基づき分岐予測がヒットしたかミスしたかを判定
して予測判定結果を与える信号を生成・出力する予測ヒ
ット判定手段と、前記予測ヒット判定手段の出力信号が
前記分岐予測のヒットを与える場合にのみ、命令キャッ
シュのミスヒット処理の開始を指令する信号を生成・出
力する命令キャッシュ・ミスヒット判定手段とを更に備
えている。
【００２０】請求項５に係る発明は、請求項１記載の分
岐先バッファを用いた分岐予測システムにおいて、前記
分岐命令を実際に実行して得られる分岐先アドレスを与
える信号を生成・出力する分岐先生成手段と、前記分岐
先生成手段の出力信号が与える前記分岐先アドレスの下
位パートと前記分岐先バッファよりフェッチされた前記
予測インデクス信号とを比較して、その一致／不一致を
与える信号を出力する予測インデクス比較手段と、前記
分岐命令アドレス生成手段の出力信号に応じて前記命令
キャッシュメモリよりフェッチされたタグを与える信号
と前記分岐先生成手段の出力信号が与える前記分岐先ア
ドレスの上位パートとを比較して、その一致／不一致を
与える信号を出力する上位パート比較手段と、前記予測
インデクス比較手段と前記上位パート比較手段の両出力
信号を受けて前記予測分岐先アドレスがヒットしたか否
かを判定する分岐予測ヒット判定手段とを更に備えてい
る。
【００２１】請求項６に係る発明は、請求項５記載の分
岐先バッファを用いた分岐予測システムにおいて、その
入力が前記分岐先生成手段と前記分岐命令アドレス生成
手段とに、その出力が前記予測インデクス比較手段と前
記上位パート比較手段とにそれぞれ接続され、前記分岐
命令アドレス生成手段の出力信号と前記分岐先生成手段
の出力信号と選択的に出力し、前記分岐命令アドレス生
成手段の出力信号を出力する場合には当該出力信号を前
記上位パート比較手段にのみ入力するチェックアドレス
選択手段を更に備えている。
【００２２】請求項７に係る発明は、請求項５記載の分
岐先バッファを用いた分岐予測システムにおいて、前記
命令キャッシュメモリは物理タグを与える信号を格納し
ており、前記分岐先生成手段の出力と前記上位パート比
較手段の入力との間に、前記分岐先生成手段の出力信号
を物理ページ番号としての信号に変換するアドレス変換
用のバッファを設けている。
【００２３】請求項８に係る発明は、請求項６記載の分
岐先バッファを用いた分岐予測システムにおいて、前記
命令キャッシュメモリは物理タグを与える信号を格納し
ており、前記チェックアドレス選択手段の出力と前記上
位パート比較手段の入力との間に、前記チェックアドレ
ス選択手段の出力信号を物理ページ番号としての信号に
変換するアドレス変換用のバッファを設けている。
【００２４】請求項９に係る発明は、請求項８記載の分
岐先バッファを用いた分岐予測システムにおいて、前記
分岐命令を実際に実行して得られる分岐方向を与える信
号を生成・出力する分岐処理手段と、前記分岐先バッフ
ァよりフェッチされた前記履歴情報を与える信号に基づ
き予測分岐方向を与える信号を生成・出力する分岐方向
予測手段とを更に備え、前記分岐予測ヒット判定手段に
代えて、前記分岐処理手段の出力信号と前記分岐方向予
測手段の出力信号とを受けて両信号が一致するか否かを
判定し且つその判定結果と前記予測インデクス比較手段
の出力信号が与える結果とに基づき予測判定結果を与え
る信号を出力する、新たな分岐予測ヒット判定手段を設
けると共に、前記上位パート比較手段と前記新たな分岐
予測ヒット判定手段の両出力に接続され、前記分岐予測
ヒット判定手段の出力信号が予測ヒットを示す場合にの
み命令キャッシュ・ミスヒット処理の開始を指令する信
号を出力する命令キャッシュ・ミスヒット判定手段を更
に備えており、前記分岐予測ヒット判定手段は予測ミス
と判定した時点で再フェッチ処理の開始指令を前記予測
判定結果を与える信号として出力する。
【００２５】請求項１０に係る発明は、請求項６記載の
分岐先バッファを用いた分岐予測システムにおいて、前
記命令キャッシュメモリは物理タグを与える信号を格納
しており、前記命令キャッシュメモリの出力と前記上位
パート比較手段の入力との間に、前記物理タグを与える
信号を仮想ページ番号としての信号に逆変換するアドレ
ス逆変換用のバッファを設けている。
【００２６】
【作用】請求項１に係る発明では、連接手段は、（分岐
命令アドレスの上位パート＋予測インデクス）の処理を
行って予測分岐先アドレスを生成する。
【００２７】請求項２に係る発明では、比較手段は、連
接手段が生成した予測分岐先アドレスが実際に分岐命令
を実行して得られる分岐先アドレスに一致するか否かを
判定する。
【００２８】請求項３に係る発明では、分岐先バッファ
制御手段は、分岐命令アドレスと分岐先アドレスの両上
位パートが一致する場合には予測インデクスを分岐先バ
ッファへ格納し、他方、不一致のときには上記格納を行
わない。
【００２９】請求項４に係る発明では、命令キャッシュ
・ミスヒット判定手段は、予測ヒット判定手段が分岐予
測のヒットを示す信号を出力するまでは、命令キャッシ
ュ・ミスヒット処理の開始を指令しない。
【００３０】請求項５に係る発明では、予測インデクス
比較手段が予測分岐先アドレスの下位パートと命令キャ
ッシュメモリをアクセスする際のインデクスとが一致し
ているか否かを比較し、上位パート比較手段が分岐先ア
ドレスの上位パートとタグとが一致しているか否かを比
較する。
【００３１】請求項６に係る発明では、チェックアドレ
ス選択手段が分岐先アドレスを与える信号を選択的に出
力すると、予測インデクス比較手段及び上位パート比較
手段が、それぞれ予測インデクスと分岐先アドレスの下
位パートとの比較処理及びタグと分岐先アドレスの上位
パートとの比較処理を実行する。
【００３２】請求項７に係る発明では、アドレス変換用
のバッファは分岐先アドレスを物理ページ番号としての
アドレスの形式に変換した上で、その物理アドレスとし
ての分岐先アドレスを上位パート比較手段に入力する。
【００３３】請求項８に係る発明では、アドレス変換用
のバッファはチェックアドレス選択手段が選択的に出力
する信号を物理ページ番号としての形式に変換した上
で、その物理ページ番号としてのチェックアドレス選択
手段の出力信号を上位パート比較手段に入力する。
【００３４】請求項９に係る発明では、命令キャッシュ
・ミスヒット判定手段は、分岐予測ヒット判定手段の出
力信号が予測ヒットを示す場合にのみ命令キャッシュ・
ミスヒット処理の開始を指令する。
【００３５】請求項１０に係る発明では、逆変換用のバ
ッファは、命令キャッシュメモリより出力された物理タ
グを与える信号を仮想ページ番号としての信号に逆変換
する。
【００３６】
【実施例】
（実施例１）実施例１のポイントは、ＢＴＢ（Branch T
arget Buffer：分岐先バッファ）に登録する分岐先情報
として、分岐先アドレスの下位パート（これを予測イン
デクスと呼ぶ）のみとした点にある。そして、命令フェ
ッチ時にＢＴＢから読み出した予測インデクスをその時
のＰＣ（プログラム・カウンタ）の上位パートに連接し
て、これにより予測分岐先アドレスを生成することとし
ている。
【００３７】以下、実施例１の発明について詳述する。
【００３８】ハードウエア量を小さくするためには、Ｂ
ＴＢエントリの数を減らすか、又はエントリの大きさを
小さくするかのどちらかであるが、ＢＴＢの予測ヒット
率を落とさないようにするためにはエントリ数を減らす
ことを避ける必要があり、従ってエントリの大きさを小
さくするしかないことになる。従来のＢＴＢエントリ
は、そのほとんどが分岐先情報で占められている。そこ
で、ＢＴＢエントリの大きさを抑えるためには、この分
岐先情報自体を削減することができないかについて検討
する必要がある。以下、この点について検討する。
【００３９】一般に命令参照には局所性があるので、何
命令先まで移るのかを表わす分岐命令の飛び幅（分岐距
離）が小さい場合が多いものと考えられる。そこで、本
出願人は、分岐距離の分布を、コンピュータの性能を調
べるためのプログラムである、３つのＳＰＥＣｉｎｔを
含む８つの整数系プログラムについて調べた。
【００４０】図１はその算術平均を与える図であり、Ｐ
Ｃのアドレス値に対して相対的に分岐するＢｒａｎｃ
ｈ、絶対アドレスで分岐するＪｕｍｐ、Ｂｒａｎｃｈと
Ｊｕｍｐとを合計した分岐全体（Ｔｏｔａｌ）の各々に
ついて、分布と累積の割合を示している。同図から理解
されるように、分岐距離の短いものが多いので、分岐命
令のアドレスと分岐命令を実行して得られる分岐先アド
レスとを比べると、その上位アドレスが異なることは稀
であるものと考えられる。つまり、アドレスの全ビット
を予測で生成するのではなく、下位アドレスだけをＢＴ
Ｂを用いて生成し、上位アドレスについては分岐命令の
アドレスの上位アドレス自体を用いることによって予測
分岐先アドレスを生成したとしても、予測の正確さはほ
とんど低下しないものと考えられる。そこで、この実施
例１では、分岐先アドレスの下位パートのみを予測イン
デクスとしてＢＴＢに登録することとして、ＢＴＢエン
トリの分岐先情報として必要なビット数を削減すること
としている。
【００４１】この分岐予測システムにおけるＢＴＢエン
トリの構成を図２に、そのハードウエア構成を図３のブ
ロック図に、それぞれ示す。
【００４２】図３において、１は命令キャッシュメモリ
中のタグを格納している部分であり、タグを与える信号
ＳB（タグ信号）を出力する。２は、同じく命令キャッ
シュメモリ中の命令を格納している部分であり、ここで
は命令キャッシュと呼んでいる。上記命令キャッシュメ
モリは、ＰＣ１１が出力するアドレス信号ＳAによって
アクセスされる。その意味で、上記信号ＳAは命令キャ
ッシュメモリのインデクスを与える信号である。命令キ
ャッシュ２より読み出される命令が分岐命令である場合
には、その分岐命令を与える信号を受けて分岐先生成器
５は、分岐命令を実行して得られる分岐先アドレスを与
える信号ＳC（分岐先アドレス信号）を生成・出力す
る。このとき、ＰＣ１１は、分岐命令アドレスを与える
信号を生成・出力する分岐命令アドレス生成器にあた
る。又、デコーダ４によってデコードされた分岐命令信
号Ｓ１４は、ＡＬＵ（Arithmetic Logic Unit）等及び
分岐処理器９へ出力される。この信号Ｓ１４を受けて分
岐処理器９は、分岐命令を実行し、Ｔａｋｅｎ実行かＮ
ｏｔ−ｔａｋｅｎ実行かを示す実行結果（分岐方向）を
与える信号Ｓ５（実行結果信号）を生成・出力する。
【００４３】一方、ＢＴＢ３へのデータの登録・更新
（登録ないし更新を総称して、格納と呼ぶ）及びＢＴＢ
３からのデータの読み出しは、全てＢＴＢ制御器１３に
よって行われる。このＢＴＢ制御器１３に入力する信号
は、上記分岐先アドレス信号ＳC、実行結果信号Ｓ５、
分岐予測ヒット判定器１０が出力する予測ミス・ヒット
信号Ｓ６、ＰＣ出力信号ＳA、分岐方向予測器６が出力
する予測方向（それは、ｔａｋｅｎ予測かｎｏｔ−ｔａ
ｋｅｎ予測かを表わす）を与える信号Ｓ３（予測方向信
号）及びＢＴＢタグと履歴情報とからなるＢＴＢエント
リ情報を与える信号Ｓ１１（ＢＴＢエントリ情報信号）
である。これらの信号に基づき、ＢＴＢ制御器１３はＢ
ＴＢ３に対して書込み指令を与えるＢＴＢ書込み信号Ｓ
９、入力するＰＣ出力信号ＳAに基づき生成したアドレ
スを指定するＢＴＢインデクス信号Ｓ７、及びＢＴＢ３
に登録ないし更新すべきデータを与えるＢＴＢ登録・更
新データ信号Ｓ８を出力して、データの登録・更新を制
御する。又、ＢＴＢ制御器１３は、ＢＴＢからデータを
読み出すときには、入力するＰＣ出力信号ＳAをＢＴＢ
インデクス信号Ｓ７としてＢＴＢ３へ出力し、これによ
りＢＴＢ３は予測インデクスを与える信号Ｓ１（予測イ
ンデクス信号）及び履歴情報等を与える信号をそれぞれ
連接器７及び分岐方向予測器６へ出力する。連接器７
は、上記信号Ｓ１とＰＣ出力信号ＳAが与えるアドレス
の上位パートとの連接を行い、得られた信号を予測分岐
先アドレスを与える信号Ｓ２（予測分岐先アドレス信
号）として分岐先アドレス比較器８（以後、単に比較器
８と称す）及びＰＣ１１へ出力する。
【００４４】比較器８は、両信号ＳC，Ｓ２が与えるア
ドレスの全ビットが一致しているか否かの比較を行い、
その結果に応じて一致／不一致を与える信号Ｓ４を出力
する。分岐予測ヒット判定器１０は、比較器８の出力信
号Ｓ４が与える比較結果（一致／不一致）から分岐先の
予測がヒットしたかミスであったかを判定すると共に、
両信号Ｓ３，Ｓ５が一致するか否かの比較を行って分岐
方向の予測のミス／ヒット判定を行う。そして、これら
の結果に応じて、分岐予測ヒット判定器１０は予測ミス
・ヒット信号（予測判定結果信号）Ｓ６を出力する。
【００４５】他方、タグチェック比較器１４は、タグ信
号ＳBとＰＣ出力信号ＳAの上位パートとが一致している
か否かの比較を行い、不一致の場合には命令キャッシュ
・ミスヒット処理の実行開始を指令する信号Ｓ１０を出
力する。
【００４６】本システムでは、以下の処理手順によって
分岐予測を行う。
【００４７】（１） 登録・更新：分岐命令が命令キャ
ッシュ２よりフェッチされてその分岐命令が実行される
と、分岐先生成器５が分岐先アドレス（これは、再フェ
ッチ時のアドレスとしてＰＣ１１に設定されるので、再
フェッチ・アドレスと呼ばれる。）を与える信号ＳCを
生成し、その分岐先アドレス信号ＳCを受けてＢＴＢ制
御部１３は、分岐先アドレス（ＳC）の下位パートのみ
（これを予測インデクスと呼ぶ。）を分岐先情報とし
て、又、分岐方向などの実行結果（Ｓ５）やＢＴＢエン
トリ情報（Ｓ１１）と共に、その分岐命令の命令アドレ
スで指定されるＢＴＢエントリに登録・更新する。
【００４８】（２） 予測：命令フェッチ・ステージに
おいて、命令キャッシュ２がアクセスされると同時に、
ＢＴＢ制御器１３によって同じアドレスでＢＴＢ３のア
クセスが行われる。分岐命令が登録されていれば、その
履歴情報に基づいて分岐方向予測器６が分岐方向の予測
を行い予測方向信号Ｓ３を出力すると同時に、ＢＴＢ制
御器１３は、ＢＴＢエントリにおける分岐先情報のフィ
ールドから予測インデクスを読み出し、連接器７は、そ
のサイクルにおけるＰＣ１１の出力信号ＳAが与える分
岐命令アドレスの上位パートに上記予測インデクスを連
接して、予測分岐先アドレス（ＰＴＡ：Ｐｒｅｄｉｃｔ
ｅｄ Ｔａｒｇｅｔ Ａｄｄｒｅｓｓ）を与える信号Ｓ
２を生成する。分岐方向の予測（Ｓ３）が分岐するこ
と、即ちｔａｋｅｎであれば、ＰＣ１１は予測分岐先ア
ドレス（Ｓ２）を入力して設定する。
【００４９】（３） 予測のチェック：分岐命令が分岐
処理器９によって実行されると、分岐予測ヒット判定器
１０は、その実行結果Ｓ５（ＴａｋｅｎかＮｏｔ−ｔａ
ｋｅｎかを示す結果）と分岐予測の分岐方向（予測方向
Ｓ３：ｔａｋｅｎかｎｏｔ−ｔａｋｅｎかを示す）との
一致比較、及び分岐先の一致比較を行い、分岐予測のチ
ェックを行う。分岐方向が一致しない、あるいは、一致
してもＴａｋｅｎ実行の場合は分岐先が一致しないなら
ば、予測が間違っていることであり、誤って投入された
命令が無効化されると共に、正しい命令流が再フェッチ
される。
【００５０】以上のように、ＢＴＢ３に保持する分岐先
情報である予測インデクスのビット数を少なくすると、
ＢＴＢエントリの大きさを小さくすることはできるが、
変位で表現可能な分岐距離も限定され予測ヒット率が低
下する可能性がある。しかし、図１によれば、変位、即
ち分岐距離の対数値が１０ｂｉｔで９５％の分岐命令
を、１７ｂｉｔで１００％をカバーできることがわか
る。
【００５１】したがって、分岐先情報としてＢＴＢ３に
保持する予測インデクスは１０数ビットで済むので、Ｂ
ＴＢエントリの大きさを従来の３０数ビットから１０数
ビットに半減することができ、ＢＴＢ３の面積を抑える
ことができる。
【００５２】このように本実施例１によれば、予測ヒッ
ト率を低下させることなく、ＢＴＢエントリの大きさを
従来の３０数ビットから１０数ビットに半減することが
でき、ＢＴＢの面積を抑えることができるという利点が
ある。
【００５３】（実施例２）実施例１における予測インデ
クス保持方式は、ＢＴＢをアクセスしたときの分岐命令
アドレスの上位パートに分岐先アドレスの下位パート
（予測インデクス）を連接しているので、確かにＢＴＢ
の面積を抑えることができる利点を有してはいるが、分
岐先アドレスと分岐命令アドレスの双方の上位パートが
異なる場合には、正しい予測を行うことができないとい
う問題点も有している。
【００５４】この問題点を簡単に説明するために、今、
分岐命令のアドレスが８ビットであるものとする。図４
に示すように、分岐命令アドレスが０００１０１１０で
与えられる分岐命令が実行され、その結果、分岐先アド
レス００１０１０１１に分岐したものとする。ここでＢ
ＴＢが保持する予測インデクスを仮に４ビットであるも
のとすると、分岐先アドレスの下位パート１０１１がＢ
ＴＢに予測インデクスとして登録される。その後、ＰＣ
のカウント値が０００１０１１０になると上記分岐命令
が再度フェッチされるので、ＢＴＢから予測インデクス
である１０１１が読み出されてＰＣの上位パート０００
１との連接が行われる結果、予測分岐先アドレス０００
１１０１１が生成される。しかしながら、この予測分岐
先アドレス０００１１０１１は正しい分岐先アドレス０
０１０１０１１とは違うので（図４参照）、分岐先予測
は必ずミスヒットになる。つまり、ＢＴＢに予測インデ
クスを登録しても正しい予測を行うことはできず、毎回
予測ミスヒット・ペナルティが生じる。
【００５５】そこで、この実施例２では、分岐命令アド
レスと分岐先アドレスのそれぞれの上位パート同士が異
なる場合には、その分岐命令の分岐先情報をＢＴＢに登
録しないこととする。そのために、図５に示すように、
分岐命令アドレスと分岐先アドレスの両上位パートの一
致比較を行う上位パート比較器１９をＢＴＢ制御器１３
Ａ内に新たに設け、分岐命令の実行時にそれらの比較を
行うこととしている。その他の点では、実施例１と同一
である。
【００５６】図５に示したＢＴＢ制御器１３Ａの各部の
内で、ＢＴＢ書き込み／読み出し制御部１５，登録・更
新データ生成部１６，ＢＴＢインデクス生成部１７及び
シフトレジスタ１８は実施例１のＢＴＢ制御器１３と共
通する部分である。ＢＴＢ書き込み／読み出し制御部１
５は、上位パート比較器１９の出力結果に応じてその書
き込み制御動作を開始する。ＢＴＢ書き込み／読み出し
制御部１５が書き込みを指令する信号Ｓ１２を出力する
場合には、ＢＴＢインデクス生成部１７はシフトレジス
タ１８の出力信号ＳEをＢＴＢインデクス信号Ｓ７とし
て出力する。他方、ＢＴＢ書き込み／読み出し制御部１
５が読み出しを指令する信号Ｓ１２を出力するときは、
ＢＴＢインデクス生成部１７はＰＣ出力信号ＳAをＢＴ
Ｂインデクス信号Ｓ７として出力する。
【００５７】以下、登録段階でのＢＴＢ制御器１３Ａの
動作を説明する。
【００５８】（１） 分岐命令アドレス、従ってＰＣ出
力信号ＳAの上位パートと分岐先アドレス信号ＳCの上位
パートとが一致する場合は、通常のルールでＢＴＢへの
登録が行われる。
【００５９】（２） それに対して一致しない場合に
は、ＢＴＢ登録を行っても正しい予測ができないので、
予測方向信号Ｓ３がｔａｋｅｎ予測となっても、ＢＴＢ
制御器１３ＡはＢＴＢへの登録を行わない。即ち、ＢＴ
Ｂ書き込み／読出し制御部１５は、ＢＴＢ書き込み信号
Ｓ９及び指令信号Ｓ１２を出力しない。
【００６０】これにより、２つの効果が得られる。その
１つの効果とは、予測が外れる分岐命令に関してはＢＴ
Ｂへの登録が行われないので、ＢＴＢエントリを有効に
使うことができるということである。もう１つの効果と
は、ｔａｋｅｎ予測の条件分岐では、実施例１のシステ
ムでは、ＢＴＢに分岐先情報を登録することにより、Ｔ
ａｋｅｎ実行されようがＮｏｔ−ｔａｋｅｎ実行されよ
うが必ず予測が外れていたのが、本実施例２では上位パ
ート比較器１９が不一致と判定したときにはＢＴＢへの
登録は行われないので、Ｎｏｔ−ｔａｋｅｎ実行される
場合には予測が当たることとなり、分岐予測のヒット率
が向上するということである。
【００６１】以上のように、予測が外れる分岐情報を登
録しないことによりＢＴＢエントリの有効利用ができ、
しかも、ｔａｋｅｎ予測であるがＮｏｔ−ｔａｋｅｎ実
行された条件分岐については、その予測が当たる。
【００６２】（実施例３）命令キャッシュはアドレスの
一部（通常は下位アドレス）でアクセスされるため、キ
ャッシュ・アクセスに使用するアドレス（これをインデ
クスと呼ぶ）が同じ命令同士は、命令キャッシュメモリ
の同じエントリに格納される。そこで、読み出した命令
が正しい命令なのかそうでないのかを見分けるために、
命令キャッシュメモリでは上記インデクス部を除いた残
りのアドレスを保持しており、これをタグと呼ぶ。
【００６３】通常は、プログラム・カウンタ（ＰＣ）か
ら与えられるアドレス（ＰＣ出力信号ＳA）を用いて命
令キャッシュメモリをアクセスすると、命令と同時にタ
グも読み出され、タグとＰＣ出力の対応する部分との一
致比較（タグチェック）を行い、正しい命令が読み出せ
たかどうか、即ち命令キャッシュがヒットしたかどうか
の判定を行う。そして、タグがＰＣ出力の対応部分と一
致しない場合は命令キャッシュ・ミスヒットであり、要
求の命令を一階層下のレベルの記憶装置（主記憶あるい
は２次キャッシュメモリ：図示せず）から持ってくると
いう「命令キャッシュ・ミスヒット処理」を行うことに
なる。この命令キャッシュ・ミスヒット処理を実行する
には、通常１０数サイクルから３０数サイクルが必要で
あり、その間、命令のフェッチを行うことができないと
いう問題点がある。
【００６４】しかも、分岐予測を行う場合には、誤った
予測によっても命令キャッシュ・ミスヒット処理が開始
されることとなり、本来行う必要がない命令キャッシュ
・ミスヒット処理の実行によってパイプライン実行が妨
げられ、性能が低下するという問題点も生じる。
【００６５】そこで、この実施例３では、分岐予測が正
しかったかどうかが判明するまで、命令キャッシュのミ
スヒット判定を行わないこととし、分岐予測が正しく、
しかも、命令キャッシュがミスヒットしていると判定さ
れた場合に限って、命令キャッシュのミスヒット処理を
開始することとしている。
【００６６】そこで、実施例３では、図６に示すよう
に、分岐予測判定結果（ヒット／ミス）を与える信号Ｓ
６とタグチェックの結果を与える信号Ｓ１０とをその入
力信号とする、命令キャッシュ・ミスヒット判定器２２
（例えば、ＡＮＤゲート回路によって構成される。）を
設け、以下の処理を行う。尚、図６のタグチェック比較
器１４は図３や図２７のタグチェック比較器と同一であ
り、又、図６の（分岐予測及び分岐処理部）２０は、図
３や図２７における各部の内でタグ部１，命令キャッシ
ュ２，ＢＴＢ３（３Ｐ）及びタグチェック比較器１４を
除いた部分を包含する部分である。又、図６に示した
（分岐以外の命令の処理部）２１は、図３や図２７では
便宜上図示されていない。
【００６７】（１） 予測分岐先によって読み出された
タグ（ＳB）と予測分岐先（ＳA）との一致比較（タグチ
ェック）を、タグチェック比較器１４が行う（図２８の
サイクル（ｉ＋１）参照）。
【００６８】（２） 次のサイクルで、（分岐予測及び
分岐処理部）２０が分岐予測のヒット判定を行う。
【００６９】（３） 更に上記（１）と（２）の結果を
与える信号Ｓ１０，Ｓ６により、命令キャッシュ・ミス
ヒット判定器２２は、命令キャッシュのミスヒット処理
を行うか否かを決定する。
【００７０】（３−１） 信号Ｓ１０がタグの一致を示
す場合：この場合には、命令キャッシュはヒットしてお
り、信号Ｓ６に関係なく、命令キャッシュ・ミスヒット
判定器２２は命令キャッシュ・ミスヒット処理を実行指
令する信号Ｓ１０Ａを出力しない。
【００７１】（３−２） 信号Ｓ１０がタグの不一致を
示す場合：信号Ｓ６が分岐予測のミスを示す場合：同じ
く、上記判定器２２は信号Ｓ１０Ａを出力せず、命令キ
ャッシュ・ミスヒット処理は行われない。
【００７２】信号Ｓ６が分岐予測のヒットを示す場合：
この場合に限り、上記判定器２２は信号Ｓ１０Ａを出力
し、その結果、命令キャッシュ・ミスヒット処理が開始
される。
【００７３】以上のように、この実施例３によれば、命
令キャッシュ・ミスヒット処理が本来行うべきものだけ
に限定されるので、誤った分岐予測に対して発生する不
必要な命令キャッシュ・ミスヒット処理に起因した性能
低下を回避できる。
【００７４】（実施例４）実施例１の分岐予測システム
では、予測のヒット判定に際して比較器８（図３）が分
岐先アドレス（ＳC）と予測分岐先アドレス（Ｓ２）と
の全ビットを比較するため、分岐命令アドレスと分岐命
令より得られる分岐先アドレスのそれぞれの上位パート
が相違する場合には、予測分岐先アドレス（Ｓ２）と分
岐先アドレス（ＳC）とが一致しないので（図３の比較
器８の出力は「不一致」を示す。）、図３の分岐予測ヒ
ット判定器１０は分岐予測が外れたものと判定する。
【００７５】確かに、予測インデクス（図３のＳ１）の
ビット数が命令キャッシュのインデクスのビット数以上
の場合には、命令キャッシュのアクセスは予測インデク
スを用いて行われるので、予測分岐先アドレスの上位パ
ートは命令キャッシュの読み出しには関係せず、予測イ
ンデクスが正しく予測されていれば、仮に予測の上位パ
ートが間違っていても、命令キャッシュの正しいエント
リから命令を読み出すことになる。そこで、分岐先命令
が命令キャッシュメモリのライン置換により他の命令に
置き換えられていなければ、読み出した命令は正しい命
令となる。一般に、命令参照には局所性があるので、正
しい命令が読み出されている可能性はかなり高いと考え
られる。具体例で、その点を例示してみよう。
【００７６】例えば、ループを構成する分岐命令があ
り、図７に示すように、その命令アドレスが００１００
０１１であり、分岐先アドレスが０００１１１０１であ
るものとする。このとき、予測インデクスを４ビットで
あるとすると、分岐命令アドレスと分岐先アドレスの各
上位パートは相違することになる。命令キャッシュが４
ビットでインデクスされるものとすると、図７に示すよ
うに各命令が命令キャッシュに格納される。そして、Ｐ
Ｃ＝００１０００１１となったときに当該分岐命令がフ
ェッチされてＢＴＢから予測インデクス１１０１が読み
出されると、ＰＣ出力と予測インデクス１１０１との連
接が行われる結果、予測分岐先アドレス００１０１１０
１が生成される。この予測分岐先アドレス（００１０１
１０１）で以て次サイクルの命令キャッシュ・アクセス
が行われるが、命令キャッシュのインデクスは４ｂｉｔ
なので、命令キャッシュはインデクス１１０１でアクセ
スされることとなり、この場合には正しい命令が読み出
されている。
【００７７】しかし、実施例１によれば、図７の例にお
いては、予測分岐先アドレス００１０１１０１と分岐命
令の実行により生成された分岐先アドレス０００１１１
０１との一致比較が全ビットについて行われるので、分
岐予測のミス・ヒット判定は不一致となり、分岐予測は
ミスヒットであると判断されてしまい、実際には正しい
命令が命令キャッシュよりフェッチされているにもかか
わらず、それらの命令が無効化されてしまうという不都
合が発生する。
【００７８】そこで、この実施例４では、分岐予測のミ
ス・ヒット判定に際しては、ＢＴＢよりフェッチした予
測インデクス（Ｓ１）と分岐先アドレス（ＳC）の下位
パートとの比較を行うと共に、命令キャッシュメモリの
タグ部（１）から読み出したタグ（ＳB）と分岐命令実
行により生成された分岐先アドレス（再フェッチ・アド
レス）（ＳC）との一致比較（上位パートについての一
致比較に該当）を行うことにより、分岐予測が正しかっ
たかどうかの判定を行うこととしている。この点を、よ
り詳細に述べれば、次の通りである。
【００７９】実施例１のＢＴＢ分岐予測システムでは、
既述した通り、先ず予測分岐先アドレスを用いて命令キ
ャッシュメモリのアクセスが行われ且つタグチェック比
較器がタグ部より読み出されたタグとＰＣ出力の上位パ
ートの比較（タグチェック）を行うことにより、予測分
岐先に対応する命令がフェッチされているか否かのチェ
ックが行われている。次に、予測分岐先アドレスと分岐
命令の実行結果である分岐先アドレスとの比較及び分岐
方向の一致比較（実行結果と予測方向との比較）を各々
比較器及び分岐予測ヒット判定器が行うことによって、
予測が正しかったか否かの判定が行われている。
【００８０】ここで、予測分岐先（の上位パート）を
Ａ、命令キャッシュメモリから読み出されたタグをＢ、
分岐先アドレス（の上位パート）をＣとしてそれぞれ表
わすものとすると、実際に分岐先アドレスＣに対応する
命令がフェッチされているならば、つまり、Ｂ＝Ｃであ
るならば、分岐予測は正しかったことになる。
【００８１】ところが、実施例１では、Ａ＝Ｂ、Ａ＝Ｃ
が成立するか否かを調べ、共に成立していればＢ＝Ｃと
なるので、正しい命令がフェッチされているものとして
分岐予測が正しいと判断していた。したがって、Ａ≠Ｃ
であれば、Ｂ＝Ｃであっても分岐予測はミスと判定され
ていた。
【００８２】そこで、この実施例４では、命令キャッシ
ュメモリから読み出されたタグ（Ｂ）と分岐命令実行に
より生成された分岐先アドレス（Ｃ）との比較（Ｂ＝
Ｃ）を直接行うことにより、タグチェックと予測判定と
を同時に行うこととして、前記の問題点を解決してい
る。
【００８３】実施例４における分岐予測システムのハー
ドウエア構成を、ブロック図として図８に示す。このシ
ステムが実施例１と相違する点は、図８に示すように、
タグを表わす信号ＳBと分岐先アドレスを表わす信号ＳC
の上位パートを与える部分との一致比較を行う上位パー
ト比較器２３を設け、更に、実施例１における予測分岐
先アドレスと分岐先アドレスの一致比較を行う比較器８
（図３）に代えて、命令キャッシュメモリのインデクス
部だけを比較する予測インデクス比較器８Ａを設けた点
にある。そのため、予測インデクス比較器８Ａは、予測
インデクスを与える信号Ｓ１と分岐先生成部５が出力す
る分岐先アドレス信号ＳCの下位パートを与える部分と
を、その入力信号としている。そして、分岐予測ヒット
判定器１０Ａは、上記予測インデクス比較器８Ａの出力
する一致／不一致を与える信号Ｓ４と上位パート比較器
２３の出力する一致／不一致を与える信号Ｓ１２を受け
て、分岐先アドレスの予測がヒットしたか否かを判定す
る。以下、図９に処理の流れを、図１０に処理ルールを
示す。
【００８４】以上のように、この実施例４によれば、予
測分岐先と分岐先アドレスの双方の上位パートが異なる
場合でも、予測を行うことが可能になり、分岐予測ヒッ
ト率の向上が期待できる。
【００８５】（実施例５）実施例５のポイントは、タグ
チェックと上位パートの比較のそれぞれに使用するアド
レスとして分岐先アドレス（ＳC）とＰＣ出力（ＳA）と
を選択的に適用できるようにして、命令キャッシュ・ミ
スヒット処理のためのタグチェックと分岐予測の判定と
を同時に行うこととした点にある。以下、この実施例５
の着眼点とその構成の詳細について説明する。
【００８６】実施例４のシステムでは、図８に示すよう
に、ｎｏｔ−ｔａｋｅｎ予測でＮｏｔ−ｔａｋｅｎ実行
の場合、あるいは、再フェッチ時の場合には命令キャッ
シュ・ミスヒット処理を行うか否かを判定するために
は、ＰＣ出力（ＳA）とタグ（ＳB）との比較を行うタグ
チェック比較器（１４）が必要であった。
【００８７】そこで、本実施例５のシステムにおいて
は、インデクスと上位パートの一致比較に使用するアド
レス（チェック・アドレス）を、選択器を用いてＰＣ出
力（ＳA）あるいは分岐先アドレス（ＳC）の上位パート
から選択して与えることにより、分岐予測と命令キャッ
シュ・ミスヒット処理用の各判定を同じ比較器を利用し
て行い、これにより実施例４では必要とした上記タグチ
ェック比較器を省くことを可能とした。
【００８８】そのハードウエア構成を図１１に、処理の
流れを図１２に、処理ルールを図１３にそれぞれ示す。
図１１に示すように、分岐先生成器５と予測インデクス
比較器８Ｂとの間にチェックアドレス選択器２４を設け
ており、当該選択器２４は、入力する予測方向信号Ｓ３
（ｔａｋｅｎ ／ｎｏｔ−ｔａｋｅｎ）とデコード後の
分岐命令を与える信号Ｓ１４とに応じて、分岐先アドレ
ス信号ＳC及びＰＣ出力信号ＳAの各上位パートを信号Ｓ
１５として選択的に出力する。図１３中、「チェックア
ドレス」の欄内の「ＰＣ」及び「ｔａｒｇｅｔ」は、分
岐先アドレス（ＳC）及びＰＣ出力の各上位パートを示
す。
【００８９】この実施例５によれば、命令キャッシュ・
ミスヒット判定用のタグチェック比較器を省くことがで
きるという利点がある。
【００９０】（実施例６）プロセッサの記憶システムが
仮想記憶をサポートしている場合は、プログラム・カウ
ンタＰＣは仮想アドレスを保持している。そして、仮想
記憶システムの場合には、命令キャッシュメモリが保持
するタグとしては、物理タグあるいは仮想タグを採るこ
とができる。
【００９１】仮想タグの場合には、命令キャッシュのミ
スヒット判定は、読み出したタグとＰＣ出力（仮想アド
レス）との比較を行えばよい。しかし、物理タグを保持
する場合には、読み出したタグは物理ページ番号である
ので、ＰＣ出力の上位パート（仮想ページ番号と呼ぶ）
を物理ページ番号に変換してタグチェックを行う必要が
ある。この変換を行うためには、通常は、Translation
Lookaside Buffer（以下、ＴＬＢと称す）というアドレ
ス変換用のバッファが用いられる。即ち、このＴＬＢを
仮想ページ番号で引くことにより対応する物理ページ番
号を読み出し、これによってＰＣ出力の仮想アドレスか
ら物理アドレスへの変換が達成される。
【００９２】図１４は、実施例１のシステムが仮想記憶
システムとして用いられる場合に、当該システムにＴＬ
Ｂを適用して得られるシステムの構成を示すものであ
り、図１５はその場合の処理の流れを示す。処理手順
は、サイクル（ｉ＋１）においてＴＬＢ２５による変換
（仮想ページ番号としての信号ＳAVから物理ページ番号
としての信号ＳAPへの変換）が加わる以外は、実施例１
の場合と同じである。
【００９３】図１４のシステムも新規なる構成を有する
ものではあるが、この場合にも実施例４で述べた問題点
と同じ問題がある。即ち、分岐命令のアドレスと分岐先
アドレスの各上位パートが相異する場合には、正しい命
令をフェッチしている可能性があるのに予測は全てミス
ヒットと判定されてしまうという問題点がある。
【００９４】そこで、この実施例６では、分岐予測のヒ
ット判定を、命令キャッシュメモリから読み出したタグ
（ＳBP：物理タグ）と、分岐命令実行により生成された
分岐先アドレス（仮想アドレス）とを用いてＴＬＢから
読み出した物理ページ番号との一致比較を行うことによ
り、タグチェックと同時に分岐予測が正しかったかどう
かの判定を行うこととしている。
【００９５】実施例６における具体的なハードウエア構
成は、図１６に示す通りである。即ち、ＴＬＢを第１及
び第２ＴＬＢ２６，２７より構成することによりＴＬＢ
のポート数を増やし、これにより分岐先アドレス
（ＳC）を用いた読み出しをＰＣ出力（ＳAV）を用いた
読み出しと並行して行えるようにしている。そして、第
２ＴＬＢ２７より読み出された物理ページ番号を与える
信号ＳCPと物理タグを与える信号ＳBPとの一致比較を行
う上位パート比較器２３Ｃを新たに設けている。予測分
岐先と分岐先アドレス（ＳC）との一致比較を行う予測
インデクス比較器８Ａは、予測インデクス信号Ｓ１と分
岐先アドレス信号ＳCとの比較、つまり命令キャッシュ
のインデクス部だけの比較を行う。
【００９６】処理過程は、図１７のようになる。又、処
理のルールは、図１０に示すものと同様である。
【００９７】以上より、実施例６によれば、予測分岐先
と分岐先アドレスの各上位パートが異なる場合でも、予
測を行うことが可能になり、分岐予測ヒット率の向上が
期待できるという利点がある。
【００９８】（実施例７）実施例６のシステムでは、Ｔ
ＬＢから読み出す情報としては、命令キャッシュ・ミス
ヒット判定用としてＰＣ出力で読み出される物理ページ
番号（図１６の信号ＳAP）と、分岐予測ヒット判定用と
して分岐先アドレスで読み出される物理ページ番号（図
１６のＳCP）の２つが必要であるので、それに対応して
ＴＬＢを２ポート構成にする必要がある。それに応じて
比較器もまた、タグチェック用と上位パート比較用の２
つを用意する必要がある。
【００９９】そこで実施例７では、インデクスと上位パ
ートの一致比較に使用するアドレスとして分岐先アドレ
スとＰＣ出力とが選択的に適用できるようにし、ＴＬＢ
への入力を１つとして、上記ＴＬＢの出力を用いて命令
キャッシュのミスヒットチェックと分岐予測の判定とを
同時に行うようにしている。具体的には、次の通りであ
る。
【０１００】本システムでは、図１８のブロック図に示
すように、インデクスと上位パートの一致比較に使用す
るアドレスを、分岐先生成器５と予測インデクス比較器
８Ｄとの間に挿入配設されたチェックアドレス選択器２
４Ｄを用いて、ＰＣ出力（ＳA）あるいは分岐先アドレ
ス（ＳC）から選択して信号Ｓ１５VをＴＬＢ２８に与え
ることにより、上位パート比較器２３Ｄ及び分岐予測ヒ
ット判定器１０Ｄは分岐予測判定と命令キャッシュ・ミ
スヒット判定とを同じアドレス（即ち、信号Ｓ１５Pが
与えるアドレス）で実行している。これにより、タグチ
ェック比較器が不要となり、しかもＴＬＢを１ポート構
成で済ませることができる。
【０１０１】この場合の処理の流れを図１９に示す。処
理ルールは、図１３と同様である。
【０１０２】以上より、実施例７のシステムを用いれ
ば、命令キャッシュ・ミスヒット判定用のタグチェック
比較器とＴＬＢの読み出しポートとを省くことができる
利点がある。
【０１０３】（実施例８）実施例７のシステムは、図２
０に示すように、分岐先生成やＴＬＢアクセスに時間が
かかる構成を具備しているので、分岐予測がミスヒット
すると、ｎｏｔ−ｔａｋｅｎ予測でＴａｋｅｎ実行ミス
やｔａｋｅｎ予測でＮｏｔ−ｔａｋｅｎ実行のようにサ
イクル（ｉ＋２）の段階でそのミスヒットが判明してい
る場合でもサイクル（ｉ＋３）のヒット判定まで待つの
で、パイプラインに３サイクルの空きが生じてしまうと
いう問題点がある。
【０１０４】そこで、実施例８では、分岐方向不一致あ
るいは予測インデクス不一致時の予測ミスの場合には、
それが判明した時点で再フェッチ処理を開始することと
している。
【０１０５】この点を実現すべく、実施例８では、図２
１のブロック図に示すように、分岐予測ヒット判定器１
０Ｅと命令キャッシュ・ミスヒット判定器３１とを別々
に設けている。分岐方向に関する予測方向信号Ｓ３及び
実行結果信号Ｓ５と予測インデクスの一致比較結果を与
える信号Ｓ４とを分岐予測ヒット判定器１０Ｅに入力
し、当該判定器１０Ｅが分岐方向不一致あるいは予測イ
ンデクス不一致による予測ミスを検出すると、タグチェ
ックの結果を待たずに再フェッチ処理を開始する。それ
に対して、予測ミスが検出されない場合には、次のステ
ージまで進み、命令キャッシュ・ミスヒット判定器３１
はタグチェックの結果（Ｓ１２）から命令キャッシュ・
ミスヒット判定を行う。命令キャッシュ・ミスヒット判
定器３１は、例えばＡＮＤゲート回路によって構成され
る。
【０１０６】その処理の流れを図２２に、処理ルールを
図２３にそれぞれ示す。
【０１０７】以上より、実施例８によれば、分岐方向不
一致あるいは予測インデクス不一致により予測ミスとな
る場合のペナルティ・サイクルを減らすことができると
いう利点がある。
【０１０８】（実施例９）図２４に示すように、分岐先
アドレスをＥＸＣステージ（実行ステージ）でＡＬＵ
（Arithmetic Logic Unit）を用いて生成する場合に実
施例６や実施例７の各システムを適用すると、ＴＬＢの
読み出しが遅れて、予測ミス時のペナルティが４サイク
ルになるという問題点がある。
【０１０９】そこで、実施例９では、命令キャッシュメ
モリから読み出されたタグ（物理タグ）を用いて直接Ｔ
ＬＢを検索し、物理ページ番号が一致したエントリの仮
想ページ番号を読み出すことにする。そして、上記仮想
ページ番号を与える信号と分岐命令が生成した分岐先ア
ドレスの上位を与える信号との一致比較を行い、分岐予
測のヒット判定を行うものとする。以下、実施例９の本
システムの構成を、詳細に説明する。
【０１１０】従来のＴＬＢは仮想ページ番号としてのア
ドレス信号でアクセスされた上で、物理ページ番号とし
てのアドレス信号を読み出し、タグチェック比較器によ
って物理ページ番号としてのアドレスと物理タグとの比
較が行われることにより、命令キャッシュのミスヒット
判定が行われていた。
【０１１１】ところで、図２４に該当する構成では、物
理タグが読み出されるタイミングは、ＴＬＢに与える仮
想ページ番号（分岐先アドレスの上位パート）としての
信号がチェックアドレス選択器によって生成されるより
も１サイクル分だけ早い。そこで、この点を利用して、
この実施例９では、早く読み出される物理タグ信号（Ｓ
BP）を用いて直接ＴＬＢをアクセスして、仮想ページ番
号を与える信号（ＳBV）をＴＬＢより読み出す。ＴＬＢ
では、仮想ページ番号と物理ページ番号とが１対１に対
応しているので、ＴＬＢから読み出された命令の仮想ペ
ージ番号を与える信号と、分岐命令が生成した仮想ペー
ジ番号を与える信号との比較を行い、一致していれば実
行すべき命令がフェッチされていることになる。
【０１１２】従って、このシステムでは、ＴＬＢが物理
ページ番号を与える信号から仮想ページ番号を与える信
号への変換を行うことになり、従来のＴＬＢが行う仮想
ページ番号を与える信号から物理ページ番号を与える信
号への変換の逆となる。
【０１１３】この逆変換ＴＬＢ（アドレス逆変換用のバ
ッファ）２９を用いた本システムのハードウエア構成を
図２５に、その処理の流れを図２６に各々示す。なお、
処理ルールは、図１３で示されたものと同じである。
【０１１４】以上より、本実施例９によれば、命令キャ
ッシュ・ミスヒット時のペナルティを１サイクル分減ら
すことができるという利点がある。
【０１１５】
【発明の効果】請求項１に係る発明によれば、分岐先バ
ッファに格納すべき分岐先情報が削減されるので、分岐
先バッファがシステムのハードウエア構成で占める面積
を抑えることができる効果がある。
【０１１６】請求項２に係る発明によれば、分岐先バッ
ファのエントリの大きさを減少させた上で、分岐先の予
測を実行することができる効果がある。
【０１１７】請求項３に係る発明によれば、予測が外れ
る分岐先情報が分岐先バッファに格納されないので、分
岐先バッファのエントリを有効利用することが可能とな
り、しかも、分岐予測のヒット率を向上させることがで
きる効果がある。
【０１１８】請求項４に係る発明によれば、従来、誤っ
た分岐予測に対しても不必要に行われていた命令キャッ
シュ・ミスヒット処理を本来行うべきもののみに限定す
ることが可能となり、システムの性能向上を図ることが
できる効果がある。
【０１１９】請求項５に係る発明によれば、予測分岐先
アドレスと分岐先アドレスの双方の上位パートが相違し
ているが実際には正しい命令が命令キャッシュメモリか
ら読み出されている場合においても、分岐予測を確実に
実行すること可能となり、分岐予測のヒット率の向上を
図ることができる効果がある。
【０１２０】請求項６に係る発明によれば、従来技術で
は必要とされた命令キャッシュ・ミスヒット処理判定用
の比較器を不要とすることができる効果がある。
【０１２１】請求項７に係る発明によれば、予測分岐先
アドレスと分岐先アドレスの双方の上位パートが相違し
ているが実際には正しい命令が命令キャッシュメモリか
ら読み出されている場合においても、分岐予測を確実に
実行すること可能となり、分岐予測のヒット率の向上を
図ることができる効果がある。
【０１２２】請求項８に係る発明によれば、従来技術で
は必要とされた命令キャッシュ・ミスヒット処理判定用
の比較器及び複数個のアドレス変換用のバッファを用い
ることなく、分岐予測判定と命令キャッシュ・ミスヒッ
ト処理判定とを共通の上位パート比較手段を用いて行う
ことができるという効果がある。
【０１２３】請求項９に係る発明によれば、分岐方向不
一致ないし予測インデクス不一致として判定される分岐
予測ミスにより生じるシステムのペナルティ・サイクル
を減少させることができる効果がある。
【０１２４】請求項１０に係る発明によれば、命令キャ
ッシュ・ミスヒット処理時のペナルティ・サイクルを１
サイクル分だけ減少させることができる効果がある。
【図面の簡単な説明】
【図１】 分岐距離の分布を示す説明図である。
【図２】 ＢＴＢエントリの構成を示す説明図である。
【図３】 この発明の実施例１である分岐予測システム
の構成を示すブロック図である。
【図４】 実施例１の問題点を指摘する説明図である。
【図５】 この発明の実施例２に於けるＢＴＢ制御器の
構成を示すブロック図である。
【図６】 この発明の実施例３である分岐予測システム
の構成を示すブロック図である。
【図７】 命令流と命令キャッシュ内の配置との関係を
示す説明図である。
【図８】 この発明の実施例４である分岐予測システム
の構成を示すブロック図である。
【図９】 実施例４に於ける処理の流れを示す説明図で
ある。
【図１０】 実施例４に於ける処理ルールを示す説明図
である。
【図１１】 この発明の実施例５である分岐予測システ
ムの構成を示すブロック図である。
【図１２】 実施例５に於ける処理の流れを示す説明図
である。
【図１３】 実施例５に於ける処理ルールを示す説明図
である。
【図１４】 この発明の実施例６の基礎となる分岐予測
システムの構成を示すブロック図である。
【図１５】 図１４の分岐予測システムに於ける処理の
流れを示す説明図である。
【図１６】 この発明の実施例６である分岐予測システ
ムの構成を示すブロック図である。
【図１７】 実施例６に於ける処理の流れを示す説明図
である。
【図１８】 この発明の実施例７である分岐予測システ
ムの構成を示すブロック図である。
【図１９】 実施例７に於ける処理の流れを示す説明図
である。
【図２０】 問題点を指摘する説明図である。
【図２１】 この発明の実施例７である分岐予測システ
ムの構成を示すブロック図である。
【図２２】 実施例８に於ける処理の流れを示す説明図
である。
【図２３】 実施例８に於ける処理ルールを示す説明図
である。
【図２４】 問題点を指摘する説明図である。
【図２５】 この発明の実施例７である分岐予測システ
ムの構成を示すブロック図である。
【図２６】 実施例８に於ける処理の流れを示す説明図
である。
【図２７】 従来の分岐予測システムの構成を示すブロ
ック図である。
【図２８】 従来の分岐予測システムに於ける処理の流
れを示す説明図である。
【符号の説明】
１ タグ、２ 命令キャッシュ、３ ＢＴＢ、４ デコ
ーダ、５ 分岐先生成器、６ 分岐方向予測器、７ 連
接器、８ 比較器、９ 分岐処理器、１０ 分岐予測ヒ
ット判定器、１１ ＰＣ、１３ ＢＴＢ制御器、１４
タグチェック比較器、Ｓ１ 予測インデクス信号、Ｓ２
予測分岐先アドレス信号、Ｓ３ 予測方向信号、Ｓ４
一致／不一致信号、Ｓ５ 実行結果信号、Ｓ６ 予測
判定結果信号、ＳA ＰＣ出力信号、ＳB タグ信号、
ＳC 分岐先アドレス信号、１９上位パート比較器、２
２ 命令キャッシュ・ミスヒット判定器、２３ 上位パ
ート比較器、２４ チェックアドレス選択器、２５，２
８ ＴＬＢ、２６ 第１ＴＬＢ、２７ 第２ＴＬＢ、２
９ 逆変換ＴＬＢ、３１ 命令キャッシュ・ミスヒット
判定器。

Claims (10)

    【特許請求の範囲】
  1. 【請求項１】 各命令の実行をパイプライン構成で処理
    する装置において、命令キャッシュメモリよりフェッチ
    された命令が分岐命令であるときにはその分岐予測を分
    岐先バッファを用いて行うシステムであって、 前記分岐先バッファには、予め分岐命令を実行して得ら
    れた分岐先アドレスの下位パートを与える信号が予測イ
    ンデクス信号として保持されており、 実際にフェッチされた前記分岐命令の分岐命令アドレス
    を与える信号を生成・出力する分岐命令アドレス生成手
    段と、 前記分岐先バッファよりフェッチされた前記予測インデ
    クス信号を前記分岐命令アドレス生成手段の出力信号が
    与える前記分岐命令アドレスの上位パートに連接して、
    予測分岐先アドレスを与える信号を生成・出力する連接
    手段とを、備えた分岐先バッファを用いた分岐予測シス
    テム。
  2. 【請求項２】 請求項１記載の分岐先バッファを用いた
    分岐予測システムにおいて、 前記分岐命令を実際に実行して得られる分岐先アドレス
    を与える信号を生成・出力する分岐先生成手段と、 前記分岐先生成手段の出力信号と前記連接手段の出力信
    号とを比較して、その一致／不一致を与える信号を出力
    する比較手段とを、更に備えた分岐先バッファを用いた
    分岐予測システム。
  3. 【請求項３】 請求項２記載の分岐先バッファを用いた
    分岐予測システムにおいて、 前記分岐先生成手段の出力信号が与える前記分岐先アド
    レスの上位パートと前記分岐命令アドレス生成手段の出
    力信号が与える前記分岐命令アドレスの上位パートとを
    比較して、両者が一致する場合にのみ前記分岐先アドレ
    スの下位パートを前記分岐先バッファに格納する分岐先
    バッファ制御手段を、更に備えた分岐先バッファを用い
    た分岐予測システム。
  4. 【請求項４】 請求項２又は３記載の分岐先バッファを
    用いた分岐予測システムにおいて、 前記分岐先バッファには、予め分岐命令を実行して得ら
    れた履歴情報を与える信号が更に格納されており、 前記分岐命令を実際に実行して得られる分岐方向を与え
    る信号を生成・出力する分岐処理手段と、 前記分岐先バッファよりフェッチされた前記履歴情報を
    与える信号に基づき予測分岐方向を与える信号を生成・
    出力する分岐方向予測手段と、 前記分岐処理手段の出力信号と前記分岐方向予測手段の
    出力信号とが一致するか否かを比較し、その比較結果と
    前記比較手段の出力信号が与える結果とに基づき分岐予
    測がヒットしたかミスしたかを判定して予測判定結果を
    与える信号を生成・出力する予測ヒット判定手段と、 前記予測ヒット判定手段の出力信号が前記分岐予測のヒ
    ットを与える場合にのみ、命令キャッシュのミスヒット
    処理の開始を指令する信号を生成・出力する命令キャッ
    シュ・ミスヒット判定手段とを、更に備えた分岐先バッ
    ファを用いた分岐予測システム。
  5. 【請求項５】 請求項１記載の分岐先バッファを用いた
    分岐予測システムにおいて、 前記分岐命令を実際に実行して得られる分岐先アドレス
    を与える信号を生成・出力する分岐先生成手段と、 前記分岐先生成手段の出力信号が与える前記分岐先アド
    レスの下位パートと前記分岐先バッファよりフェッチさ
    れた前記予測インデクス信号とを比較して、その一致／
    不一致を与える信号を出力する予測インデクス比較手段
    と、 前記分岐命令アドレス生成手段の出力信号に応じて前記
    命令キャッシュメモリよりフェッチされたタグを与える
    信号と前記分岐先生成手段の出力信号が与える前記分岐
    先アドレスの上位パートとを比較して、その一致／不一
    致を与える信号を出力する上位パート比較手段と、 前記予測インデクス比較手段と前記上位パート比較手段
    の両出力信号を受けて前記予測分岐先アドレスがヒット
    したか否かを判定する分岐予測ヒット判定手段とを、更
    に備えた分岐先バッファを用いた分岐予測システム。
  6. 【請求項６】 請求項５記載の分岐先バッファを用いた
    分岐予測システムにおいて、 その入力が前記分岐先生成手段と前記分岐命令アドレス
    生成手段とに、その出力が前記予測インデクス比較手段
    と前記上位パート比較手段とにそれぞれ接続され、前記
    分岐命令アドレス生成手段の出力信号と前記分岐先生成
    手段の出力信号と選択的に出力し、前記分岐命令アドレ
    ス生成手段の出力信号を出力する場合には当該出力信号
    を前記上位パート比較手段にのみ入力する、チェックア
    ドレス選択手段を、更に備えた分岐先バッファを用いた
    分岐予測システム。
  7. 【請求項７】 請求項５記載の分岐先バッファを用いた
    分岐予測システムにおいて、 前記命令キャッシュメモリは物理タグを与える信号を格
    納しており、 前記分岐先生成手段の出力と前記上位パート比較手段の
    入力との間に、前記分岐先生成手段の出力信号を物理ペ
    ージ番号としての信号に変換するアドレス変換用のバッ
    ファを設けた、分岐先バッファを用いた分岐予測システ
    ム。
  8. 【請求項８】 請求項６記載の分岐先バッファを用いた
    分岐予測システムにおいて、 前記命令キャッシュメモリは物理タグを与える信号を格
    納しており、 前記チェックアドレス選択手段の出力と前記上位パート
    比較手段の入力との間に、前記チェックアドレス選択手
    段の出力信号を物理ページ番号としての信号に変換する
    アドレス変換用のバッファを設けた、分岐先バッファを
    用いた分岐予測システム。
  9. 【請求項９】 請求項８記載の分岐先バッファを用いた
    分岐予測システムにおいて、 前記分岐命令を実際に実行して得られる分岐方向を与え
    る信号を生成・出力する分岐処理手段と、 前記分岐先バッファよりフェッチされた前記履歴情報を
    与える信号に基づき予測分岐方向を与える信号を生成・
    出力する分岐方向予測手段とを更に備え、 前記分岐予測ヒット判定手段に代えて、 前記分岐処理手段の出力信号と前記分岐方向予測手段の
    出力信号とを受けて両信号が一致するか否かを判定し且
    つその判定結果と前記予測インデクス比較手段の出力信
    号が与える結果とに基づき予測判定結果を与える信号を
    出力する、新たな分岐予測ヒット判定手段を設けると共
    に、 前記上位パート比較手段と前記新たな分岐予測ヒット判
    定手段の両出力に接続され、前記分岐予測ヒット判定手
    段の出力信号が予測ヒットを示す場合にのみ命令キャッ
    シュ・ミスヒット処理の開始を指令する信号を出力する
    命令キャッシュ・ミスヒット判定手段を更に備えてお
    り、 前記分岐予測ヒット判定手段は予測ミスと判定した時点
    で再フェッチ処理の開始指令を前記予測判定結果を与え
    る信号として出力する、分岐先バッファを用いた分岐予
    測システム。
  10. 【請求項１０】 請求項６記載の分岐先バッファを用い
    た分岐予測システムにおいて、 前記命令キャッシュメモリは物理タグを与える信号を格
    納しており、 前記命令キャッシュメモリの出力と前記上位パート比較
    手段の入力との間に、前記物理タグを与える信号を仮想
    ページ番号としての信号に逆変換するアドレス逆変換用
    のバッファを設けた、分岐先バッファを用いた分岐予測
    システム。
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