JP3502592B2 - 分岐予測装置 - Google Patents
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- 238000010586 diagram Methods 0.000 description 8
- 238000004364 calculation method Methods 0.000 description 3
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-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F9/00—Arrangements for program control, e.g. control units
- G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
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- G06F9/38—Concurrent instruction execution, e.g. pipeline or look ahead
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- General Engineering & Computer Science (AREA)
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Description
【０００１】
【発明の属する技術分野】この発明は、パイプライン動
作を行うプロセッサの分岐予測装置に関する。
作を行うプロセッサの分岐予測装置に関する。
【０００２】
【従来の技術】従来、パイプライン動作を行うプロセッ
サにおいては、分岐予測に基づいた分岐先アドレスから
の命令先読みによって分岐動作に伴うパイプライン動作
の隙間を埋め、スループットの向上が実現されてきた。
サにおいては、分岐予測に基づいた分岐先アドレスから
の命令先読みによって分岐動作に伴うパイプライン動作
の隙間を埋め、スループットの向上が実現されてきた。
【０００３】図３はこのような分岐予測を行う従来の分
岐予測装置を含むマイクロプロセッサの構成を示す図で
あり、図３に示すプロセッサは６段のパイプライン方式
を採用して命令を実行処理し、図３では装置の構成がそ
れぞれのパイプラインステージ（Ｉステージ、Ｑステー
ジ、Ｕ／Ｒステージ、Ａステージ、Ｄステージ、Ｗステ
ージ）に対応して表されており、図４は図３に示す分岐
予測装置における分岐予測アルゴリズムの状態遷移を示
す図であり、図４では４つの分岐予測状態（強い分岐不
成立（ＳＮＴ）、弱い分岐不成立（ＷＮＴ）、弱い分岐
成立（ＷＴ）、強い分岐成立（ＳＴ））を２ビットで表
し、それぞれの予測状態が分岐成立あるいは分岐不成立
によって遷移し又はその状態を保ち、強い分岐不成立と
弱い分岐不成立の予測状態では分岐不成立を予測し、弱
い分岐成立と強い分岐成立の予測状態では分岐成立を予
測し、この予測アルゴリズムは過去２回の分岐の成立／
不成立によって次の分岐の成立／不成立を予測する。
岐予測装置を含むマイクロプロセッサの構成を示す図で
あり、図３に示すプロセッサは６段のパイプライン方式
を採用して命令を実行処理し、図３では装置の構成がそ
れぞれのパイプラインステージ（Ｉステージ、Ｑステー
ジ、Ｕ／Ｒステージ、Ａステージ、Ｄステージ、Ｗステ
ージ）に対応して表されており、図４は図３に示す分岐
予測装置における分岐予測アルゴリズムの状態遷移を示
す図であり、図４では４つの分岐予測状態（強い分岐不
成立（ＳＮＴ）、弱い分岐不成立（ＷＮＴ）、弱い分岐
成立（ＷＴ）、強い分岐成立（ＳＴ））を２ビットで表
し、それぞれの予測状態が分岐成立あるいは分岐不成立
によって遷移し又はその状態を保ち、強い分岐不成立と
弱い分岐不成立の予測状態では分岐不成立を予測し、弱
い分岐成立と強い分岐成立の予測状態では分岐成立を予
測し、この予測アルゴリズムは過去２回の分岐の成立／
不成立によって次の分岐の成立／不成立を予測する。
【０００４】図３において、分岐予測装置を含むマイク
ロプロセッサは、フェッチアドレスを選択するフェッチ
アドレス選択器１と、プログラムカウンタ２と、実行さ
れる命令が格納された命令キャッシュ３と、命令キャッ
シュ３に格納されているすべての条件分岐命令にそれぞ
れ対応して分岐予測状態を記憶して命令キャッシュ３と
連動して読み出しを行う分岐予測状態記憶装置４と、与
えられた分岐命令に基づいて分岐先アドレスを算出する
分岐先アドレス計算装置５と、命令キャッシュ３から読
み出された命令をデコード及びレジスタフェッチする命
令デコーダ及びレジスタフェッチ部６と、分岐予測状態
に基づいて分岐予測を実行する分岐予測実行装置７と、
分岐先アドレス計算装置５で計算された分岐先アドレス
を記憶する分岐先アドレス記憶装置８と、分岐命令の分
岐条件を判定する比較器９と、分岐予測結果と分岐条件
の判定結果とに基づいて分岐予測を判定する分岐予測判
定装置１０と、分岐予測状態と分岐予測結果を保持する
分岐予測状態／結果保持装置１１と、プログラムカウン
タ２の値を保持するプログラムカウンタ保持装置１２
と、分岐予測状態記憶装置４の記憶内容を更新する分岐
予測状態更新装置１３を備えて構成され、Ｉステージ、
Ｑステージ、Ｕ／Ｒステージ、Ａステージ、Ｄステー
ジ、Ｗステージの６ステージのパイプラインにより命令
の実行処理を行っている。
ロプロセッサは、フェッチアドレスを選択するフェッチ
アドレス選択器１と、プログラムカウンタ２と、実行さ
れる命令が格納された命令キャッシュ３と、命令キャッ
シュ３に格納されているすべての条件分岐命令にそれぞ
れ対応して分岐予測状態を記憶して命令キャッシュ３と
連動して読み出しを行う分岐予測状態記憶装置４と、与
えられた分岐命令に基づいて分岐先アドレスを算出する
分岐先アドレス計算装置５と、命令キャッシュ３から読
み出された命令をデコード及びレジスタフェッチする命
令デコーダ及びレジスタフェッチ部６と、分岐予測状態
に基づいて分岐予測を実行する分岐予測実行装置７と、
分岐先アドレス計算装置５で計算された分岐先アドレス
を記憶する分岐先アドレス記憶装置８と、分岐命令の分
岐条件を判定する比較器９と、分岐予測結果と分岐条件
の判定結果とに基づいて分岐予測を判定する分岐予測判
定装置１０と、分岐予測状態と分岐予測結果を保持する
分岐予測状態／結果保持装置１１と、プログラムカウン
タ２の値を保持するプログラムカウンタ保持装置１２
と、分岐予測状態記憶装置４の記憶内容を更新する分岐
予測状態更新装置１３を備えて構成され、Ｉステージ、
Ｑステージ、Ｕ／Ｒステージ、Ａステージ、Ｄステー
ジ、Ｗステージの６ステージのパイプラインにより命令
の実行処理を行っている。
【０００５】このような構成において、まず最初にＩス
テージにおいて、次の命令フェッチを行うべきアドレス
であるプログラムカウンタ２の値を選択する。次のＱス
テージにおいて、Ｉステージで選択されたアドレスに従
って命令キャッシュ３から命令フェッチを行うと同時
に、そのアドレスに対応した分岐予測状態記憶装置４の
記憶要素を読み出す。命令キャッシュ３から読み出され
た命令は命令デコーダがあいている場合には、次のサイ
クルのＲステージにて命令のデコードとレジスタフェッ
チが行われる。一方、命令デコーダが空いていない場合
には、命令待機バッファ１４に格納され、命令デコーダ
に空きが生じるまで一時待機となる。ここではこの状態
をＵステージとする。Ａステージにおいて、Ｒステージ
でレジスタから読み出されたソースデータと先行命令の
演算結果のバイパスデータとの選択を行い、Ｒステージ
におけるデコード結果に従って、命令を適切な演算装置
へ送出し、演算を実行する。
テージにおいて、次の命令フェッチを行うべきアドレス
であるプログラムカウンタ２の値を選択する。次のＱス
テージにおいて、Ｉステージで選択されたアドレスに従
って命令キャッシュ３から命令フェッチを行うと同時
に、そのアドレスに対応した分岐予測状態記憶装置４の
記憶要素を読み出す。命令キャッシュ３から読み出され
た命令は命令デコーダがあいている場合には、次のサイ
クルのＲステージにて命令のデコードとレジスタフェッ
チが行われる。一方、命令デコーダが空いていない場合
には、命令待機バッファ１４に格納され、命令デコーダ
に空きが生じるまで一時待機となる。ここではこの状態
をＵステージとする。Ａステージにおいて、Ｒステージ
でレジスタから読み出されたソースデータと先行命令の
演算結果のバイパスデータとの選択を行い、Ｒステージ
におけるデコード結果に従って、命令を適切な演算装置
へ送出し、演算を実行する。
【０００６】次に、条件分岐命令の処理の流れを説明す
る。条件分岐命令はＱステージにおいて命令キャッシュ
３から読み出された命令から切り出された分岐先アドレ
スオフセットを、次のサイクルで命令待機バッファ１４
から分岐先アドレス計算装置５に送り、条件分岐命令自
身のアドレスと計算することによって分岐先アドレスを
計算する。それと同時に、分岐予測実行装置７において
分岐予測状態記憶装置４から読み出された分岐予測状態
に従って、分岐条件の成立／不成立を予測し、条件成立
が予測された場合には、計算された分岐先アドレスをＩ
ステージにおいて次の命令フェッチアドレスとして選択
するようにフェッチアドレス選択器１に指示する。
る。条件分岐命令はＱステージにおいて命令キャッシュ
３から読み出された命令から切り出された分岐先アドレ
スオフセットを、次のサイクルで命令待機バッファ１４
から分岐先アドレス計算装置５に送り、条件分岐命令自
身のアドレスと計算することによって分岐先アドレスを
計算する。それと同時に、分岐予測実行装置７において
分岐予測状態記憶装置４から読み出された分岐予測状態
に従って、分岐条件の成立／不成立を予測し、条件成立
が予測された場合には、計算された分岐先アドレスをＩ
ステージにおいて次の命令フェッチアドレスとして選択
するようにフェッチアドレス選択器１に指示する。
【０００７】条件分岐命令に対応する有効な分岐予測状
態が分岐予測状態記憶装置４に格納されていない場合、
もしくは条件不成立と予測された場合は、分岐予測実行
装置７からはアドレス選択に関してフェッチアドレス選
択器１への指示は行われない。いずれの場合であって
も、Ｕ、Ｒ、Ａステージに有効な条件分岐命令が存在す
る間は、分岐予測ミスからの実効命令列の復活、分岐予
測状態の更新のために、プログラムカウンタ保持装置１
２、分岐先アドレス記憶装置８、分岐予測状態／結果保
持装置１１において、それぞれプログラムカウンタ２の
値、分岐先アドレス、予測に使用した分岐予測状態をパ
イプライン上の命令と対応付けて保持する。
態が分岐予測状態記憶装置４に格納されていない場合、
もしくは条件不成立と予測された場合は、分岐予測実行
装置７からはアドレス選択に関してフェッチアドレス選
択器１への指示は行われない。いずれの場合であって
も、Ｕ、Ｒ、Ａステージに有効な条件分岐命令が存在す
る間は、分岐予測ミスからの実効命令列の復活、分岐予
測状態の更新のために、プログラムカウンタ保持装置１
２、分岐先アドレス記憶装置８、分岐予測状態／結果保
持装置１１において、それぞれプログラムカウンタ２の
値、分岐先アドレス、予測に使用した分岐予測状態をパ
イプライン上の命令と対応付けて保持する。
【０００８】Ａステージにおいて比較器９において分岐
条件の判定が行われる。判定結果と分岐予測結果を分岐
予測判定装置１０において比較し、両者が一致した場合
は分岐予測ヒットとなり、現在のパイプライン進行を妨
げることなく進めることができる。一方、両者が不一致
の場合には分岐予測ミスとなり、その時点でパイプライ
ン中の後続命令列をキャンセルし、正しい分岐条件に従
って命令フェッチをやり直す必要がある。条件成立と予
測されてこの予測がミスした場合には、プログラムカウ
ンタ保持装置１２に格納されている分岐命令の次の命令
のアドレスを選択するように、一方条件不成立と予測さ
れてこの予測がミスした場合には、分岐先アドレス記憶
装置８に格納されている分岐アドレスを選択するように
Ｉステージのフェッチアドレス選択器１に指示する。
条件の判定が行われる。判定結果と分岐予測結果を分岐
予測判定装置１０において比較し、両者が一致した場合
は分岐予測ヒットとなり、現在のパイプライン進行を妨
げることなく進めることができる。一方、両者が不一致
の場合には分岐予測ミスとなり、その時点でパイプライ
ン中の後続命令列をキャンセルし、正しい分岐条件に従
って命令フェッチをやり直す必要がある。条件成立と予
測されてこの予測がミスした場合には、プログラムカウ
ンタ保持装置１２に格納されている分岐命令の次の命令
のアドレスを選択するように、一方条件不成立と予測さ
れてこの予測がミスした場合には、分岐先アドレス記憶
装置８に格納されている分岐アドレスを選択するように
Ｉステージのフェッチアドレス選択器１に指示する。
【０００９】分岐予測ヒット／ミスにかかわらず、Ｄス
テージにおいて分岐予測状態記憶装置４に書き戻すべき
新たな分岐予測状態を、分岐条件判定結果と分岐予測状
態／結果保持装置１１に保持された分岐予測状態とか
ら、分岐予測状態更新装置１３において生成する。最後
のＷステージにおいて、プログラムカウンタ保持装置１
２に保持された分岐命令のアドレスに対応する分岐予測
状態記憶装置４の記憶要素に更新された分岐予測状態を
書き戻す。
テージにおいて分岐予測状態記憶装置４に書き戻すべき
新たな分岐予測状態を、分岐条件判定結果と分岐予測状
態／結果保持装置１１に保持された分岐予測状態とか
ら、分岐予測状態更新装置１３において生成する。最後
のＷステージにおいて、プログラムカウンタ保持装置１
２に保持された分岐命令のアドレスに対応する分岐予測
状態記憶装置４の記憶要素に更新された分岐予測状態を
書き戻す。
【００１０】次に、図５に示すパイプライン動作の流れ
を参照して、条件分岐命令の動作を説明する。図５
（Ａ）には分岐不成立予測ミス、もしくは分岐予測機能
がないプロセッサの動作を示し、同図（Ｂ）には分岐成
立予測ヒットの動作を示し、同図（Ｃ）には分岐命令の
分岐先命令が分岐命令自身であるプログラムループの動
作の一例を示す。
を参照して、条件分岐命令の動作を説明する。図５
（Ａ）には分岐不成立予測ミス、もしくは分岐予測機能
がないプロセッサの動作を示し、同図（Ｂ）には分岐成
立予測ヒットの動作を示し、同図（Ｃ）には分岐命令の
分岐先命令が分岐命令自身であるプログラムループの動
作の一例を示す。
【００１１】図５（Ａ）において、サイクル０では、Ｉ
ステージにおいて分岐命令のアドレスがフェッチアドレ
スとして選択される。サイクル１では、Ｑステージにお
いて分岐命令の分岐予測状態が分岐予測状態記憶装置４
から読み出される。同時にＩステージにおいて（分岐命
令＋１）のアドレスがフェッチアドレスとして選択され
る。サイクル２では、Ｒステージで分岐予測が行われる
が、分岐不成立予測のため、Ｉステージでは（分岐命令
＋２）のアドレスがフェッチアドレスとして選択され
る。サイクル３では、Ａステージにおいて分岐命令条件
判定により分岐成立となり、分岐予測ミスであると判定
される。このときＩステージにおいて分岐命令の分岐先
アドレスがフェッチアドレスとして選択され、Ｑステー
ジとＲステージの命令はキャンセルされる。この場合に
は、分岐命令動作に伴いパイプラインに２サイクル分の
バブルが生じ、分岐先命令の実行が完了まで９サイクル
かかる。
ステージにおいて分岐命令のアドレスがフェッチアドレ
スとして選択される。サイクル１では、Ｑステージにお
いて分岐命令の分岐予測状態が分岐予測状態記憶装置４
から読み出される。同時にＩステージにおいて（分岐命
令＋１）のアドレスがフェッチアドレスとして選択され
る。サイクル２では、Ｒステージで分岐予測が行われる
が、分岐不成立予測のため、Ｉステージでは（分岐命令
＋２）のアドレスがフェッチアドレスとして選択され
る。サイクル３では、Ａステージにおいて分岐命令条件
判定により分岐成立となり、分岐予測ミスであると判定
される。このときＩステージにおいて分岐命令の分岐先
アドレスがフェッチアドレスとして選択され、Ｑステー
ジとＲステージの命令はキャンセルされる。この場合に
は、分岐命令動作に伴いパイプラインに２サイクル分の
バブルが生じ、分岐先命令の実行が完了まで９サイクル
かかる。
【００１２】次に、図５（Ｂ）において、サイクル０，
１での動作は図５（Ａ）と同様である。サイクル２で
は、Ｒステージにおいて分岐成立の予測がなされ、Ｉス
テージにおいてＲステージで計算される分岐先アドレス
を次のフェッチアドレスとして選択する。Ｑステージの
（分岐命令＋１）の命令はキャンセルする。サイクル３
では、Ａステージにおいて分岐条件判定により分岐成立
となり、分岐予測ヒットと判定される。分岐先命令以降
の後続命令に対しては何の指示も必要としない。この場
合には、分岐先命令の実行が完了するまで８サイクルか
かり、図５（Ａ）の場合と比較して１サイクル早く命令
の実行が完了する。これが分岐予測の効果である。
１での動作は図５（Ａ）と同様である。サイクル２で
は、Ｒステージにおいて分岐成立の予測がなされ、Ｉス
テージにおいてＲステージで計算される分岐先アドレス
を次のフェッチアドレスとして選択する。Ｑステージの
（分岐命令＋１）の命令はキャンセルする。サイクル３
では、Ａステージにおいて分岐条件判定により分岐成立
となり、分岐予測ヒットと判定される。分岐先命令以降
の後続命令に対しては何の指示も必要としない。この場
合には、分岐先命令の実行が完了するまで８サイクルか
かり、図５（Ａ）の場合と比較して１サイクル早く命令
の実行が完了する。これが分岐予測の効果である。
【００１３】次に、図５において、まずこのループに入
る前の分岐命令の分岐予測状態を「強い分岐不成立」
（ＳＮＴ）とする。最初の分岐命令（１）は分岐不成立
と予測され、Ａステージで分岐成立となるため、２回目
の分岐命令（２）までのパイプライン動作は図５（Ａ）
と同様になる。サイクル５で更新された分岐予測状態で
ある「弱い分岐不成立」（ＷＮＴ）が分岐予測状態記憶
装置４に書き戻される。一方、２回目の分岐命令（２）
はサイクル４で分岐予測状態を読み出すため、１回目の
分岐命令（１）の、分岐予測状態の更新前の状態を分岐
予測に用いることになる。したがって、２回目の分岐命
令（２）から３回目の分岐命令（３）までのパイプライ
ン動作も図５（Ａ）と同様になる。さらに、サイクル８
における２回目の分岐命令（２）による分岐予測状態の
更新が１回目の分岐命令（１）と同じ「弱い分岐不成
立」（ＷＮＴ）となるため、分岐予測状態遷移が滞るこ
とになる。
る前の分岐命令の分岐予測状態を「強い分岐不成立」
（ＳＮＴ）とする。最初の分岐命令（１）は分岐不成立
と予測され、Ａステージで分岐成立となるため、２回目
の分岐命令（２）までのパイプライン動作は図５（Ａ）
と同様になる。サイクル５で更新された分岐予測状態で
ある「弱い分岐不成立」（ＷＮＴ）が分岐予測状態記憶
装置４に書き戻される。一方、２回目の分岐命令（２）
はサイクル４で分岐予測状態を読み出すため、１回目の
分岐命令（１）の、分岐予測状態の更新前の状態を分岐
予測に用いることになる。したがって、２回目の分岐命
令（２）から３回目の分岐命令（３）までのパイプライ
ン動作も図５（Ａ）と同様になる。さらに、サイクル８
における２回目の分岐命令（２）による分岐予測状態の
更新が１回目の分岐命令（１）と同じ「弱い分岐不成
立」（ＷＮＴ）となるため、分岐予測状態遷移が滞るこ
とになる。
【００１４】３回目の分岐命令（３）は、サイクル７で
分岐予測状態を読み出すが、そのとき１回目の分岐命令
（１）による分岐予測状態の更新が完了しているため
「弱い分岐不成立」（ＷＮＴ）が出力され、サイクル８
では分岐不成立と予測される。４回目の分岐命令（４）
も同様である。従って、分岐命令（１）から分岐命令
（４）までは図５（Ａ）と同様のパイプライン動作とな
る。５回目の分岐命令（５）は、サイクル１３で分岐予
測状態記憶装置４を読み出すが、分岐命令（３）による
予測状態更新により「弱い分岐成立」（ＷＴ）が出力さ
れる。ここで初めて分岐成立予測に転じる。これ以降
は、図５（Ｂ）のパイプライン動作の繰り返しとなる。
分岐予測状態を読み出すが、そのとき１回目の分岐命令
（１）による分岐予測状態の更新が完了しているため
「弱い分岐不成立」（ＷＮＴ）が出力され、サイクル８
では分岐不成立と予測される。４回目の分岐命令（４）
も同様である。従って、分岐命令（１）から分岐命令
（４）までは図５（Ａ）と同様のパイプライン動作とな
る。５回目の分岐命令（５）は、サイクル１３で分岐予
測状態記憶装置４を読み出すが、分岐命令（３）による
予測状態更新により「弱い分岐成立」（ＷＴ）が出力さ
れる。ここで初めて分岐成立予測に転じる。これ以降
は、図５（Ｂ）のパイプライン動作の繰り返しとなる。
【００１５】サイクル１７では、５回目の分岐命令
（５）による分岐予測状態の更新値が「強い分岐成立」
（ＳＴ）となり、７回目の分岐命令（７）で初めて「強
い分岐成立」（ＳＴ）の予測状態をＱステージで読み出
すことができるようになる。すなわち、「強い分岐不成
立」（ＳＮＴ）予測から「強い分岐成立」（ＳＴ）予測
に転じるまで、５つの分岐命令の実行が必要となり、７
命令目の分岐命令完了まで２２サイクルを要する。
（５）による分岐予測状態の更新値が「強い分岐成立」
（ＳＴ）となり、７回目の分岐命令（７）で初めて「強
い分岐成立」（ＳＴ）の予測状態をＱステージで読み出
すことができるようになる。すなわち、「強い分岐不成
立」（ＳＮＴ）予測から「強い分岐成立」（ＳＴ）予測
に転じるまで、５つの分岐命令の実行が必要となり、７
命令目の分岐命令完了まで２２サイクルを要する。
【００１６】以上のように、短いプログラムループでの
分岐予測状態遷移が実際の分岐動作と同期せず遅れて遷
移するため、分岐動作に伴うパイプラインバブルが増加
し、プログラムの実効時間の増大を招いていた。上記一
例では、実際のプログラムではまれな１命令ループ動作
について説明したが、プロセッサの構成を変えて、複数
命令同時フェッチおよび実行するスーパスカラプロセッ
サのような場合には、このようなループの出現確率が上
がり、プログラム全体での性能低下は無視できないもの
になっていた。
分岐予測状態遷移が実際の分岐動作と同期せず遅れて遷
移するため、分岐動作に伴うパイプラインバブルが増加
し、プログラムの実効時間の増大を招いていた。上記一
例では、実際のプログラムではまれな１命令ループ動作
について説明したが、プロセッサの構成を変えて、複数
命令同時フェッチおよび実行するスーパスカラプロセッ
サのような場合には、このようなループの出現確率が上
がり、プログラム全体での性能低下は無視できないもの
になっていた。
【００１７】
【発明が解決しようとする課題】以上説明したように、
過去の分岐結果の履歴（分岐予測状態）に基づいて分岐
予測を行う従来の分岐予測装置において、分岐予測に用
いられる分岐予測状態の更新は、分岐予測状態を格納し
ている記憶装置に対してのみ行われていた。そのため、
記憶装置からすでに分岐予測状態が読み出されているパ
イプライン上の同一の分岐命令に対応した分岐予測状態
は更新されず古いままになっていた。すなわち、分岐予
測状態の遷移が実際の分岐動作と同期せず遅れて遷移し
ていた。このような状態は、同一の分岐命令が時間的に
近接して実行されるような短いプログラムループで生じ
る可能性が高く、このような状態になると、分岐動作に
伴うパイプラインバブルが増加し、プログラムの実行時
間が増大するといった不具合を招いていた。
過去の分岐結果の履歴（分岐予測状態）に基づいて分岐
予測を行う従来の分岐予測装置において、分岐予測に用
いられる分岐予測状態の更新は、分岐予測状態を格納し
ている記憶装置に対してのみ行われていた。そのため、
記憶装置からすでに分岐予測状態が読み出されているパ
イプライン上の同一の分岐命令に対応した分岐予測状態
は更新されず古いままになっていた。すなわち、分岐予
測状態の遷移が実際の分岐動作と同期せず遅れて遷移し
ていた。このような状態は、同一の分岐命令が時間的に
近接して実行されるような短いプログラムループで生じ
る可能性が高く、このような状態になると、分岐動作に
伴うパイプラインバブルが増加し、プログラムの実行時
間が増大するといった不具合を招いていた。
【００１８】 そこで、この発明は、上記に鑑みてなさ
れたものであり、その目的とするところは、常に最新状
態の分岐予測状態を用いて分岐予測を行い、分岐予測効
率を高め、命令の実効時間を短縮し得る分岐予測装置を
提供することにある。
れたものであり、その目的とするところは、常に最新状
態の分岐予測状態を用いて分岐予測を行い、分岐予測効
率を高め、命令の実効時間を短縮し得る分岐予測装置を
提供することにある。
【００１９】
【課題を解決するための手段】上記目的を達成するため
に、課題を解決する第１の手段は、条件分岐命令の分岐
予測状態を記憶し、記憶した分岐予測状態が命令フェッ
チアドレスに従って読み出される分岐予測状態記憶装置
と、前記分岐予測状態記憶装置に記憶された分岐予測状
態に基づいて条件分岐命令の分岐条件成立／不成立を予
測し、分岐条件が成立すると予測された場合には分岐先
アドレスの選択を指示する分岐予測実行装置と、条件分
岐命令の実行時に分岐条件の判定結果に従って前記分岐
予測実行装置で行われた分岐予測の正否を判定し、分岐
予測が誤っていたと判定された場合には、次に実行され
る命令の正しいアドレスの選択を指示する分岐予測判定
装置と、分岐条件の判定結果に基づいて、前記分岐予測
状態記憶装置に記憶された分岐予測状態を更新する分岐
予測状態更新装置とを有する分岐予測装置において、前
記分岐予測実行装置で分岐予測に使用された前記分岐予
測状態ならびに前記分岐予測実行装置で予測された分岐
予測結果を受けて保持し、所定のパイプラインステージ
において分岐条件が判定される条件分岐命令に対応した
分岐予測結果を前記分岐予測判定装置に与える第１の分
岐予測状態／結果保持装置と、前記分岐予測実行装置で
分岐予測に使用された前記分岐予測状態ならびに前記分
岐予測実行装置で予測された分岐予測結果を受けて保持
し、所定のパイプラインステージにおいて分岐成立／不
成立が確定した条件分岐命令に対応した前記分岐予測状
態を前記分岐予測状態更新装置に与え、保持した分岐予
測状態と前記分岐予測状態更新装置によって更新された
分岐予測状態とを入れ替えて更新する第２の分岐予測状
態／結果保持装置と、前記分岐予測状態更新装置によっ
て更新された分岐予測状態を前記分岐予測状態記憶装置
に書き戻す書き戻しアドレスをパイプライン上の条件分
岐命令と対応して保持する保持装置と、前記分岐予測状
態更新装置によって更新された分岐予測状態を選択し
て、前記分岐予測実行装置にバイパス供給する選択器
と、所定のパイプラインステージにおいて、前記保持装
置に保持されたすべての書き戻しアドレスと、複数の所
定のパイプラインステージにそれぞれ対応した複数の命
令アドレスとを比較し、一致が検出された書き戻しアド
レスに対応した分岐命令の前記第２の分岐予測状態／結
果保持装置に保持された分岐予測状態を、前記分岐予測
状態更新装置により更新された分岐予測状態に入れ替え
るよう前記第２の分岐予測状態／結果保持装置に指示
し、あるいは前記分岐予測状態更新装置により更新され
た分岐予測状態を前記分岐予測実行装置に与えるよう前
記選択器に指示する分岐予測状態バイパス制御装置とを
備え、前記分岐予測状態バイパス制御装置によって一致
が検出された条件分岐命令が、分岐予測実行ステージ以
前のパイプラインステージに存在する場合には、前記分
岐予測状態更新装置によって更新された分岐予測状態に
従って分岐予測を実行することを特徴とする。
に、課題を解決する第１の手段は、条件分岐命令の分岐
予測状態を記憶し、記憶した分岐予測状態が命令フェッ
チアドレスに従って読み出される分岐予測状態記憶装置
と、前記分岐予測状態記憶装置に記憶された分岐予測状
態に基づいて条件分岐命令の分岐条件成立／不成立を予
測し、分岐条件が成立すると予測された場合には分岐先
アドレスの選択を指示する分岐予測実行装置と、条件分
岐命令の実行時に分岐条件の判定結果に従って前記分岐
予測実行装置で行われた分岐予測の正否を判定し、分岐
予測が誤っていたと判定された場合には、次に実行され
る命令の正しいアドレスの選択を指示する分岐予測判定
装置と、分岐条件の判定結果に基づいて、前記分岐予測
状態記憶装置に記憶された分岐予測状態を更新する分岐
予測状態更新装置とを有する分岐予測装置において、前
記分岐予測実行装置で分岐予測に使用された前記分岐予
測状態ならびに前記分岐予測実行装置で予測された分岐
予測結果を受けて保持し、所定のパイプラインステージ
において分岐条件が判定される条件分岐命令に対応した
分岐予測結果を前記分岐予測判定装置に与える第１の分
岐予測状態／結果保持装置と、前記分岐予測実行装置で
分岐予測に使用された前記分岐予測状態ならびに前記分
岐予測実行装置で予測された分岐予測結果を受けて保持
し、所定のパイプラインステージにおいて分岐成立／不
成立が確定した条件分岐命令に対応した前記分岐予測状
態を前記分岐予測状態更新装置に与え、保持した分岐予
測状態と前記分岐予測状態更新装置によって更新された
分岐予測状態とを入れ替えて更新する第２の分岐予測状
態／結果保持装置と、前記分岐予測状態更新装置によっ
て更新された分岐予測状態を前記分岐予測状態記憶装置
に書き戻す書き戻しアドレスをパイプライン上の条件分
岐命令と対応して保持する保持装置と、前記分岐予測状
態更新装置によって更新された分岐予測状態を選択し
て、前記分岐予測実行装置にバイパス供給する選択器
と、所定のパイプラインステージにおいて、前記保持装
置に保持されたすべての書き戻しアドレスと、複数の所
定のパイプラインステージにそれぞれ対応した複数の命
令アドレスとを比較し、一致が検出された書き戻しアド
レスに対応した分岐命令の前記第２の分岐予測状態／結
果保持装置に保持された分岐予測状態を、前記分岐予測
状態更新装置により更新された分岐予測状態に入れ替え
るよう前記第２の分岐予測状態／結果保持装置に指示
し、あるいは前記分岐予測状態更新装置により更新され
た分岐予測状態を前記分岐予測実行装置に与えるよう前
記選択器に指示する分岐予測状態バイパス制御装置とを
備え、前記分岐予測状態バイパス制御装置によって一致
が検出された条件分岐命令が、分岐予測実行ステージ以
前のパイプラインステージに存在する場合には、前記分
岐予測状態更新装置によって更新された分岐予測状態に
従って分岐予測を実行することを特徴とする。
【００２０】第２の手段は、前記第１の手段において、
前記分岐予測状態記憶装置はセットアソシアティブ方式
の記憶装置であって、前記書き戻しアドレスは前記分岐
予測状態記憶装置の読み出しアドレスと、読み出しで選
択されたセット番号と、命令フェッチが命令キャッシュ
メモリから行われたか否かを示すフラグとからなること
を特徴とする。
前記分岐予測状態記憶装置はセットアソシアティブ方式
の記憶装置であって、前記書き戻しアドレスは前記分岐
予測状態記憶装置の読み出しアドレスと、読み出しで選
択されたセット番号と、命令フェッチが命令キャッシュ
メモリから行われたか否かを示すフラグとからなること
を特徴とする。
【００２１】
【００２２】
【発明の実施の形態】以下、図面を用いてこの発明の一
実施形態を説明する。
実施形態を説明する。
【００２３】図１はこの発明の一実施形態に係る分岐予
測装置を含むマイクロプロセッサの構成を示す図であ
り、図２は図１に示す装置におけるパイプライン動作の
流れを示す図であり、同図（Ａ）には分岐不成立予測ミ
ス、もしくは分岐予測機能がないプロセッサの動作を示
し、同図（Ｂ）には分岐成立予測ヒットの動作を示し、
同図（Ｃ）には分岐命令の分岐先命令が分岐命令自身で
あるプログラムループの動作の一例を示す。なお、図２
（Ａ）、（Ｂ）、（Ｃ）は図５（Ａ）、（Ｂ）、（Ｃ）
にそれぞれ対応するものである。
測装置を含むマイクロプロセッサの構成を示す図であ
り、図２は図１に示す装置におけるパイプライン動作の
流れを示す図であり、同図（Ａ）には分岐不成立予測ミ
ス、もしくは分岐予測機能がないプロセッサの動作を示
し、同図（Ｂ）には分岐成立予測ヒットの動作を示し、
同図（Ｃ）には分岐命令の分岐先命令が分岐命令自身で
あるプログラムループの動作の一例を示す。なお、図２
（Ａ）、（Ｂ）、（Ｃ）は図５（Ａ）、（Ｂ）、（Ｃ）
にそれぞれ対応するものである。
【００２４】図３に示す従来の構成と図１に示すこの実
施形態の構成において、分岐予測に直接関係しない部分
の構成、作用は同一であり、図１の構成において図３と
同符号のものは同一でありその説明は省略し、また、図
１に示す分岐予測装置では従来と同様に図４に示す状態
遷移の分岐予測アルゴリズムを使用しており、ここでは
相違点とそれによる動作の違いについて説明する。
施形態の構成において、分岐予測に直接関係しない部分
の構成、作用は同一であり、図１の構成において図３と
同符号のものは同一でありその説明は省略し、また、図
１に示す分岐予測装置では従来と同様に図４に示す状態
遷移の分岐予測アルゴリズムを使用しており、ここでは
相違点とそれによる動作の違いについて説明する。
【００２５】この実施形態の特徴は、分岐予測状態バイ
パス制御装置２１を有することである。分岐予測状態バ
イパス制御装置２１は、Ａステージにおける分岐命令に
対応する命令アドレスをプログラムカウンタ保持装置１
２に格納されているアドレスから選択しＤステージに送
ったＤステージの分岐命令アドレス（Ａ１）と、Ｑステ
ージの命令アドレス（Ａ２）、又はＱステージの次のサ
イクルすなわち分岐予測ステージの分岐命令アドレス
（Ａ３）、又はプログラムカウンタ保持装置１２に格納
されているＵ、Ｒ、Ａステージのすべての命令アドレス
（Ａ４）とをそれぞれ比較し、一致するか否かを判別す
る。
パス制御装置２１を有することである。分岐予測状態バ
イパス制御装置２１は、Ａステージにおける分岐命令に
対応する命令アドレスをプログラムカウンタ保持装置１
２に格納されているアドレスから選択しＤステージに送
ったＤステージの分岐命令アドレス（Ａ１）と、Ｑステ
ージの命令アドレス（Ａ２）、又はＱステージの次のサ
イクルすなわち分岐予測ステージの分岐命令アドレス
（Ａ３）、又はプログラムカウンタ保持装置１２に格納
されているＵ、Ｒ、Ａステージのすべての命令アドレス
（Ａ４）とをそれぞれ比較し、一致するか否かを判別す
る。
【００２６】分岐命令アドレス（Ａ１）と分岐予測ステ
ージ以前のステージの命令、すなわちＱステージの命令
アドレス（Ａ２）との一致が検出された場合には、分岐
予測状態更新装置１３で生成された新しい分岐予測状態
を分岐予測実行装置７に供給するように指示する選択信
号Ｓ２、Ｓ３が分岐予測状態バイパス制御装置２１から
選択器２２、選択器２３に出力され、分岐予測状態更新
装置１３で更新された最新の分岐予測状態が選択器２２
ならびに選択器２３により選択され分岐予測実行装置７
に与えられ、分岐予測ステージにおいて新しい分岐予測
状態が分岐予測に使用される。また、分岐命令アドレス
（Ａ１）とＱステージの次のサイクルすなわち分岐予測
ステージの分岐命令アドレス（Ａ３）との一致が検出さ
れた場合には、分岐予測状態更新装置１３で生成された
新しい分岐予測状態を分岐予測実行装置７に供給するよ
うに指示する選択信号Ｓ３が分岐予測状態バイパス制御
装置２１から選択器２３に出力され、分岐予測状態更新
装置１３で更新された最新の分岐予測状態が選択器２３
により選択され分岐予測実行装置７に与えられ、分岐予
測ステージにおいて新しい分岐予測状態が分岐予測に使
用される。
ージ以前のステージの命令、すなわちＱステージの命令
アドレス（Ａ２）との一致が検出された場合には、分岐
予測状態更新装置１３で生成された新しい分岐予測状態
を分岐予測実行装置７に供給するように指示する選択信
号Ｓ２、Ｓ３が分岐予測状態バイパス制御装置２１から
選択器２２、選択器２３に出力され、分岐予測状態更新
装置１３で更新された最新の分岐予測状態が選択器２２
ならびに選択器２３により選択され分岐予測実行装置７
に与えられ、分岐予測ステージにおいて新しい分岐予測
状態が分岐予測に使用される。また、分岐命令アドレス
（Ａ１）とＱステージの次のサイクルすなわち分岐予測
ステージの分岐命令アドレス（Ａ３）との一致が検出さ
れた場合には、分岐予測状態更新装置１３で生成された
新しい分岐予測状態を分岐予測実行装置７に供給するよ
うに指示する選択信号Ｓ３が分岐予測状態バイパス制御
装置２１から選択器２３に出力され、分岐予測状態更新
装置１３で更新された最新の分岐予測状態が選択器２３
により選択され分岐予測実行装置７に与えられ、分岐予
測ステージにおいて新しい分岐予測状態が分岐予測に使
用される。
【００２７】一方、それ以降のステージのアドレスとの
一致が検出された場合、すなわち分岐命令アドレス（Ａ
１）とプログラムカウンタ保持装置１２に格納されてい
るＵ、Ｒ、Ａステージのいずれかの命令アドレス（Ａ
４）との一致が検出された場合には、一致が検出された
アドレスと同期して分岐予測状態／結果保持装置１１ｂ
に格納されている分岐予測状態を、分岐予測状態更新装
置１３で生成された新しい分岐予測状態と入れ替える。
一致が検出された場合、すなわち分岐命令アドレス（Ａ
１）とプログラムカウンタ保持装置１２に格納されてい
るＵ、Ｒ、Ａステージのいずれかの命令アドレス（Ａ
４）との一致が検出された場合には、一致が検出された
アドレスと同期して分岐予測状態／結果保持装置１１ｂ
に格納されている分岐予測状態を、分岐予測状態更新装
置１３で生成された新しい分岐予測状態と入れ替える。
【００２８】この実施形態では、図３に示す構成に比べ
て、２つの分岐予測状態／結果保持装置１１ａ、１１ｂ
を備えている。分岐予測状態保持／結果装置１１ａの出
力は分岐予測判定装置１０に供給され、分岐予測ヒット
／ミスの判定に使用される。したがって、分岐予測ステ
ージ以降に先行する同一分岐命令が分岐予測状態を更新
しても、分岐予測状態／結果保持装置１１ａに保持され
る分岐予測状態に対する更新は行わない。それに対し
て、分岐予測状態／結果保持装置１１ｂの出力は分岐予
測状態更新装置１３に供給され、分岐予測状態遷移の元
データとして使用される。したがって、分岐予測ステー
ジ以降、Ｕ、Ｒ、ＡステージにおいてＤステージの分岐
命令と同一分岐命令が検出された場合には、分岐予測状
態バイパス制御装置２１からの指示信号（Ｓ４）に従っ
て、分岐予測状態の更新が行われる。
て、２つの分岐予測状態／結果保持装置１１ａ、１１ｂ
を備えている。分岐予測状態保持／結果装置１１ａの出
力は分岐予測判定装置１０に供給され、分岐予測ヒット
／ミスの判定に使用される。したがって、分岐予測ステ
ージ以降に先行する同一分岐命令が分岐予測状態を更新
しても、分岐予測状態／結果保持装置１１ａに保持され
る分岐予測状態に対する更新は行わない。それに対し
て、分岐予測状態／結果保持装置１１ｂの出力は分岐予
測状態更新装置１３に供給され、分岐予測状態遷移の元
データとして使用される。したがって、分岐予測ステー
ジ以降、Ｕ、Ｒ、ＡステージにおいてＤステージの分岐
命令と同一分岐命令が検出された場合には、分岐予測状
態バイパス制御装置２１からの指示信号（Ｓ４）に従っ
て、分岐予測状態の更新が行われる。
【００２９】次に、上記構成における分岐予測のパイプ
ライン動作を図２を参照して説明する。
ライン動作を図２を参照して説明する。
【００３０】図５に示す従来のパイプライン動作と比較
するために、同一の命令シーケンスでの動作を説明す
る。図２（Ａ）、（Ｂ）は単一の分岐命令の分岐予測ヒ
ット／ミスに関する動作で、図５（Ａ）、（Ｂ）に示す
従来の動作との差異はない。
するために、同一の命令シーケンスでの動作を説明す
る。図２（Ａ）、（Ｂ）は単一の分岐命令の分岐予測ヒ
ット／ミスに関する動作で、図５（Ａ）、（Ｂ）に示す
従来の動作との差異はない。
【００３１】一方、図２（Ｃ）に示す１分岐命令ループ
の動作例では図５（Ｃ）に示す従来の動作例との違いが
現れている。前述したとおり、分岐予測状態更新装置１
３によって更新された分岐予測状態の更新値は分岐命令
のＤステージから分岐予測状態記憶装置４をバイパスさ
れる。分岐不成立が予測されている間は、図２の分岐命
令（１）、（２）に示すようにＤステージからＱステー
ジに対して分岐予測状態がバイパスされ、分岐成立が予
測されている間は、図２の分岐命令（３）〜（７）に示
すようにＤステージからＲステージに対して分岐予測状
態がバイパスされる。したがって、分岐予測状態遷移が
分岐命令実行と同期して行われ、３回目の分岐命令
（３）において分岐成立予測に転じ、サイクル１０で
は、４回目の分岐命令（４）の分岐予測で初めて「強い
分岐成立」予測となる。このように、図５に示す従来の
動作と比較して７サイクル早く「強い分岐成立」予測が
行われるようになる。７回目の分岐命令（７）の実行完
了まで２０サイクルを要する。これも、図５に示す従来
の動作と比較して２サイクル早く完了することになる。
の動作例では図５（Ｃ）に示す従来の動作例との違いが
現れている。前述したとおり、分岐予測状態更新装置１
３によって更新された分岐予測状態の更新値は分岐命令
のＤステージから分岐予測状態記憶装置４をバイパスさ
れる。分岐不成立が予測されている間は、図２の分岐命
令（１）、（２）に示すようにＤステージからＱステー
ジに対して分岐予測状態がバイパスされ、分岐成立が予
測されている間は、図２の分岐命令（３）〜（７）に示
すようにＤステージからＲステージに対して分岐予測状
態がバイパスされる。したがって、分岐予測状態遷移が
分岐命令実行と同期して行われ、３回目の分岐命令
（３）において分岐成立予測に転じ、サイクル１０で
は、４回目の分岐命令（４）の分岐予測で初めて「強い
分岐成立」予測となる。このように、図５に示す従来の
動作と比較して７サイクル早く「強い分岐成立」予測が
行われるようになる。７回目の分岐命令（７）の実行完
了まで２０サイクルを要する。これも、図５に示す従来
の動作と比較して２サイクル早く完了することになる。
【００３２】このように、上記実施形態では、分岐命令
による分岐予測状態遷移をパイプライン上の同一分岐命
令の分岐予測状態にバイパスし、分岐予測及び分岐予測
状態遷移に用いられる分岐予測状態を常に最新状態に更
新するようにしているので、分岐予測効率を向上させ、
プログラムの実効時間を短縮することが可能となる。
による分岐予測状態遷移をパイプライン上の同一分岐命
令の分岐予測状態にバイパスし、分岐予測及び分岐予測
状態遷移に用いられる分岐予測状態を常に最新状態に更
新するようにしているので、分岐予測効率を向上させ、
プログラムの実効時間を短縮することが可能となる。
【００３３】また、従来の技術の欄で述べたように、複
数命令を同時実行可能なスーパスカラプロセッサでは複
数命令で構成されるプログラムループでも同様のパイプ
ライン動作となり、効果は大きくなる。さらに、命令フ
ェッチから分岐条件判定までのステージ数が長い、いわ
ゆるスーパパイプライン構成を採用したプロセッサの場
合においても著しい効果を得ることができる。
数命令を同時実行可能なスーパスカラプロセッサでは複
数命令で構成されるプログラムループでも同様のパイプ
ライン動作となり、効果は大きくなる。さらに、命令フ
ェッチから分岐条件判定までのステージ数が長い、いわ
ゆるスーパパイプライン構成を採用したプロセッサの場
合においても著しい効果を得ることができる。
【００３４】なお、上記実施形態において、命令キャッ
シュ３の構成によっては、分岐予測状態バイパス制御装
置２１における一致検出には、Ｑステージにおける命令
キャッシュ３及び分岐予測状態記憶装置４のアクセス履
歴、フェッチアドレス属性等の付加的情報を用いるよう
にしてもよい。例えばセットアソシアティブ方式の命令
キャッシュを備える場合には、命令フェッチでヒットし
たセット番号、キャッシュ読み出しインデックス、命令
キャッシュを用いた命令フェッチであったか否かを示す
フラグを分岐予測状態／結果保持装置に格納されている
分岐予測状態と同期して保持し、これらを分岐予測状態
バイパス制御装置２１における一致検出に使用する構成
も考えられる。このような構成では、一致検出に必要な
ビット数が削減できるためハードウェアの削減と一致検
出に要する時間を削減することができる。
シュ３の構成によっては、分岐予測状態バイパス制御装
置２１における一致検出には、Ｑステージにおける命令
キャッシュ３及び分岐予測状態記憶装置４のアクセス履
歴、フェッチアドレス属性等の付加的情報を用いるよう
にしてもよい。例えばセットアソシアティブ方式の命令
キャッシュを備える場合には、命令フェッチでヒットし
たセット番号、キャッシュ読み出しインデックス、命令
キャッシュを用いた命令フェッチであったか否かを示す
フラグを分岐予測状態／結果保持装置に格納されている
分岐予測状態と同期して保持し、これらを分岐予測状態
バイパス制御装置２１における一致検出に使用する構成
も考えられる。このような構成では、一致検出に必要な
ビット数が削減できるためハードウェアの削減と一致検
出に要する時間を削減することができる。
【００３５】
【発明の効果】以上説明したように、この発明によれ
ば、分岐命令による分岐予測状態遷移をパイプライン上
の同一分岐命令の分岐予測状態にバイパスして、分岐予
測及び分岐予測状態遷移に用いられる分岐予測状態を常
に最新状態に更新するようにしたので、分岐予測効率を
向上させ、プログラムの実行時間を短縮することができ
る。
ば、分岐命令による分岐予測状態遷移をパイプライン上
の同一分岐命令の分岐予測状態にバイパスして、分岐予
測及び分岐予測状態遷移に用いられる分岐予測状態を常
に最新状態に更新するようにしたので、分岐予測効率を
向上させ、プログラムの実行時間を短縮することができ
る。
【図１】この発明の一実施形態に係る分岐予測装置を備
えたマイクロプロセッサの構成を示す図である。
えたマイクロプロセッサの構成を示す図である。
【図２】図１に示すマイクロプロセッサのパイプライン
動作を示す図である。
動作を示す図である。
【図３】従来の分岐予測装置を備えたマイクロプロセッ
サの構成を示す図である。
サの構成を示す図である。
【図４】従来及びこの発明の実施形態の分岐予測アルゴ
リズムの状態遷移を示す図である。
リズムの状態遷移を示す図である。
【図５】従来の分岐予測装置を用いたマイクロプロセッ
サのパイプライン動作を示す図である。
サのパイプライン動作を示す図である。
１ フェッチアドレス選択器
２ プログラムカウンタ
３ 命令キャッシュ
４ 分岐予測状態記憶装置
５ 分岐先アドレス計算装置
６ 命令デコーダ及びレジスタフェッチ部
７ 分岐予測実行装置
８ 分岐先アドレス記憶装置
９ 比較器
１０ 分岐予測判定装置
１１，１１ａ、１１ｂ 分岐予測状態／結果保持装置
１２ プログラムカウンタ保持装置
１３ 分岐予測状態更新装置
１４ 命令待機バッファ
２１ 分岐予測状態バイパス制御装置
２２，２３ 選択器
Claims (2)
- 【請求項１】 条件分岐命令の分岐予測状態を記憶し、
記憶した分岐予測状態が命令フェッチアドレスに従って
読み出される分岐予測状態記憶装置と、 前記分岐予測状態記憶装置に記憶された分岐予測状態に
基づいて条件分岐命令の分岐条件成立／不成立を予測
し、分岐条件が成立すると予測された場合には分岐先ア
ドレスの選択を指示する分岐予測実行装置と、 条件分岐命令の実行時に分岐条件の判定結果に従って前
記分岐予測実行装置で行われた分岐予測の正否を判定
し、分岐予測が誤っていたと判定された場合には、次に
実行される命令の正しいアドレスの選択を指示する分岐
予測判定装置と、 分岐条件の判定結果に基づいて、前記分岐予測状態記憶
装置に記憶された分岐予測状態を更新する分岐予測状態
更新装置とを有する分岐予測装置において、 前記分岐予測実行装置で分岐予測に使用された前記分岐
予測状態ならびに前記分岐予測実行装置で予測された分
岐予測結果を受けて保持し、所定のパイプラインステー
ジにおいて分岐条件が判定される条件分岐命令に対応し
た分岐予測結果を前記分岐予測判定装置に与える第１の
分岐予測状態／結果保持装置と、 前記分岐予測実行装置で分岐予測に使用された前記分岐
予測状態ならびに前記分岐予測実行装置で予測された分
岐予測結果を受けて保持し、所定のパイプラインステー
ジにおいて分岐成立／不成立が確定した条件分岐命令に
対応した前記分岐予測状態を前記分岐予測状態更新装置
に与え、保持した分岐予測状態と前記分岐予測状態更新
装置によって更新された分岐予測状態とを入れ替えて更
新する第２の分岐予測状態／結果保持装置と、 前記分岐予測状態更新装置によって更新された分岐予測
状態を前記分岐予測状態記憶装置に書き戻す書き戻しア
ドレスをパイプライン上の条件分岐命令と対応して保持
する保持装置と、 前記分岐予測状態更新装置によって更新された分岐予測
状態を選択して、前記分岐予測実行装置にバイパス供給
する選択器と、 所定のパイプラインステージにおいて、前記保持装置に
保持されたすべての書き戻しアドレスと、複数の所定の
パイプラインステージにそれぞれ対応した複数の命令ア
ドレスとを比較し、一致が検出された書き戻しアドレス
に対応した分岐命令の前記第２の分岐予測状態／結果保
持装置に保持された分岐予測状態を、前記分岐予測状態
更新装置により更新された分岐予測状態に入れ替えるよ
う前記第２の分岐予測状態／結果保持装置に指示し、あ
るいは前記分岐予測状態更新装置により更新された分岐
予測状態を前記分岐予測実行装置に与えるよう前記選択
器に指示する分岐予測状態バイパス制御装置とを備え、 前記分岐予測状態バイパス制御装置によって一致が検出
された条件分岐命令が、分岐予測実行ステージ以前のパ
イプラインステージに存在する場合には、前記分岐予測
状態更新装置によって更新された分岐予測状態に従って
分岐予測を実行することを特徴とする分岐予測装置。 - 【請求項２】 前記分岐予測状態記憶装置はセットアソ
シアティブ方式の記憶装置であって、前記書き戻しアド
レスは前記分岐予測状態記憶装置の読み出しアドレス
と、読み出しで選択されたセット番号と、命令フェッチ
が命令キャッシュメモリから行われたか否かを示すフラ
グとからなることを特徴とする請求項１記載の分岐予測
装置。
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|---|---|---|---|
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| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000056959A JP3502592B2 (ja) | 2000-03-02 | 2000-03-02 | 分岐予測装置 |
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| US8516300B2 (en) * | 2005-08-29 | 2013-08-20 | The Invention Science Fund I, Llc | Multi-votage synchronous systems |
| US7877584B2 (en) * | 2005-08-29 | 2011-01-25 | The Invention Science Fund I, Llc | Predictive processor resource management |
| US8423824B2 (en) | 2005-08-29 | 2013-04-16 | The Invention Science Fund I, Llc | Power sparing synchronous apparatus |
| US7774558B2 (en) | 2005-08-29 | 2010-08-10 | The Invention Science Fund I, Inc | Multiprocessor resource optimization |
| US20070050605A1 (en) * | 2005-08-29 | 2007-03-01 | Bran Ferren | Freeze-dried ghost pages |
| US7627739B2 (en) * | 2005-08-29 | 2009-12-01 | Searete, Llc | Optimization of a hardware resource shared by a multiprocessor |
| US7607042B2 (en) | 2005-08-29 | 2009-10-20 | Searete, Llc | Adjusting a processor operating parameter based on a performance criterion |
| US8181004B2 (en) * | 2005-08-29 | 2012-05-15 | The Invention Science Fund I, Llc | Selecting a resource management policy for a resource available to a processor |
| US8209524B2 (en) | 2005-08-29 | 2012-06-26 | The Invention Science Fund I, Llc | Cross-architecture optimization |
| US7739524B2 (en) * | 2005-08-29 | 2010-06-15 | The Invention Science Fund I, Inc | Power consumption management |
| US7653834B2 (en) * | 2005-08-29 | 2010-01-26 | Searete, Llc | Power sparing synchronous apparatus |
| US7725693B2 (en) * | 2005-08-29 | 2010-05-25 | Searete, Llc | Execution optimization using a processor resource management policy saved in an association with an instruction group |
| US20070050606A1 (en) * | 2005-08-29 | 2007-03-01 | Searete Llc, A Limited Liability Corporation Of The State Of Delaware | Runtime-based optimization profile |
| US8255745B2 (en) * | 2005-08-29 | 2012-08-28 | The Invention Science Fund I, Llc | Hardware-error tolerant computing |
| US7779213B2 (en) * | 2005-08-29 | 2010-08-17 | The Invention Science Fund I, Inc | Optimization of instruction group execution through hardware resource management policies |
| US7647487B2 (en) * | 2005-08-29 | 2010-01-12 | Searete, Llc | Instruction-associated processor resource optimization |
| US8214191B2 (en) * | 2005-08-29 | 2012-07-03 | The Invention Science Fund I, Llc | Cross-architecture execution optimization |
| US20070061554A1 (en) * | 2005-09-09 | 2007-03-15 | Lsi Logic Corporation | Branch predictor for a processor and method of predicting a conditional branch |
| US7461243B2 (en) * | 2005-12-22 | 2008-12-02 | Sun Microsystems, Inc. | Deferred branch history update scheme |
| TW200816282A (en) * | 2006-09-27 | 2008-04-01 | Promos Technologies Inc | Method for reducing stress between a conductive layer and a mask layer and use of the same |
| WO2010023804A1 (ja) * | 2008-08-25 | 2010-03-04 | 日本電気株式会社 | データ処理装置、データ処理方法並びにデータ処理プログラムが格納された記録媒体 |
| JP5552042B2 (ja) | 2010-12-27 | 2014-07-16 | インターナショナル・ビジネス・マシーンズ・コーポレーション | プログラム解析の方法、システムおよびプログラム |
| CN106775593B (zh) * | 2016-12-30 | 2019-12-31 | 智车优行科技（北京）有限公司 | 去除循环处理流程中条件判断语句的方法和装置、应用单元 |
| JP7077862B2 (ja) | 2018-08-16 | 2022-05-31 | 富士通株式会社 | 演算処理装置及び演算処理装置の制御方法 |
| US10565093B1 (en) * | 2018-10-09 | 2020-02-18 | International Business Machines Corporation | Providing cognitive intelligence across continuous delivery pipeline data |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5394530A (en) * | 1991-03-15 | 1995-02-28 | Nec Corporation | Arrangement for predicting a branch target address in the second iteration of a short loop |
| US5442756A (en) * | 1992-07-31 | 1995-08-15 | Intel Corporation | Branch prediction and resolution apparatus for a superscalar computer processor |
| US5875324A (en) * | 1995-06-07 | 1999-02-23 | Advanced Micro Devices, Inc. | Superscalar microprocessor which delays update of branch prediction information in response to branch misprediction until a subsequent idle clock |
| US5687110A (en) * | 1996-02-20 | 1997-11-11 | Advanced Micro Devices, Inc. | Array having an update circuit for updating a storage location with a value stored in another storage location |
| US20020069375A1 (en) * | 2000-10-12 | 2002-06-06 | Matt Bowen | System, method, and article of manufacture for data transfer across clock domains |
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