JP5209633B2 - ワーキング・グローバル・ヒストリ・レジスタを備えるシステム及び方法 - Google Patents
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Description
10 − 分岐する可能性小(Weakly predicted taken)
01 − 分岐しない可能性小(Weakly predicted not taken)
00 − 分岐しない可能性大(Strongly predicted not taken)
予測値とも称されるBHTの出力は、次のサイクルにおいて分岐命令のターゲットアドレス又は次のシーケンシャルアドレスのいずれかをフェッチすることに帰着するテイクン又はノットテイクン判定である。BHTは、それが既知となるように分岐結果情報で一般に更新される。
[付記]
(1)第1のパイプラインステージ中に分岐命令を特定することと、
前記第1のパイプラインステージ中に第1のレジスタへ分岐命令情報をロードすることと、
第2のパイプラインステージ中で前記分岐命令を確認することと、を具備し、
前記分岐命令情報は、前記第2のパイプラインステージ中に第2のレジスタへロードされる、分岐履歴情報を処理する方法。
(2)前記分岐命令を特定する前記ステップは、分岐ターゲットアドレスキャッシュ(BTAC)ヒットが受信される場合に起こる、(1)の方法。
(3)前記分岐命令を特定する前記ステップは、分岐ターゲット命令キャッシュ(BTIC)ヒットが受信される場合に起こる、(1)の方法。
(4)前記第1のパイプラインステージは、命令キャッシュステージである、(1)の方法。
(5)前記第1のレジスタ及び前記第2のレジスタは、シフトレジスタである、(1)の方法。
(6)前記第1のレジスタ及び前記第2のレジスタは、9ビットシフトレジスタである、(5)の方法。
(7)前記第1のレジスタ及び前記第2のレジスタは、条件付き分岐命令に関する分岐履歴情報を格納する、(1)の方法。
(8)前記第1のレジスタ及び前記第2のレジスタは、条件付き分岐命令及び無条件分岐命令に関する分岐履歴情報を格納する、(1)の方法。
(9)前記第2のパイプラインステージは、デコードステージである、(1)の方法。
(10)分岐履歴情報を有する第1のレジスタと、
分岐履歴情報を有する第2のレジスタと、
分岐命令が特定される第1のパイプラインステージ中に、前記第1のレジスタが前記分岐履歴情報をロードされ、第2のパイプラインステージ中に、前記第2のレジスタが前記分岐履歴情報をロードされる複数のパイプラインステージと、を具備するパイプラインプロセッサ。
(11)前記分岐命令は、分岐ターゲットアドレスキャッシュ(BTAC)ヒットが発生する場合に特定される、(10)のパイプラインプロセッサ。
(12)前記分岐命令は、分岐ターゲット命令キャッシュ(BTIC)ヒットが発生する場合に特定される、(10)のパイプラインプロセッサ。
(13)前記第1のパイプラインステージは、命令キャッシュステージである、(10)のパイプラインプロセッサ。
(14)前記第2のパイプラインステージは、命令デコードステージである、(10)のパイプラインプロセッサ。
(15)前記分岐履歴情報は、条件付き分岐命令に関する分岐履歴情報をさらに有する、(10)のパイプラインプロセッサ。
(16)前記分岐履歴情報は、条件付き分岐命令及び無条件分岐命令に関する分岐履歴情報をさらに有する、(10)のパイプラインプロセッサ。
(17)前記第1のレジスタ及び前記第2のレジスタは、シフトレジスタである、(10)のパイプラインプロセッサ。
(18)前記第2のレジスタは、分岐訂正論理回路に入力を与えるために使用される、(10)のパイプラインプロセッサ。
(19)分岐命令をフェッチすることと、
第1のパイプラインステージ中に前記分岐命令を特定することと、
前記第1のパイプラインステージ中に第1のレジスタに分岐履歴情報をロードすることと、
第2のパイプラインステージ中に前記分岐命令を確認することと、を具備し、
前記分岐履歴情報は、前記第2のパイプラインステージ中に第2のレジスタへロードされる、分岐履歴情報を処理する方法。
(20)前記分岐命令を特定する前記ステップは、分岐ターゲットアドレスキャッシュ(BTAC)ヒットが受信される場合に起こる、(19)の方法。
(21)前記第1のパイプラインステージは、命令キャッシュステージである、(19)の方法。
(22)前記第2のパイプラインステージは、デコードステージである、(19)の方法。
Claims (25)
- デコードステージより前の第1のパイプラインステージ中に分岐命令を特定することと、
マルチプレクサにおいて前記分岐命令に関連する分岐履歴情報を選定することと、ここで、前記マルチプレクサは、前記デコードステージより前に前記分岐命令に関連する前記分岐履歴情報を受信し、分岐訂正ロジック回路から訂正分岐履歴情報を受信するように構成される、
前記分岐命令の前記分岐履歴情報を第1のレジスタにシフトすることと、ここで、前記第1のレジスタは、ワーキンググローバルヒストリレジスタを備え、前記ワーキンググローバルヒストリレジスタは、複数の以前に処理された分岐命令に関する分岐履歴情報を格納し、前記複数の以前に処理された分岐命令に関する前記分岐履歴情報は、最近処理された条件付き分岐命令の予測値及び決定値並びに最近処理された無条件分岐命令の分岐方向を含む、
前記デコードステージ中に前記分岐命令を確認することと、
前記デコードステージ中に前記分岐命令の前記分岐履歴情報を第2のレジスタにシフトすることと、ここで、前記第2のレジスタは、前記複数の以前に処理された分岐命令に関する前記分岐履歴情報を格納するグローバルヒストリレジスタを備える、を具備し、
前記分岐命令が前記デコードステージによってデコードされた後に前記第2のレジスタのコンテンツは前記第1のレジスタのコンテンツをミラーし、前記マルチプレクサの出力は、分岐履歴テーブル内のエントリに関してアドレスインデックスを決定するためにアドレスハッシング論理回路に送信され、
誤予測が生じた場合、前記分岐訂正ロジック回路は、前記分岐訂正ロジック回路が前記マルチプレクサに前記訂正分岐履歴情報を提供するのと同時に前記分岐履歴情報を訂正するために、前記第1のレジスタ及び前記第2のレジスタの両方の前記分岐履歴情報を復元する、分岐履歴情報を処理する方法。 - 前記分岐命令は、分岐ターゲットアドレスキャッシュ(BTAC)ヒットに応じて特定される、請求項1の方法。
- 前記分岐命令は、分岐ターゲット命令キャッシュ(BTIC)ヒットに応じて特定される、請求項1の方法。
- 前記第1のパイプラインステージは、命令キャッシュステージである、請求項1の方法。
- 前記第1のレジスタ及び前記第2のレジスタは、9ビットシフトレジスタである、請求項1の方法。
- 前記分岐命令は、条件付き分岐命令である、請求項1の方法。
- 前記分岐命令は、無条件分岐命令である、請求項1の方法。
- 前記第1のレジスタの出力は、前記分岐履歴テーブル内の前記エントリに関して前記アドレスインデックスを決定するために、前記アドレスハッシング論理回路に送信される、請求項1の方法。
- 前記第1のレジスタの出力は、前記複数の以前に処理された分岐命令に関する前記分岐履歴情報を含むマルチビット値である、請求項1の方法。
- 前記第1のレジスタの前記出力は、前記複数の以前に処理された分岐命令に関する前記分岐履歴情報を含む9ビット値である、請求項9の方法。
- 前記デコードステージは、命令のタイプを特定する、請求項1の方法。
- 前記第1のレジスタへシフトされた前記分岐履歴情報は、前記デコードステージ中に前記分岐命令をデコードする前に検出される他の分岐命令に応じて前記分岐履歴テーブルへのインデックスを得るために、前記アドレスハッシング論理回路へ転送される、請求項1の方法。
- 前記マルチプレクサは、前記デコードステージからの入力を受信する、請求項1の方法。
- ワーキンググローバルヒストリレジスタを備える第1のレジスタと、ここで、ここで、前記ワーキンググローバルヒストリレジスタは、複数の以前に処理された分岐命令に関する分岐履歴情報を格納し、前記複数の以前に処理された分岐命令に関する前記分岐履歴情報は、最近処理された条件付き分岐命令の予測値及び決定値並びに最近処理された無条件分岐命令の分岐方向を含む、
前記複数の以前に処理された分岐命令に関する前記分岐履歴情報を格納するグローバルヒストリレジスタを備える第2のレジスタと、
複数のパイプラインステージと、ここで、分岐命令の分岐履歴情報は、前記分岐命令の特定に応じて、デコードステージ中より前の第1のパイプラインステージ中に前記第1のレジスタへシフトされ、前記分岐命令の前記分岐履歴情報は、前記デコードステージ中に前記第2のレジスタへシフトされる、
前記第1のレジスタに結合され、前記第1のレジスタにシフトするために前記分岐命令の前記分岐履歴情報を選定するように構成されるマルチプレクサと、ここで、前記マルチプレクサは、前記デコードステージより前に前記分岐命令の前記分岐情報を受信し、分岐訂正ロジック回路から訂正分岐履歴情報を受信する、
を具備し、
前記分岐命令が前記デコードステージによってデコードされた後に前記第2のレジスタのコンテンツは前記第1のレジスタのコンテンツをミラーし、前記マルチプレクサの出力は、分岐履歴テーブル内のエントリに関してアドレスインデックスを決定するためにアドレスハッシング論理回路に送信され、
誤予測が生じた場合、前記分岐訂正ロジック回路は、前記分岐訂正ロジック回路が前記マルチプレクサに前記訂正分岐履歴情報を提供するのと同時に前記分岐履歴情報を訂正するために、前記第1のレジスタ及び前記第2のレジスタの両方の前記分岐履歴情報を復元する、パイプラインプロセッサ。 - 前記分岐命令は、分岐ターゲットアドレスキャッシュ(BTAC)ヒットに応じて特定される、請求項14のパイプラインプロセッサ。
- 前記分岐命令は、分岐ターゲット命令キャッシュ(BTIC)ヒットに応じて特定される、請求項14のパイプラインプロセッサ。
- 前記第1のパイプラインステージは、命令キャッシュステージである、請求項14のパイプラインプロセッサ。
- 前記第1のレジスタ及び前記第2のレジスタは、シフトレジスタである、請求項14のパイプラインプロセッサ。
- 前記第2のレジスタは、前記デコードステージ中の前記分岐履歴情報のシフトに応じて前記分岐訂正ロジック回路に入力を与えるために使用される、請求項14のパイプラインプロセッサ。
- 前記マルチプレクサは、前記デコードステージからの入力を受信するように構成される、請求項14のパイプラインプロセッサ。
- 分岐命令をフェッチすることと、
パイプラインのデコードステージより前の第1のパイプラインステージ中に前記分岐命令を特定することと、
マルチプレクサにおいて前記分岐命令に関連する第1の分岐履歴情報を選定することと、ここで、前記マルチプレクサは、前記デコードステージより前に前記分岐命令に関連する前記第1の分岐履歴情報を受信し、前記デコードステージから訂正分岐履歴情報を受信するように構成される、
前記デコードステージより前の前記第1のパイプライン中に前記分岐命令に関する前記第1の分岐履歴情報を第1のレジスタにシフトすることと、ここで、前記第1のレジスタは、ワーキンググローバルヒストリレジスタを備え、前記ワーキンググローバルヒストリレジスタは、複数の以前に処理された分岐命令に関する分岐履歴情報を格納する、
前記デコードステージ中に前記分岐命令を確認することと、ここで、前記分岐命令に関する前記第1の分岐履歴情報は、前記デコードステージ中に第2のレジスタにシフトされ、前記第2のレジスタは、前記複数の以前に処理された分岐命令に関する分岐履歴情報を格納するグローバルヒストリレジスタを備える、を具備し、
前記分岐命令が前記デコードステージによってデコードされた後に前記第2のレジスタのコンテンツは前記第1のレジスタのコンテンツをミラーし、前記マルチプレクサの出力は、分岐履歴テーブル内のエントリに関してアドレスインデックスを決定するためにアドレスハッシング論理回路に送信され、
誤予測が生じた場合、分岐訂正ロジック回路は、前記分岐訂正ロジック回路が前記マルチプレクサに前記訂正分岐履歴情報を提供するのと同時に前記分岐履歴情報を訂正するために、前記第1のレジスタ及び前記第2のレジスタの両方の前記分岐履歴情報を復元する、分岐履歴情報を処理する方法。 - 前記分岐命令を特定することは、分岐ターゲットアドレスキャッシュ(BTAC)ヒットが受信される場合に起こる、請求項21の方法。
- 前記第1のパイプラインステージは、命令キャッシュステージである、請求項21の方法。
- 前記第1のレジスタへシフトされた前記第1の分岐履歴情報は、前記デコードステージ中に前記分岐命令をデコードする前に検出される他の分岐命令に応じて前記分岐履歴テーブルへのインデックスを得るために、前記アドレスハッシング論理回路へ転送される、請求項21の方法。
- 前記マルチプレクサは、第3の分岐履歴情報を前記分岐訂正論理回路からの入力として受信するようにさらに構成される、請求項21の方法。
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