JPH06301538A

JPH06301538A - 条件分岐命令処理装置

Info

Publication number: JPH06301538A
Application number: JP10776693A
Authority: JP
Inventors: Kazuya Okabe; 和也岡部
Original assignee: Oki Electric Industry Co Ltd
Current assignee: Oki Electric Industry Co Ltd
Priority date: 1993-04-09
Filing date: 1993-04-09
Publication date: 1994-10-28

Abstract

(57)【要約】【目的】分岐予測が外れることによる処理速度の低下
を防止する。【構成】プログラムの実行に従って分岐命令が出現す
ると、これが分岐命令テーブル６４に格納される。分岐
命令テーブル６４には、命令フィールド６４３の他、分
岐命令のアドレスフィールド６４２、直前アドレスフィ
ールド６４１及び分岐命令のオペランドの情報が格納さ
れる。これらのうち、直前アドレスフィールド６４１
は、分岐命令のアドレスの２命令前のアドレスである。
命令の実行は、命令フェッチ、デコード、演算及び結果
格納の４ステージで行なわれる。従って、パイプライン
処理方式では、あるステージでフェッチされた命令が実
行されるのは２命令後である。このため、命令フェッチ
と同時に分岐命令テーブル６４を検索することにより、
次のステージで分岐先を検出し、分岐命令が実行される
前に分岐先を検出することができる。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、分岐命令が実行される
前に分岐条件を判定し、分岐先を予測する条件分岐命令
処理装置に関するものである。

【０００２】

【従来の技術】一般に、計算機における命令の実行は、
以下の手順で行なわれる。まず、命令メモリに格納され
た命令がデコーダのレジスタに転送される。これを命令
フェッチという。次に、デコーダで命令が解読される。
そして、演算部で命令が実行される。最後に、実行結果
がデータメモリに格納される。この場合の命令フェッ
チ、解読、実行、結果格納の各処理を、独立のハードウ
ェアで行なうことにより、各処理を並行して行なうこと
ができる。このような処理方式をパイプライン方式とい
う。

【０００３】パイプライン方式では、命令フェッチ、解
読、実行、結果格納の各処理を、各１クロックで行なう
とすると、ある１クロックにおいて、ある命令が実行さ
れるとき、その同じクロックで１つ先の命令が解読さ
れ、また、その同じクロックで２つ先の命令がフェッチ
される。この場合、命令メモリに格納された順に命令が
実行されるときは、順調にパイプライン処理が行なわれ
るが、途中で分岐命令が現われると、パイプライン処理
ができなくなる。つまり、分岐命令では、命令の実行結
果によりその命令の次の命令に進む場合と、分岐先の命
令に進む場合とに分かれる。従って、分岐命令が含まれ
る場合にパイプライン処理を行なうには、分岐命令の実
行前に、分岐先を予測しなければならない。

【０００４】このため、従来、次のような分岐予測が行
なわれている。第１の方式としては、予め分岐方向を一
意に決めて予測するものがある。これは、過去の命令実
行結果にかかわらず、常に一方向に予測するものであ
り、分岐すると予測する方式と、分岐しないと予測する
方式とがある。また、第２の方式として、分岐予測テー
ブルに過去の分岐方向を記憶するための情報を格納して
おき、分岐命令の実行前にこの分岐予測テーブルを参照
して次の分岐方向を予測する方式がある。

【０００５】図２は、従来技術における分岐予測テーブ
ルを示す図である。図２に示すように、分岐予測テーブ
ルは、分岐命令アドレス２１、分岐先アドレス２２、分
岐方向予測情報２３、有効無効情報２４の４つのフィー
ルドから成る。このうち、分岐方向予測情報２３は、分
岐予測を行なうための情報で、通常２ビットから成る。
そのうち、１ビットは、前回の分岐予測を示し、他の１
ビットは、前々回の分岐予測を示す。そして、例えば、
２回予測が外れたときに分岐予測を変更する。また、有
効無効情報は、例えば、“１”の時に当該エントリが有
効であることを示し、“０”の時に無効であることを示
す（例えば、Johnny K.F.Lee,Alan Jay Smith “Branch
Prediction Strategies and Branch target Buffer De
sign”IEEE COMPUTER January 1984参照）。

【０００６】このような分岐予測テーブルを用いること
によって、分岐命令を実行して分岐条件の判定と、分岐
先アドレスの計算を行なうよりも早く、分岐命令をフェ
ッチしたときに分岐先を予測することが可能となる。こ
れにより、分岐命令実行結果が得られるまでの待ち時間
がなくなる。もし、この予測が成功しなかった場合に
は、先行的に実行した結果を破棄する。この分岐予測テ
ーブルは、分岐命令を処理する度に更新される。つま
り、ある分岐命令を実行したときに分岐命令アドレス２
１に該当するアドレスを持つものがあり、そのエントリ
の有効無効情報２４が“１”であれば、そのエントリの
分岐方向予測情報２３に分岐命令によって分岐が行なわ
れたか否かによって、あるアルゴリズムによって求めら
れる値を書き込む。例えば、この分岐命令は過去におい
て常に分岐が行なわれていたとすると、分岐方向予測情
報２３は“１１”であり、新たにこの分岐命令を実行し
た結果分岐が行なわれなければ、このフィールドは“１
０”に変化する。

【０００７】更に、当該エントリの分岐先アドレス２２
には、分岐命令によって分岐が行なわれたときの分岐先
アドレスを書き込む。もし、分岐命令アドレス２１に該
当するアドレスが存在せず、すべてのエントリの有効無
効情報が“１”であれば、最も古くアクセスされた分岐
命令アドレス２１を持つエントリを削除して、新しい分
岐命令アドレスに関する情報を書き込む。もし、分岐命
令アドレス２１に、該当するアドレスが存在せず、有効
無効情報が“０”であるエントリがあれば、それらのエ
ントリのうちから１つを選び出して用いる。ここで、分
岐予測テーブルにおいて、有効無効情報２４が“１”で
あるエントリの分岐命令アドレス２１の中に、フェッチ
された分岐命令のアドレスに該当するアドレスが存在し
ないときに、分岐命令を実行した結果、分岐を行なわな
ければならなくなったときの動作について説明する。

【０００８】図３に、命令列と命令実行タイミングの例
を示す。図３の例において、（ａ）の命令「ＢＲＺ，
Ｒ１０」は、フラグレジスタの内容が零の時に分岐を行
ない、分岐先のアドレスがＲ１０に保持されていること
を示す。（ｂ）の命令「ＡＤＤＲ１１，Ｒ１２，Ｒ１
３」は、（ａ）の命令の直後のアドレスの命令であり、
Ｒ１１とＲ１２の内容の和を求めてＲ１３に書き込むこ
とを示す。（ｃ）の命令「ＡＤＤＲ２１，Ｒ２２，Ｒ
２３」は、（ａ）の命令の分岐先のアドレスにある命令
であり、Ｒ２１とＲ２２の内容の和を求めてＲ２３に書
き込むことを示す。この命令のアドレスは、Ｒ１０に格
納されている。

【０００９】図３に示す例では、ｆステージ、ｄステー
ジ、ｅステージ、ｗステージの４つのステージでから成
るパイプライン処理を行なう。ｆステージでは、命令フ
ェッチを行なう。ｄステージでは、命令デコード及びレ
ジスタからのオペランド読出しを行なう。ｅステージで
は、命令実行、分岐の条件判断及び分岐先アドレスの計
算を行なう。ｗステージでは、結果の書き込みを行な
う。（ａ）の命令「ＢＲＺ，Ｒ１０」をフェッチ中に
分岐予測テーブルの分岐命令アドレスの検索が行なわれ
る。分岐予測テーブルには、プログラム中に出現する各
分岐命令のアドレスが格納されている。ところが、該当
する命令アドレスが存在しないので、次のステージで
は、命令メモリ内の次のアドレスの命令がフェッチされ
る。しかし、命令（ａ）のｅステージで分岐条件判断を
行ない、分岐条件が成立したとする。例えば、フラグレ
ジスタの内容が“０”であったとする。すると、分岐先
アドレスが計算され、その結果、次のステージにおいて
分岐先の命令（ｃ）がフェッチされる。そして、以後、
このアドレスの命令から連続する命令がフェッチされ
る。一方、図３（ｂ）に示すように、命令（ｂ）は、ｄ
ステージまで進んだ時点で実行を取り止める。この時、
２ステージの遅れが生じる。

【００１０】

【発明が解決しようとする課題】しかしながら、上述し
た従来の技術には、次のような問題があった。まず、分
岐方向を一定方向のみに予測する第１の方式では、分岐
予測の的中率が低いという問題があった。また、図２に
示すような分岐予測テーブルを用いる第２の方式にも、
以下のような問題があった。即ち、数値演算におけるル
ープ処理のように、同一の命令列を何度も繰り返すよう
な命令列がある時には、連続的に同じ分岐方向となるの
で、必ず予測が当るが、分岐方向が頻繁に変わる場合に
は予測が当らない。従って、分岐命令の分岐先が決定し
た後で分岐先の命令をフェッチし直さなければならな
い。このため、パイプライン処理に時間的なロスが生
じ、処理速度が低下するという問題があった。

【００１１】本発明は、以上の点に着目してなされたも
ので、分岐命令の予測が外れた場合の処理速度の低下を
防止できるようにした条件分岐命令処理装置を提供する
ことを目的とするものである。

【００１２】

【課題を解決するための手段】本発明の条件分岐命令処
理装置は、分岐命令の一定命令数だけ前のアドレスを示
す直前アドレス、分岐条件を得るための情報及び分岐先
アドレスを計算するための情報を対応させて格納する分
岐命令テーブルと、現在フェッチされている命令のアド
レスを、前記分岐命令テーブルに格納された直前アドレ
スと比較する比較手段と、当該比較手段により、現在フ
ェッチされている命令のアドレスが前記分岐命令テーブ
ルの直前アドレスと一致していることを検出した場合、
当該直前アドレスに対応して前記分岐命令テーブルに格
納された情報から分岐先のアドレスを計算することによ
り、分岐する場合のフェッチアドレスと分岐しない場合
のフェッチアドレスの両方のアドレスを予め用意する命
令フェッチアドレス生成手段と、前記比較手段により、
現在フェッチされている命令のアドレスが前記分岐命令
テーブルの直前アドレスと一致していることを検出した
場合、当該直前アドレスに対応して前記分岐命令テーブ
ルに格納された情報から前記分岐条件を得て分岐すべき
か否かを判定し、当該判定結果に応じて前記命令フェッ
チ生成手段に予め用意されたフェッチアドレスのいずれ
かを選択する分岐条件判定手段とから成ることを特徴と
するものである。

【００１３】

【作用】本発明の条件分岐命令処理装置においては、プ
ログラムが実行されるに従って分岐命令が出現すると、
これが分岐命令テーブルに格納される。分岐命令テーブ
ルには、分岐命令の他、分岐命令のアドレス、直前アド
レス及び分岐命令のオペランドの情報が格納される。こ
れらのうち、直前アドレスは、例えば、分岐命令のアド
レスの２命令前のアドレスである。命令の実行は、命令
フェッチ、デコード、演算及び結果格納の４ステージで
行なわれる。従って、パイプライン処理方式では、ある
ステージでフェッチされた命令が実行されるのは２命令
後である。このため、命令フェッチと同時に分岐命令テ
ーブルを検索することにより、次のステージで分岐先を
検出することができる。このようにして、分岐命令が実
行される前に分岐先を検出することができる。従って、
従来のような分岐予測を行なう必要はない。

【００１４】

【実施例】以下、本発明の実施例を図面を参照して詳細
に説明する。図１は、本発明の条件分岐命令処理装置の
一実施例のブロック図である。また、図４は、図１の装
置を適用した処理装置を示すブロック図である。図４に
示す装置は、命令メモリ１、デコーダ２、演算部３、レ
ジスタファイル４、フラグレジスタ５、及び条件分岐命
令処理装置６から成る。また、条件分岐命令処理装置６
は、命令フェッチアドレス生成手段６１、分岐条件判定
手段６２、比較手段６３、分岐命令テーブル６４から成
る。命令メモリ１は、一連の命令を格納しており、命令
フェッチアドレス生成手段６１から与えられるアドレス
で示される命令をデコーダ２に送る。デコーダ２は、そ
の命令を解析する。このデコーダ２により、例えば命令
が分岐命令であるとか加算命令であることが解析され
る。この結果、デコーダ２から演算部３に解読後の命令
が通知され、解読された命令が分岐命令であるときは、
条件分岐命令処理装置６にその旨が通知される。

【００１５】演算部３は、デコーダ２から与えられた命
令を判別しその実行を行なう。このとき、演算部３は、
演算ソースとなる値をレジスタファイル４から読み出
し、更に演算結果をレジスタファイル４に書き込むとと
もに、演算が加算のような数値演算であるときにはフラ
グレジスタ５を更新する。例えば、「ＡＤＤＲ１，Ｒ
２，Ｒ３」の加算命令の場合には、レジスタファイル４
からＲ１の値とＲ２の値を読み出し、これらの値を加算
する。そして、加算結果をレジスタファイル４のＲ３に
書き込む。これとともに、加算結果の符号をフラグレジ
スタ５に書き込む。

【００１６】条件分岐命令処理装置６の分岐条件判定手
段６２は、分岐命令の実行時に、レジスタファイル４か
ら読み出した２つのデータが同じものであること、又は
フラグレジスタ５の内容が零であることをチェックし、
命令フェッチアドレス生成手段６１に通知する。このよ
うに、両方の形式の分岐命令に対応するようにしている
が、いずれか一方のみに対応するようにしてもよい。

【００１７】分岐命令テーブル６４は、図１に示すよう
に、Ｎ個のエントリを持ち、各エントリはそれぞれ８つ
のフィールドに分割されている。各フィールドは、分岐
命令の２命令前の命令のアドレスを保持する直前アドレ
スフィールド６４１、分岐命令のアドレスを保持するア
ドレスフィールド６４２、分岐命令を保持する命令フィ
ールド６４３を備えている。また、２つのレジスタの内
容を比較して分岐を行なう場合に比較する値を保持する
２つのレジスタを示すｓｒｃ１フィールド６４４、ｓｒ
ｃ２フィールド６４５を備えている。更に、分岐先アド
レス生成時に現在のアドレスからの相対値を保持するレ
ジスタの番号を示すｓｒｃ３フィールド６４６、現在の
命令アドレスからの相対値を示す即値を持つ分岐相対値
フィールド６４７を備えている。更にまた、“１”の時
に当該エントリが有効であることを示す有効フィールド
６４８を備えている。初期状態での分岐命令テーブル６
４は、すべてのエントリの有効フィールドが“０”であ
り、これにより、分岐命令テーブル６４のすべてのエン
トリが無効とされる。

【００１８】比較手段６３は、分岐命令テーブル６４の
各直前アドレスフィールド６４１の値を取り出して、命
令フェッチアドレス生成手段６１から取り出した現在命
令フェッチを行なっているアドレスと比較する。そし
て、この比較の結果、一致するものがあるかどうかを命
令フェッチアドレス生成手段６１に通知する。この場
合、図示の例では、比較手段６３は、分岐命令テーブル
６４の各エントリの数Ｎと等しい数の比較器６３１、６
３２を備えている。これにより、現在の命令フェッチア
ドレスと分岐命令テーブル６４の各エントリの直前アド
レスとが同時に比較される。従って、エントリの数Ｎが
大きい場合にも迅速な比較が行なえる。

【００１９】命令フェッチアドレス生成手段６１は、最
新の命令を保持しているＰＣ（プログラムカウンタ）６
１１、第１加算器６１２、第２加算器６１３、方向制御
部６１４から成る。通常の場合、分岐を行なわなけれ
ば、第１加算器６１２でＰＣ６１１に“４”を加えて
（命令が４バイトの場合）これを命令メモリ１に通知す
ることにより、連続するアドレスの命令をフェッチす
る。分岐する時には、命令で指定されるレジスタファイ
ル４から読み出した現在のアドレスからの相対値（ｓｒ
ｃ３）又は命令に含まれている即値（分岐相対値）のい
ずれかかと、現在の命令アドレスを第２加算器６１３で
加算する。このため、第２加算器６１３にはレジスタ値
と分岐相対値とがオア回路６１６を介して入力される。
そして、命令メモリ１から次にフェッチすべき命令のア
ドレスを決定し、命令メモリ１に通知する。更に、命令
フェッチアドレス生成手段６１は、比較手段６３の出力
を１ステージ遅らせて第１加算器６１２及び第２加算器
６１３の結果を選択するための方向制御部６１４を備え
ている。

【００２０】図５、図６及び図７は、図１及び図４に示
す処理装置の動作を示すタイミングチャートである。こ
れらの図に示すように、図４に示す処理装置は、従来の
処理装置と同様に、Ｆ，Ｄ，Ｅ，Ｗの４つのステージか
ら成るパイプライン処理を行なう。図５は、フラグレジ
スタ５をチェックした結果によって分岐を行なう場合の
タイミングを示し、図６は、レジスタファイル４内の２
つのレジスタ値を比較した結果によって分岐を行なう場
合のタイミングを示す。

【００２１】まず、図５の場合の動作を説明する。図示
のように、時刻ｔ１から順に命令をフェッチする。今、
時刻ｔ４に命令Ｃ４のフェッチを開始したとする。この
時、比較手段６３を用いて、フェッチアドレスを分岐命
令テーブル６４の直前アドレスフィールド６４１と比較
する。ところが、ここでは一致するものがなく、命令Ｃ
３は分岐命令でないので、命令フェッチアドレス生成手
段６１は第１加算器６１２で連続したアドレスを生成
し、命令メモリ１に通知する。

【００２２】従って、時刻ｔ５で命令Ｃ５をフェッチす
るとともに、フェッチアドレスと分岐命令テーブル６４
の直前アドレスフィールド６４１を比較手段６３内の比
較器を用いて比較する。そして、もし一致するものがあ
り、当該エントリの有効フィールド６４８が“１”であ
れば、時刻ｔ５にフェッチした命令Ｃ５の２つ後の命令
Ｃ７が分岐命令であり、かつ、この分岐命令は分岐命令
テーブル６４に登録されていることになる。この分岐命
令が分岐しない時に、分岐命令の直後に実行される命令
のアドレスは、時刻ｔ６でフェッチを行なっている命令
アドレスの２命令後の命令Ｃ８である。この命令Ｃ８の
アドレスは、時刻ｔ６で第１加算器６１２で計算され
る。

【００２３】一方、時刻ｔ５にフェッチした命令Ｃ５の
２つ後の分岐命令が分岐する時のアドレスは、分岐命令
テーブル６４内の命令フィールド６４３を参照してアド
レス決定の方法を取得して計算する。そして、アドレス
決定の方法がレジスタ間接指定の時にはｓｒｃ３フィー
ルド６４６で示されるレジスタを読み出し、即値指定の
時には分岐命令テーブル６４の分岐相対値フィールド６
４７を読み出す。その後、その読み出した値を命令フェ
ッチアドレス生成手段６１に送り、第２加算器６１３で
いずれかの方法でアドレスを計算する。このようにし
て、時刻ｔ６では第１加算器６１２及び第２加算器６１
３で分岐しない場合と分岐する場合の２つのアドレスが
生成される。

【００２４】他方、この時刻ｔ６では、分岐条件判定手
段６２でフラグレジスタ５のチェックが行なわれる。そ
して、時刻ｔ６の終りにこのフラグレジスタ５のチェッ
クの結果によって、選択器６１５により第１加算器６１
２又は第２加算器６１３のいずれかを選択し、次の時刻
ｔ７においてフェッチする命令のアドレスを決定する。
そして、時刻ｔ７では時刻ｔ５にフェッチした命令の２
つ後の分岐命令の分岐先の命令をフェッチする。

【００２５】ただし、時刻ｔ５で分岐命令テーブル６４
の直前アドレスフィールド６４１にその時のフェッチア
ドレスに一致するものがなければ、従来と同様に、時刻
ｔ６、時刻ｔ７でも連続するアドレスの命令がフェッチ
される。従って、時刻ｔ７では分岐命令である命令Ｃ７
がフェッチされ、この時刻ｔ７のステージで図２に示す
従来と同様の分岐予測テーブルの検索が行なわれる。

【００２６】従って、フェッチアドレスが分岐命令テー
ブル６４にヒットした時には、分岐しない場合と分岐す
る場合の２つのアドレスが両方とも計算され、いずれか
が選択されるので、処理の遅れが生じることがない。こ
の場合、ヒットした時は、分岐命令である命令Ｃ７はフ
ェッチされず、例えば分岐しない場合はその次の命令Ｃ
８が時刻ｔ７でフェッチされる。一方、ミスヒットした
時には、時刻ｔ７で命令Ｃ７がフェッチされる。従っ
て、ヒットした時はミスヒットの時と比較して１ステー
ジ分処理が速くなる。また、分岐命令テーブル６４の更
新を行なうために、まず有効フィールドが“０”である
エントリを検索し、有効フィールドが“０”であるエン
トリがあれば、その中のいずれか１つに分岐命令をデコ
ードする時刻ｔ８で、分岐命令の内容を書き込む。この
場合、有効フィールドが“０”のエントリがなければ、
分岐命令テーブル６４内からＬＲＵアルゴリズムによっ
て選ばれたエントリに、分岐命令の内容を書き込む。

【００２７】次に、図６の場合の動作を説明する。時刻
ｔ１から順に命令をフェッチしていく。今、図６におい
て時刻ｔ４に命令４のフェッチを開始したとする。この
時の動作は図５に示す場合と同じである。更に、時刻ｔ
５、時刻ｔ６においてもアドレス計算に関しては、図５
の動作と同じであり、時刻ｔ５でレジスタファイル４を
読み出し、時刻ｔ６で２つの値を比較することが異なる
だけである。そして、図６の場合も図５の場合と同様に
時刻ｔ６のアドレス生成終了時には分岐方向が定まって
いる。従って、図６に示す分岐命令においても、分岐命
令テーブル６４にヒットした時には、従来技術による分
岐命令の処理よりも１ステージ分高速な処理が行なえ
る。

【００２８】ただし、図５、図６に示す例では、分岐条
件となるレジスタ又はフラグレジスタが、分岐命令を予
測した分岐判定のためのフラグレジスタ５、レジスタフ
ァイル４の読み出しのタイミングより後に変更されない
という条件が必要である。これらのレジスタ、フラグレ
ジスタが変更されてはならないタイミングを図５、図６
のＡ１、Ａ２、Ａ３等で示す。これらのタイミングで書
換えが発生すると、分岐先のすでに実行された結果は破
棄され、再度条件となるレジスタを読み出し、条件判定
を行ない、更にアドレス計算を行なわなければならな
い。尚、すでに実行された結果を破棄するための手段に
ついては、分岐の先行実行、割込み制御などの技術があ
る。

【００２９】図７は、フラグレジスタを判定して分岐を
行なう命令を処理する際に、フラグレジスタが図５の命
令Ｃ５によりＡ２のタイミングで書換えられたときのタ
イミングを示す。この時、時刻ｔ４でフェッチされた分
岐先の命令８は時刻ｔ５のステージの開始時に破棄され
る。従って、時刻ｔ５で再度フラグレジスタのチェック
と２つのアドレス生成を行なって正しい分岐先を確定す
る。これと並行して、図２に示すような通常の分岐予測
テーブルによって予測を行なったアドレスの命令をフェ
ッチする。もし、通常の分岐予測テーブルによる予測が
正しければそのまま実行を続け、通常の分岐予測テーブ
ルによる予測が間違っていれば時刻ｔ６において時刻ｔ
５で確定している正しい分岐先の命令をフェッチする。

【００３０】尚、上述した実施例においては、図１に示
すような構成の条件分岐命令処理装置としたが、本発明
はこれに限定されることなく、種々の変形が可能であ
る。例えば、分岐命令テーブル６４に格納される分岐命
令は、分岐先のアドレスが即値指定と相対値指定の両方
のアドレス指定に対応できるようにしているが、いずれ
か一方に対応するようにしてもよい。また、パイプライ
ン方式は、４つのステージから成るのが一般的である
が、ステージの数が異なってもよい。

【００３１】

【発明の効果】以上説明したように、本発明の条件分岐
命令処理装置によれば、一定命令数後に実行される分岐
命令の分岐先アドレスを分岐命令テーブルに格納された
情報により予め計算し、分岐条件判定手段の判定の結
果、分岐命令が分岐することが検出された場合に、予め
計算された分岐先に分岐するようにしたので、次のよう
な効果がある。（１）分岐方向が頻繁に変わる場合にも常に正しい分岐
方向の命令がフェッチされるようにすることができる。
従って、分岐命令の分岐先が命令のフェッチ後に変更さ
れ、他の分岐方向の命令をフェッチし直すことによるパ
イプライン処理の時間的なロスを防止でき、処理速度の
低下を防止することができる。（２）分岐命令テーブルに分岐先アドレスを計算するた
めのレジスタ番号と分岐相対値とを格納することによ
り、レジスタによるアドレス指定の分岐命令と、即値に
よるアドレス指定の分岐命令との双方の形式の分岐命令
についての分岐先のアドレス計算を行なうことができ
る。（３）フラグレジスタによる分岐条件の判定と２つのレ
ジスタによる分岐条件の判定との双方に対応した分岐条
件判定を行なうことにより、いずれの形式の分岐命令に
ついても、分岐方向を検出することができる。（４）命令フェッチアドレス生成手段において、第１加
算器及び第２加算器により分岐する場合のプログラムカ
ウンタの加算結果と分岐しない場合のプログラムカウン
タの加算結果とを同時に得ることができ、両方の分岐方
向のアドレスを容易に計算することができる。

【図面の簡単な説明】

【図１】本発明の条件分岐命令処理装置の一実施例のブ
ロック図である。

【図２】従来の分岐予測テーブルの説明図である。

【図３】従来の分岐命令実行過程を説明するタイムチャ
ートである。

【図４】図１の装置を適用した処理装置を示すブロック
図である。

【図５】本発明に係る分岐命令実行過程（その１）を説
明するタイムチャートである。

【図６】本発明に係る分岐命令実行過程（その２）を説
明するタイムチャートである。

【図７】本発明に係る分岐命令実行過程（その３）を説
明するタイムチャートである。

【符号の説明】

６１命令フェッチアドレス生成部６２分岐条件判定部６３比較部６４分岐命令テーブル

Claims

【特許請求の範囲】

【請求項１】分岐命令の一定命令数だけ前のアドレス
を示す直前アドレス、分岐条件を得るための情報及び分
岐先アドレスを計算するための情報を対応させて格納す
る分岐命令テーブルと、現在フェッチされている命令のアドレスを、前記分岐命
令テーブルに格納された直前アドレスと比較する比較手
段と、当該比較手段により、現在フェッチされている命令のア
ドレスが前記分岐命令テーブルの直前アドレスと一致し
ていることを検出した場合、当該直前アドレスに対応し
て前記分岐命令テーブルに格納された情報から分岐先の
アドレスを計算することにより、分岐する場合のフェッ
チアドレスと分岐しない場合のフェッチアドレスの両方
のアドレスを予め用意する命令フェッチアドレス生成手
段と、前記比較手段により、現在フェッチされている命令のア
ドレスが前記分岐命令テーブルの直前アドレスと一致し
ていることを検出した場合、当該直前アドレスに対応し
て前記分岐命令テーブルに格納された情報から前記分岐
条件を得て分岐すべきか否かを判定し、当該判定結果に
応じて前記命令フェッチ生成手段に予め用意されたフェ
ッチアドレスのいずれかを選択する分岐条件判定手段と
から成ることを特徴とする条件分岐命令処理装置。
【請求項２】分岐命令の一定命令数だけ前のアドレス
を示す直前アドレス及び分岐条件を得るための情報とと
もに、分岐先アドレスを計算するためのレジスタ番号及
び分岐先アドレスを計算するための分岐相対値を対応さ
せて格納する分岐命令テーブルを備えたことを特徴とす
る請求項１記載の条件分岐命令処理装置。
【請求項３】フラグレジスタに格納された値を所定値
と比較することにより分岐条件を判定する第１比較器
と、２つのレジスタに格納された値を比較することにより分
岐条件を判定する第２比較器とから成る分岐条件判定手
段を備えたことを特徴とする請求項１記載の条件分岐命
令処理装置。
【請求項４】命令メモリに格納されたプログラム内の
命令を順に指定するプログラムカウンタと、当該プログラムカウンタの値を１命令数だけ進めるため
の第１加算器と、当該プログラムカウンタの値に分岐先の相対アドレスを
加算するための第２加算器と、当該第１及び第２加算器の出力のいずれかを、分岐命令
の分岐条件に応じて選択する選択器とから成る命令フェ
ッチアドレス生成手段を備えたことを特徴とする請求項
１記載の条件分岐命令処理装置。