KR940022286A - 어드레스변환기구를 구비한 정보처리장치 - Google Patents

어드레스변환기구를 구비한 정보처리장치 Download PDF

Info

Publication number
KR940022286A
KR940022286A KR1019940004333A KR19940004333A KR940022286A KR 940022286 A KR940022286 A KR 940022286A KR 1019940004333 A KR1019940004333 A KR 1019940004333A KR 19940004333 A KR19940004333 A KR 19940004333A KR 940022286 A KR940022286 A KR 940022286A
Authority
KR
South Korea
Prior art keywords
address
tlb
memory
cache memory
information
Prior art date
Application number
KR1019940004333A
Other languages
English (en)
Inventor
미끼꼬 스즈끼
다까시 이나가와
히로시 다께다
데쯔히꼬 오까다
오사무 니시이
쯔네오 후나바시
다께히사 하야시
Original Assignee
가나이 쯔또무
가부시끼가이샤 히다찌세이사꾸쇼
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 가나이 쯔또무, 가부시끼가이샤 히다찌세이사꾸쇼 filed Critical 가나이 쯔또무
Publication of KR940022286A publication Critical patent/KR940022286A/ko

Links

Classifications

    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F12/00—Accessing, addressing or allocating within memory systems or architectures
    • G06F12/02—Addressing or allocation; Relocation
    • G06F12/08—Addressing or allocation; Relocation in hierarchically structured memory systems, e.g. virtual memory systems
    • G06F12/10—Address translation
    • G06F12/1027—Address translation using associative or pseudo-associative address translation means, e.g. translation look-aside buffer [TLB]
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F2212/00—Indexing scheme relating to accessing, addressing or allocation within memory systems or architectures
    • G06F2212/68—Details of translation look-aside buffer [TLB]

Landscapes

  • Engineering & Computer Science (AREA)
  • Theoretical Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • General Engineering & Computer Science (AREA)
  • General Physics & Mathematics (AREA)
  • Memory System Of A Hierarchy Structure (AREA)

Abstract

어드레스변환기구를 구비한 정보처리장치에 관한 것으로써, CPU의 외부캐시용 메모리상에 TLB를 실현하고, 외부 TLB용으로 필요로 되고 있던 신호핀이나 제어회로를 외부캐시메모리용의 것과 공유하고, 시스템으 코스트증가를 피하여 TLB의 미스율을 감소시키기 위해, CPU의 내부에는 1차 TLB와 1차 캐시메모리를 갖고, CPU의 외부에는 주기억장치와 외부고속메모리를 구비하고, 외부고속메모리는 오퍼랜드용 2차캐시메모리, 명령용 2차캐시메모리 및 2차 TLB로 분할해서 이용하고, 외부고속메모리를 액세스하기 위한 인덱스어드레스는 논리어드레스, 물리어드레스, 선택신호를 입력으로 해서 인덱스어드레스생성회로에서 생성되고, 오퍼랜드용 2차 캐시메모리, 명령용 2차캐시메모리, 2차 TLB가 선택된다. 이러한 장치를 이용하는 것에 의해, 간단으로 코스트의 증가없이 2차TLB를 실현할 수 있어 정보 처리장치의 성능을 향상시킬 수 있다.

Description

어드레스변환기구를 구비한 정보처리장치
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제1도는 본 발명을 실시하는 정보처리장치에 있어서의 데이타의 흐름을 설명하는 도면,
제3도는 본 발명을 실시하는 외부 고속메모리의 인덱스어드레스 생성회로의 개략적인 블럭도,
제4도는 본 발명의 제1의 실시예를 설명하기 위한 외부 고속메모리용 인덱스어드레스 생성논리를 도시한 도면.

Claims (6)

  1. 어드레스변환기구를 구비한 정보처리장치에 있어서, 중앙처리장치를 제어하기 위한 명령이나 데이타를 유지하는 주기억장치, 상기 주기억장치의 정보의 일부의 복사를 유지하는 외부 메모리 및 논리어드레스와 물리어드레스를 입력으로 해서 상기 외부메모리를 액세스하는 인덱스어드레스를 생성하는 수단을 갖는 중앙처리장치를 구비한 정보처리장치.
  2. 어드레스변환기구를 구비한 정보처리장치에 있어서, 중앙처리장치를 제어하기 위한 명령이나 데이타를 유지하는 주기억장치, 상기 주기억장치의 정보의 일부의 복사를 유지하는 2차캐시메모리 및 물리어드레스를 생성하기 위한 어드레스변환정보를 기억하는 2차TLB를 구성하는 외부메모리 및 논리어드레스를 생성하는 명령처리수단, 상기 주기억장치의 정보의 일부의 복사를 유지하는 1차캐시메모리, 물리어드레스를 생성하기 위한 어드레스변환정보를 기억하는 1차TLB, 상기 2차TLB에서 상기 1차TLB로 물리어드레스를 생성하기 위한 어드레스변환정보를 전송하기 위한 수단, 상기 명령처리수단에서 전송된 논리어드레스와 상기 1차 TLB에서 전송된 물리어드레스를 입력으로 해서 상기 외부메모리에서 대해서 2차캐시메모리를 액세스하는 인덱스어드레스 및 2차TLB를 액세스하는 인덱스어드레스를 생성하는 수단을 갖는 중앙처리장치를 구비한 정보처리장치.
  3. 제2항에 있어서, 상기 인덱스어드레스 생성수단에 있어서 2차TLB 미스시에 논리 어드레스를 선택되는 수단을 갖는 정보처리장치.
  4. 제2항에 있어서, 상기 인덱스어드레스 생성수단에 있어서, 물리어드레스와 논리어드레스를 선택적으로 인덱스어드레스로써 사용할지 물리어드레스만을 인덱스어드레스로써 사용할지를 선택하는 수단을 갖는 정보처리장치.
  5. 제2항에 있어서, 상기 외부메모리를 오퍼랜드전용의 2차캐시메모리, 명령전용의 2차캐시메모리 및 2차 TLB전용의 메모리의 3개의 영역으로 분리해서 이용하고, 각각의 영역의 비를 2대1대1로 하는 정보처리장치.
  6. LSI로서 1칩화되어 어드레스변환기구를 구비한 중앙처리장치에 있어서, 주기억장치의 정보의 일부의 복사를 유지하는 1차캐시메모리, 물리어드레스를 생성하기 위한 어드레스변환정보를 기억하는 1차 TLB, 논리어드레스와 물리어드레스를 입력으로 해서 2차 캐시메모리 및 2차 TLB를 구성하는 외부메모리로 액세스하는 인덱스어드레스를 생성하는 수단 및 2차캐시메모리로 액세스하기 위한, 2차 TLB로 액세스하기 위한 인덱스어드레스를 공통의 핀 및 상기 외부메모리로 전송하도록 구성된 어드레스변환기구를 구비한 중앙처리장치.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
KR1019940004333A 1993-03-09 1994-03-07 어드레스변환기구를 구비한 정보처리장치 KR940022286A (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP93-047726 1993-03-09
JP5047726A JPH06259329A (ja) 1993-03-09 1993-03-09 アドレス変換機構を備えた情報処理装置

Publications (1)

Publication Number Publication Date
KR940022286A true KR940022286A (ko) 1994-10-20

Family

ID=12783341

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019940004333A KR940022286A (ko) 1993-03-09 1994-03-07 어드레스변환기구를 구비한 정보처리장치

Country Status (2)

Country Link
JP (1) JPH06259329A (ko)
KR (1) KR940022286A (ko)

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0997213A (ja) * 1995-09-29 1997-04-08 Nec Corp データ処理装置
JP4297846B2 (ja) 2004-07-27 2009-07-15 富士通株式会社 アドレス変換バッファ制御装置およびアドレス変換バッファ制御方法
JP2022159714A (ja) 2021-04-05 2022-10-18 富士通株式会社 情報処理装置及び情報処理方法

Also Published As

Publication number Publication date
JPH06259329A (ja) 1994-09-16

Similar Documents

Publication Publication Date Title
EP0734553B1 (en) Split level cache
US5412787A (en) Two-level TLB having the second level TLB implemented in cache tag RAMs
KR920008427B1 (ko) 마이크로프로세서
US5265227A (en) Parallel protection checking in an address translation look-aside buffer
KR930023805A (ko) 다중처리기 컴퓨터시스템에서 캐시태그 메모리의 단일 카피를 사용하는 캐시 일관성 개량장치 및 방법
US4167782A (en) Continuous updating of cache store
KR950015083A (ko) 데이타 처리 시스템, 및 메모리 액세스 제어를 제공하는 방법
KR940012147A (ko) 마이크로컴퓨터 시스템
KR950015070A (ko) 메모리어레이를 사용한 병렬연산장치
GB1491520A (en) Computer with i/o control
KR930014089A (ko) 데이터 전송 장치
US5551000A (en) I/O cache with dual tag arrays
KR20100054155A (ko) 프로세서의 하이 어소시에이티브 캐시 메모리를 위한 ｓｃｒ 매커니즘
US5732405A (en) Method and apparatus for performing a cache operation in a data processing system
KR970067364A (ko) 멀티모드 캐시 메모리
KR20020095875A (ko) 멀티 레벨 캐쉬 시스템
KR940022286A (ko) 어드레스변환기구를 구비한 정보처리장치
US3432810A (en) Addressing system for a computer employing a plurality of local storage units in addition to a main memory
US5434990A (en) Method for serially or concurrently addressing n individually addressable memories each having an address latch and data latch
US4594658A (en) Hierarchy of control stores for overlapped data transmission
KR100261154B1 (ko) 직접 메모리 액세스 제어 장치
KR100251784B1 (ko) 캐쉬 메모리 컨트롤러 및 이를 제공하는 방법
KR940007686A (ko) 캐시(Cache) 메모리를 가지는 프로세서(Processor)
JPS6329297B2 (ko)
JPH01226056A (ja) アドレス変換回路

Legal Events

Date Code Title Description
WITN Withdrawal due to no request for examination