JPH08101797A - 変換索引バッファ - Google Patents

Abstract

(57)【要約】 【課題】 可変ぺージサイズの仮想メモリにおいて、仮
想ぺージ番号を物理ぺージ番号に変換する変換索引バッ
ファ（ＴＬＢ）を提供する。 【解決手段】ＴＬＢは仮想ぺージ番号を上位及び下位部
分に分割する。上位部分は、第１の内容アドレス・メモ
リ（ＣＡＭ）にある上位仮想ぺージ・エントリと比較さ
れ、下位部分は、いくつかのビットが第２のＣＡＭにあ
る下位仮想ぺージ・エントリの対応する数のビットと選
択的に比較される。ＴＬＢは複数のぺージサイズ・エン
トリを持つぺージサイズ・メモリを持ち、比較される各
下位仮想ぺージ・エントリの前記ある数のビットは、対
応するぺージサイズ・エントリによって指定される。比
較の結果、一致が第１及び第２のＣＡＭにある場合、Ｔ
ＬＢはヒットがあることを示し、有効なアドレス変換が
行われる。このように、選択的比較を行うことにより、
可変ぺージサイズのアドレス変換が可能になる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、コンピュータのメ
モリ装置、具体的には、仮想アドレスから物理アドレス
に変換するためのキャッシュ構造に関する。

【０００２】

【従来の技術】仮想記憶装置は、コンピュータに物理的
に存在するよりもかなり大きなアドレス空間をコンピュ
ータ・プログラマに提供する、コンピュータ・アーキテ
クチャで使われるアドレス指定方法である。仮想メモリ
空間の部分が物理メモリ空間の部分に、仮想アドレスか
ら物理アドレスへの変換を介してマップされる。この変
換は、典型的には、与えられた仮想ページ番号に対し
て、対応する物理ページ番号を生じるページテーブルに
よって達成される。この変換方法は、物理メモリが、い
わゆるページとよばれる不連続な部分に分割されること
を必要とする。仮想メモリのページは、コンピュータ・
プログラムの必要に応じて物理アドレス空間に持ってこ
られる。

【０００３】ページの大きさ（サイズ）をどう選択する
かは、いくつかの条件の釣り合いを必要とする。ページ
サイズが小さいほど、ページテーブルには多くのエント
リが必要になる。この結果、より多くのメモリがページ
テーブルによって使用される。典型的には、このページ
テーブルは、常にメモリになければならない。しかし、
ページテーブルを大きくすることは、プログラムが所与
のページのメモリ空間のすべてを必要としない場合、内
部の断片化につながる。さらに、ページサイズを大きく
することは、いっそう多くの入出力帯域幅を使い、処理
のスタートアップ時間を増やす。

【０００４】これらの条件の釣り合いをとる手法として
可変ページサイズを提供することが提案されている。典
型的には、この手法は、オペレーティング・システムが
所与の処理に異なるページサイズを指定できるようにす
るものである。所与の処理に対するページテーブルのエ
ントリが、ページサイズの変化を反映するように修正さ
れる。可変ページサイズは、仮想アドレスから物理アド
レスへの変換を記憶するために使用されるキャッシュに
かなりの影響を与える。典型的なキャッシュは、内容ア
ドレス・メモリ（content addressable memory：ＣＡ
Ｍ）に記憶された固定長タグを持つ。ページサイズを変
えることは、内容アドレス・メモリに記憶されなければ
ならないビット数に影響を及ぼす。したがって、可変ペ
ージサイズの仮想メモリ装置において、仮想アドレスか
ら物理アドレスへの変換を記憶するキャッシュメモリが
必要になる。

【０００５】

【発明が解決しようとする課題】本発明の目的は、可変
ページサイズの仮想メモリ装置において、仮想アドレス
から物理アドレスへの変換を記憶するための融通性のあ
るキャッシュメモリを提供することである。

【０００６】

【課題を解決するための手段】本発明の目的は、可変サ
イズの仮想ページ番号を物理ページ番号に変換する変換
索引バッファ（translation look-aside buffer: TLB）
によって実現できる。本発明による変換索引バッファ
は、物理ページ番号の複数のエントリを記憶するページ
番号メモリを含む。ＴＬＢは、また、複数の上位仮想ペ
ージ・エントリを含み、上位仮想ページ・エントリの各
々に対して、仮想ページ番号の上位部分と上位仮想ペー
ジ・エントリとを比較し、上位部分が上位仮想ページ・
エントリにある場合に一致が見つかったことを示す比較
器回路を有する第１の内容アドレス・メモリを備える。
ＴＬＢは、さらに、複数の下位仮想ページ・エントリを
含み、下位仮想ページ・エントリの各々に対して、仮想
ページ番号の下位部分のある数のビットと下位仮想ペー
ジ・エントリの対応する数のビットとを選択的に比較
し、下位部分のある数のビットが下位仮想ページ・エン
トリにある場合に一致が見つかったことを示す比較器回
路を有する第２の内容アドレス・メモリを備える。一致
が第１および第２の内容アドレス・メモリにある場合、
ＴＬＢはヒットを示し、有効な変換が作られる。ＴＬＢ
は、さらに、複数のページサイズ・エントリを含むペー
ジサイズ・メモリを含み、下位仮想ページ・エントリの
各々についてのある数のビットは、対応するページサイ
ズ・エントリによって指定される。

【０００７】本発明の利点は、ＴＬＢが、ＴＬＢの中の
各エントリについて、異なるページサイズに対応できる
ことである。

【０００８】本発明のもう１つの側面として、ＴＬＢか
ら外されたＴＬＢエントリを記憶するために、フルアソ
シアティブの犠牲キャッシュ（victim cache）がＴＬＢ
に結合されている。ＴＬＢにミスがある場合、仮想アド
レスから物理アドレスへの変換が犠牲キャッシュにある
かが調べられる。

【０００９】本発明のもう１つ利点は、ＴＬＢと犠牲キ
ャッシュを組み合わせることにより、ＴＬＢだけの場合
に較べてミス率が改善されることである。

【００１０】

【発明の実施の形態】図１に、本発明による変換索引バ
ッファ（ＴＬＢ）１０の平面図を示す。ＴＬＢ１０は、
複数の物理ページ番号エントリを含むページ番号メモリ
１２を含む。各物理ページ番号エントリは、所与の仮想
ページ番号に対する、仮想アドレスから物理アドレスへ
の変換である。ページ番号メモリ１２は従来の静的ラン
ダム・アクセス・メモリ（ＲＡＭ）である。

【００１１】ＴＬＢ１０は、また、複数の上位仮想ペー
ジ・エントリを含み、上位仮想ページ・エントリの各々
に対して、仮想ページ番号の上位部分と上位仮想ページ
・エントリとを比較し、上位部分が上位仮想ぺージ・エ
ントリに見つかった場合に一致があることを示す比較器
回路を有する第１の内容アドレス・メモリ（ＣＡＭ）１
４を備える。したがって、第１のＣＡＭ１４はフルアソ
シアティブメモリである。第１のＣＡＭ１４のエントリ
の各々は、ページ番号メモリ１２の対応するエントリに
関連している。

【００１２】ＴＬＢ１０は、さらに、複数の下位仮想ペ
ージ・エントリを含み、下位仮想ページ・エントリの各
々に対して、仮想ページ番号の下位部分のある数のビッ
トと下位仮想ページ・エントリの対応する数のビットと
を選択的に比較し、下位部分のある数のビットが下位仮
想ぺージ・エントリに見つかった場合に一致があること
を示す比較器回路を有する第２の内容アドレス・メモリ
（ＣＡＭ）１６を備える。第２のＣＡＭ１６の各エント
リは、ページ番号メモリ１２の対応する物理ページ番号
エントリに関連している。ＴＬＢ１０は、同じ物理ペー
ジ番号エントリに対して第１および第２の内容アドレス
・メモリ１４および１６に一致が生じた場合に、ヒット
であることを示す。

【００１３】仮想ページ番号の下位部分のすべてのビッ
トが、ＣＡＭ１６によって、ＣＡＭ１６に記憶されてい
る下位仮想ページ・エントリと比較されるわけではな
い。ＣＡＭ１６は、下位仮想ページ・エントリのある数
のビットと、仮想ページ番号の下位部分の対応する数の
ビットとを選択的に比較する。この選択的な比較によ
り、ＴＬＢ１０の各エントリの可変ページサイズが許さ
れる。

【００１４】ＴＬＢ１０は、複数のページサイズ・エン
トリを含むページサイズ・メモリ１８を含み、各ページ
サイズ・エントリは、第２のＣＡＭ１６の中での比較に
使われる対応する物理ページ番号のビットの数を指定す
る。ページサイズ・メモリ１８の各ページサイズ・エン
トリは複数のビットを含む。ページサイズ・エントリの
各ビットは、第２のＣＡＭ１６の中のエントリの対応す
るビットに関連する。ページサイズ・エントリのビット
の状態によって、ＣＡＭ１６の対応ビットと仮想ページ
番号の下位部分の関連ビットとの間の比較を行うかどう
かが決められる。ページサイズ・エントリのビットがイ
ネーブル状態に設定されている場合に比較は実行され
る。該ビットがディスエーブル状態に設定されている場
合、比較は実行されない。この動作は、図２を参照した
ＣＡＭ１６の以下の記述により、よりよく理解されよ
う。

【００１５】ＴＬＢ１０は、さらに、ページ番号メモリ
１２の対応する物理ページ番号エントリへのアクセス権
を示す複数のアクセス権エントリを持つアクセス権メモ
リ２０を含む。アクセス権は、たとえば、読取り、書込
み、実行、優先度レベル等を含む。これらのアクセス権
により、オペレーティング・システムは、アクセス権に
したがって物理ページへのアクセスを制御することがで
きる。

【００１６】上記により、ＴＬＢ１０は、複数のＴＬＢ
エントリを持つものと考えることができ、各ＴＬＢエン
トリは、上位仮想ページ・エントリ、ページサイズ・エ
ントリ、下位仮想ページ・エントリ、アクセス権エント
リ、および、対応する物理ページ番号エントリを含む。
実施例では、ＴＬＢ１０は、フルアソシアティブ・キャ
ッシュ（fully associative cache）である。しかし、
本発明はフルアソシアティブに限られることはなく、代
わりに、直接マップ・キャッシュ（direct-mapped cach
e）、および、セットアソシアティブ・キャッシュ（set
-associative cache）にも適用することができる。

【００１７】図２に、ＴＬＢエントリの部分の概略図を
示す。図示した部分には、上位仮想ページ・エントリ・
ビット２２、ページサイズ・エントリ・ビット２４、お
よび、下位仮想ページ・エントリ・ビット２６が示され
ている。ビット２２、２４、２６のそれぞれは、周知
の、従来技術の６-トランジスタ・メモリ記憶セルであ
る。ビット２２、２４、および２６は共通に、ＴＬＢエ
ントリを選択するのに使用される語線２８によって駆動
される。語線２８は、周知の方法で、各ビットに関連し
ている２パストランジスタのゲートに接続されている。
また各ビットには、対応するビットに読み／書きを行う
ために、例えばビット線UVPN、および、〜ビット線UVPN
のような、２つの相補ビット線が関連している。

【００１８】ビット２２および２６には、それぞれに対
応する単一ビット比較器３０および３２が接続されてい
る。実施例では、図２に示すように、単一ビット比較器
３０および３２のそれぞれは、排他的ＯＲ（ＸＯＲ）ゲ
ートおよびプルダウン・トランジスタを含む。ＸＯＲゲ
ートは、ＸＯＲゲートの出力を形成するように、それぞ
れの出力端子が互いに結合されている２個のトランジス
タで構成されている。ＸＯＲゲートは、また、よく知ら
れているように、メモリセルに結合された入力の第１の
組、および、ビット線に結合された入力の第２の組を含
む。たとえば、比較器３０のＸＯＲゲートは、電界効果
型トランジスタ３４および３６を含む。トランジスタ３
４および３６のゲートは入力の第１組を含み、その入力
の組はメモリセル２２に結合されている。比較器３０の
入力の第２の組は、トランジスタ３４および３６のソー
スで構成され、これらのソースは相補ビット線に結合さ
れている。トランジスタ３４および３６のソースは出力
３８を形成するように互いに結合されている。

【００１９】プルダウン・トランジスタ４０および４２
は、それぞれ、単一ビット比較器３０および３２に含ま
れている。プルダウン・トランジスタは、それぞれ、関
連ＸＯＲゲートの出力に結合された制御入力を含む。た
とえば、比較器３０の出力３８は、プルダウン・トラン
ジスタ４０の制御入力、すなわち電界効果型トランジス
タのゲートに結合されている。プルダウン・トランジス
タ４２が同様に単一ビット比較器３２のＸＯＲゲートに
接続されている。プルダウン・トランジスタは、ＸＯＲ
ゲートがメモリセルの内容と相補ビット線上の信号との
間の比較で一致を生じない場合に、一致線４４を低くす
る。一致線は、正電源電圧と一致線４４との間に結合さ
れているプレチャージ（予備充電）トランジスタ４６に
よって高く予備充電される。実施例では、この予備充電
トランジスタ４６は、相補クロック信号 〜ＣＬＫによ
って駆動される制御入力を持つＰ-チャネル・トランジ
スタである。上位および下位仮想ページ・エントリの各
ビットは、一致線にも結合された、同様のプルダウン・
トランジスタを含む。図２から明らかなように、ＸＯＲ
ゲートのどれもが一致を生じない場合、関連プルダウン
・トランジスタが一致線を低くして、対応するＴＬＢエ
ントリにミスがあることを示す。実施例のようなフルア
ソシアティブＴＬＢでは、仮想ページ番号はＴＬＢの全
てのエントリと比較され、直接マップＴＬＢでは、仮想
ページ番号はＴＬＢの１つのエントリだけと比較され
る。

【００２０】下位仮想ページ・エントリの各ビットに
は、関連する単一ビット比較器による比較を選択的に可
能にするために、トランジスタ４８のようなイネーブル
・トランジスタが含まれている。イネーブル・ゲート
は、対応するページサイズ・エントリの対応するビット
に結合されている制御入力を含む。図２に示すように、
ページサイズ・ビット２４が、イネーブル・トランジス
タ４８の制御入力５０にイネーブル線５２を介して結合
されている。ページサイズ・ビット２４がイネーブル状
態に設定された場合、イネーブル・トランジスタ４８が
イネーブルされ、単一ビット比較器３２による比較が行
われる。他方、ビット２４がディスエーブル状態に設定
された場合、プルダウン・トランジスタ４２がＸＯＲゲ
ートの出力のいかんにかかわらず一致線４４を低くする
ことができないので、単一ビット比較器３２はディスエ
ーブルされる。図２に示した複数のトランジスタにとっ
て、イネーブル状態は論理レベル１に等しく、ディスエ
ーブル状態は論理レベル０に等しい。しかし、代わりの
トランジスタ（たとえば、Ｐ-チャネル・トランジス
タ）が使用された場合、それに応じて、イネーブルおよ
びディスエーブル状態の論理レベルは変わる。

【００２１】下位仮想ページ・エントリの各ビットは、
関連ページサイズ・エントリに対応するビットを持つ。
したがって、下位仮想ページ・エントリの各ビットは、
関連ページサイズ・エントリの対応するビットの状態に
応じて、選択的にイネーブルまたはディスエーブルされ
る。ページサイズ・メモリ１８の各ページサイズ・エン
トリは異なる二進値に設定することができ、それによ
り、オペレーティング・システムが、各ページ番号の大
きさを個々に変えることができる。これにより、オペレ
ーテイング・システムは、異なる仕事および／または処
理に異なるページサイズを割り当てる際に、大きな融通
性を持つことができる。

【００２２】再び図１を参照すると、仮想ページ番号の
上位および下位の部分のビットの数は、使用可能なペー
ジサイズの大きさおよび数によって決められる。図１で
は、仮想ページ番号の下位部分および仮想アドレスのイ
ンデックスが固定フィールドとして示されているが、こ
れらのフィールドの大きさは、関連物理ページ番号の大
きさに応じて変化する。仮想ページ番号の上位部分のビ
ットの数は、最大許容ページサイズによって決められ
る。最大許容ページサイズに対しては、仮想ページ番号
の下位部分のビットのどれも第２のＣＡＭ１６によって
比較されない、すなわち、第２のＣＡＭ１６の対応する
エントリにおける比較器のすべてがディスエーブルされ
る。この最大許容ページサイズの場合、インデックス・
フィールドは、実際には、仮想ページ番号の上位部分を
除いた仮想アドレスのすべてのビットを含む。対応する
物理ページ番号のビットの数は、それに応じて変わる。
他の極端、すなわち最小許容ページサイズの場合、仮想
ページ番号の下位部分のすべてのビットが、第２のＣＡ
Ｍ１６によって比較される。この場合、インデックス・
フィールドは、仮想ページ番号の下位部分のビットのど
れも含まない。もちろん、これらの２つの極端なケース
の中間には、第２のＣＡＭ１６の中でイネーブルされた
各ビットに対し、インデックス・フィールドが大きくな
り、仮想ページ番号の下位部分が１ビット単位で小さく
なる、多くの変形がある。

【００２３】本発明のもう１つの側面として、図３に示
すように、フルアソシアティブ犠牲ＴＬＢ６０が、主Ｔ
ＬＢと呼ばれるＴＬＢ１０に結合されている。犠牲ＴＬ
Ｂは、仮想ページ番号を記憶するための内容アドレス・
メモリ・アレー６２、および、対応する物理ページ番号
を記憶するためのＲＡＭアレー６４を含むフルアソシア
ティブ・キャッシュである。犠牲ＴＬＢ６０は、ＴＬＢ
６０がアクセスされたとき、一致を求めるために犠牲Ｔ
ＬＢ６０のすべてのエントリが同時に探索されるという
意味でフルアソシアティブである。同様に、本発明のこ
の実施例において、主ＴＬＢ１０はフルアソシアティブ
である。犠牲ＴＬＢの大きさは、ＴＬＢの所望ヒット率
に応じて変えられる。犠牲ＴＬＢ６０のエントリの大き
さは主ＴＬＢ１０のそれに一致する。

【００２４】犠牲キャッシュは従来技術で使用されてい
るが、フルアソシアティブ・キャッシュではなく直接マ
ップ・キャッシュと共に使用されている。これについて
は、「フルアソシアティブ・キャッシュおよび先取りバ
ッファの追加による直接マップ・キャッシュの性能改
善」（Norman Jouppi, Improving Direct-Mapped Cache
Performance by the Addition of a Small Fully-Assoc
iative Cache and Prefetch Buffers, Proceedings of
the 17th Annual International Symposium onComputer
Architecture, May 28-31, 1990, pp 364-373）を参照
されたい。

【００２５】動作としては、仮想アドレス・レジスタ６
６は、中央処理装置から仮想アドレスを受け取り、該仮
想アドレスにある値をラッチする。レジスタ６６の内容
は、双方向トライステート・ドライバ７０により、バス
６８を介して主ＴＬＢ ＣＡＭに提供される。トライス
テート・ドライバ７０は、方向入力およびイネーブル入
力を持つ従来技術の双方向ドライバである。発明に集中
するために、以下のトライステート・ドライバ７０およ
びその他のすべてのドライバを駆動する関連論理に関す
る記述は省略する。これらのトライステート・ドライバ
を駆動するのに必要な論理をどう設計するかは、当業者
にはよく知られている。

【００２６】レジスタ６６の内容は、双方向トライステ
ート・ドライバの第２の組７２によって、ＣＡＭアレー
６２にも提供される。レジスタ６６に保持されている仮
想アドレスは、主ＴＬＢ ＣＡＭへと同時すなわち同じ
クロック・サイクル中に、ＣＡＭアレー６２に提供され
る。したがって、主ＴＬＢおよび犠牲ＴＬＢは同時に探
索できる。

【００２７】主ＴＬＢ１０のＲＡＭアレーは、バス７６
を介してレジスタ７４に結合されている。ＴＬＢのエン
トリの物理ページ番号は、主ＴＬＢに一致があることを
予期して、レジスタ７４に記憶される。レジスタ７４の
内容は、物理ページ・インデックス（図示せず）と共
に、双方向トライステート・ドライバの第３の組８０に
より、アドレス・バス７８を通ってメインメモリに提供
される。主ＴＬＢ１０にミスがある場合、それはヒット
／ミス線（図示せず）上に示され、バス７８上に提供さ
れたデータは、メモリ装置によって単に無視される。

【００２８】主ＴＬＢ１０にミスがある場合、犠牲ＴＬ
Ｂに一致があるか調べられる。ＣＡＭアレー６２に一致
がある場合、ＲＡＭアレー６４に記憶されている関連物
理ページ番号は、アレー６４とレジスタ８２との間に結
合されたバス８４を通って、レジスタ８２に提供され
る。レジスタ８２に提供された物理ページ番号は、レジ
スタ８２に記憶される。次に、レジスタ８２の内容は、
双方向トライステート・ドライバの第４の組８６によ
り、アドレス・バス７８上に駆り出される。ドライバ８
６は、ドライバ８０とは異なる時点すなわち次のクロッ
ク・サイクルおよび主ＴＬＢ１０でミスが見つかった後
でイネーブルされるので、バス７８に対する競合はな
い。

【００２９】犠牲ＴＬＢ６０に記憶されているＴＬＢエ
ントリは、ＴＬＢが動作するオペレーテイング・システ
ムの置き換えアルゴリズムにしたがって置き換えられた
主ＴＬＢのＴＬＢエントリである。すなわち、主ＴＬＢ
１０からエントリが外されると、その外されたエントリ
は犠牲ＴＬＢ６０に記憶される。これにより、主ＴＬＢ
だけの場合に較べて、主ＴＬＢと犠牲ＴＬＢとを組み合
わせた場合のミス率を効果的に下げることができる。主
ＴＬＢにミスがあり、犠牲ＴＬＢにヒットがある場合、
必要に応じて、犠牲ＴＬＢの一致したエントリを主ＴＬ
Ｂに記憶させることができる。代わりに、犠牲ＴＬＢエ
ントリを犠牲ＴＬＢ６０だけに置いておくこともでき
る。主ＴＬＢおよび犠牲ＴＬＢの両方にミスがあり、ペ
ージテーブルから物理ページ番号を取り出す必要がある
場合は、取り出された物理ページ番号を、主ＴＬＢもし
くは犠牲ＴＬＢのどちらか、または、その両方に記憶さ
せることができる。上述したように、犠牲ＴＬＢ６０
を、本発明の実施例のように可変ページサイズのＴＬＢ
１０と組み合わせて使用することも、固定ページサイズ
のＴＬＢ構造と組み合わせて使用することもできる。

【００３０】本発明には、例として次のような実施態様
が含まれる。 （１）仮想ページ番号を物理ページ番号に変換する変換
索引バッファ（１０）であって、前記変換索引バッファ
が、複数の物理ページ番号エントリを記憶するページ番
号メモリ（１２）と、複数のページサイズ・エントリを
含むページサイズ・メモリ（１８）と、複数の仮想ペー
ジ・エントリを含み、前記仮想ぺージ番号のある数のビ
ットと前記仮想ぺージ・エントリの対応する数のビット
とを選択的に比較し、前記仮想ぺージ番号の前記のある
数のビットが前記仮想ぺージ・エントリに見つかった場
合に一致があることを示す比較器回路を有する内容アド
レス・メモリと、を備え、一致が生じた場合に変換索引
バッファがヒットを示し、前記仮想ぺージ・エントリの
それぞれの前記ある数のビットは対応するぺージサイズ
・エントリによって指定される、変換索引バッファ。

【００３１】（２）前記内容アドレス・メモリが、複数
の上位仮想ぺージ・エントリを含み、前記仮想ぺージ番
号の上位部分と前記上位仮想ぺージ・エントリとを比較
し、前記上位部分が前記上位仮想ぺージ・エントリに見
つかった場合に一致があることを示す比較器回路（３
０）を有する第１の内容アドレス・メモリ（１４）と、
複数の下位仮想ぺージ・エントリを含み、前記仮想ぺー
ジ番号の下位部分のある数のビットと前記下位仮想ぺー
ジ・エントリの対応する数のビットとを選択的に比較
し、前記下位部分の前記のある数のビットが前記下位仮
想ぺージ・エントリに見つかった場合に一致があること
を示す比較器回路（３２）を有する第２の内容アドレス
・メモリ（１６）と、を備え、前記第１および第２の内
容アドレス・メモリに一致が生じた場合に前記変換索引
バッファがヒットを示し、前記下位仮想ぺージ・エント
リのそれぞれの前記ある数のビットは対応するぺージサ
イズ・エントリによって指定される、上記（１）に記載
の変換索引バッファ。 （３）前記第２の内容アドレス・メモリの前記比較器
が、前記下位仮想ぺージ・エントリの各ビットに対し、
単一ビット比較器（３２）と、前記単一ビット比較器に
よる比較を選択的にイネーブルするために前記単一ビッ
ト比較器に結合されたイネーブル・トランジスタ（４
８）と、を有し、イネーブル・ゲートが対応するぺージ
サイズ・エントリの対応するビットに結合された制御入
力を持ち、前記イネーブル・トランジスタが、前記ぺー
ジサイズ・エントリの前記対応するビットがイネーブル
状態に設定されている場合前記単一ビット比較器を選択
的にイネーブルし、前記ぺージサイズ・エントリの前記
対応するビットがディスエーブル状態に設定されている
場合前記単一ビット比較器を選択的にディスエーブルす
る、上記（２）に記載の変換索引バッファ。 （４）前記単一ビット比較器が、前記仮想ページ番号の
下位部分のビットと前記下位仮想ぺージ・エントリのビ
ットとを比較し、該比較の結果を示す出力を持つ排他的
ＯＲ回路（３２）と、前記排他的ＯＲ回路の出力に結合
された制御入力を持ち、対応する物理ぺージ番号エント
リに対する一致線に結合され、前記排他的ＯＲ回路が前
記比較で一致を生じず、前記イネーブル・トランジスタ
が前記単一ビット比較器を選択的にイネーブルするよう
に設定されている場合に、前記一致線を低くするプルダ
ウン・トランジスタ（４２）と、を有する、上記（３）
に記載の変換索引バッファ。 （５）前記排他的ＯＲ回路（３２）が、入力端子、出力
端子、および制御端子を持つ第１のトランジスタと、入
力端子、出力端子、および制御端子を持つ第２のトラン
ジスタと、を有し、前記第１および第２のトランジスタ
の入力端子が、前記仮想ぺージ番号の下位部分の対応す
るビットを受け取るために相補ビット線に結合され、前
記の両制御端子が前記下位仮想ぺージ・エントリの対応
するメモリセルの相補出力に結合され、前記の両出力端
子が前記排他的ＯＲゲートの出力を形成するために互い
に結合されている、上記（４）に記載の変換索引バッフ
ァ。

【００３２】（６）前記第１（１４）および第２（１
６）の内容アドレス・メモリがフルアソシアティブであ
り、前記変換索引バッファが、前記ぺージ番号メモリか
ら外された物理ぺージ・エントリを記憶するために前記
変換索引バッファに結合された犠牲変換索引バッファ
（６０）をさらに有する、上記（２）に記載の変換索引
バッファ。 （７）各ページサイズ・エントリのビットの数が前記仮
想ぺージ番号の下位部分のビットの数に等しい、上記
（２）に記載の変換索引バッファ。

【００３３】（８）仮想ページ番号を物理ページ番号に
変換する方法であって、前記仮想ぺージ番号を上位部分
と下位部分とに分割するステップと、前記仮想ぺージ番
号の上位部分と、それぞれが物理ぺージ番号エントリに
対応する上位仮想ぺージ・エントリとを比較するステッ
プと、前記仮想ぺージ番号の上位部分が前記上位仮想ぺ
ージ・エントリに一致した場合第１の一致を決めるステ
ップと、前記仮想ページ番号の可変ページサイズを指定
するステップと、前記仮想ぺージ番号の下位部分の、指
定された可変ぺージサイズによって決められるある数の
ビットと、それぞれが前記物理ぺージ番号エントリに対
応する下位仮想ぺージ・エントリの対応する数のビット
とを比較するステップと、前記仮想ぺージ番号の下位部
分の前記ある数のビットが前記下位仮想ぺージ・エント
リの前記対応する数のビットに一致した場合第２の一致
を決めるステップと、同じ物理ぺージ番号に対して前記
第１および第２の一致がある場合、仮想アドレスから物
理アドレスへの変換として物理ぺージ番号を提供するス
テップと、を有する方法。

【００３４】（９）前記仮想ぺージ番号の可変ページサ
イズを指定するステップが、ページサイズ・メモリ（１
８）にページサイズ・エントリを記憶させることを含
む、上記（８）に記載の方法。 （１０）ページサイズ・メモリにぺージサイズ・エント
リを記憶させる前記ステップが、前記物理ぺージ番号エ
ントリの各々に対して、ぺージサイズ・メモリ（１８）
にぺージサイズ・エントリを記憶させることを含む、上
記（９）に記載の方法。 （１１）ぺージサイズ・メモリ（１８）にぺージサイズ
・エントリを記憶させる前記ステップが、前記仮想ぺー
ジ番号の下位部分の各ビットに対して１つのビットを記
憶させることを含む、上記（１０）に記載の方法。

【００３５】

【発明の効果】本発明による変換索引バッファにより、
可変ぺージサイズの仮想メモリ装置において、仮想ぺー
ジ番号を物理ぺージ番号に変換できるキャッシュメモリ
を提供することができる。

【図面の簡単な説明】

【図１】本発明による変換索引バッファを示す平面図。

【図２】図１の変換索引バッファの部分を示す概略図。

【図３】図１の変換索引バッファに加えて犠牲変換索引
バッファを含む、本発明の第２の側面を示すブロック
図。

【符号の説明】

１０ 変換索引バッファ（ＴＬＢ） １２ ぺージ番号メモリ １４、１６ 内容アドレス・メモリ（ＣＡＭ） １８ ぺージサイズ・メモリ ２０ アクセス権メモリ ２２ 上位仮想ぺージ・エントリ・ビット ２４ ぺージサイズ・エントリ・ビット ２６ 下位仮想ぺージ・エントリ・ビット ２８ 語線 ３０、３２ 単一ビット比較器 ３４、３６ 電界効果型トランジスタ ４０、４２ プルダウン・トランジスタ ３８ 比較器３０の出力 ４４ 一致線 ４６ 予備充電トランジスタ ４８ イネーブル・トランジスタ ５０ イネーブル・トランジスタの制御入力 ５２ イネーブル線 ６０ フルアソシアティブ犠牲ＴＬＢ ６２ ＣＡＭアレー ６４ ＲＡＭアレー ６６ 仮想アドレス・レジスタ 68,76,84 バス 70,72,80,86 双方向トライステート・ドライバ 74,82 レジスタ ７８ アドレス・バス

Claims (1)

【特許請求の範囲】
1. 【請求項１】 仮想ページ番号を物理ページ番号に変換
   する変換索引バッファであって、前記変換索引バッファ
   が、 複数の物理ページ番号エントリを記憶するページ番号メ
   モリと、 複数のページサイズ・エントリを含むページサイズ・メ
   モリと、 複数の仮想ページ・エントリを含み、前記仮想ぺージ番
   号のある数のビットと前記仮想ぺージ・エントリの対応
   する数のビットとを選択的に比較し、前記仮想ぺージ番
   号の前記のある数のビットが前記仮想ぺージ・エントリ
   に見つかった場合に一致があることを示す比較器回路を
   有する内容アドレス・メモリと、 を備え、 一致が生じた場合に変換索引バッファがヒットを示し、
   前記仮想ぺージ・エントリのそれぞれの前記ある数のビ
   ットは対応するぺージサイズ・エントリによって指定さ
   れる、変換索引バッファ。