JP3415481B2 - 可変長符号の復号装置 - Google Patents
可変長符号の復号装置Info
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- H03M7/30—Compression; Expansion; Suppression of unnecessary data, e.g. redundancy reduction
- H03M7/40—Conversion to or from variable length codes, e.g. Shannon-Fano code, Huffman code, Morse code
- H03M7/42—Conversion to or from variable length codes, e.g. Shannon-Fano code, Huffman code, Morse code using table look-up for the coding or decoding process, e.g. using read-only memory
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- Compression, Expansion, Code Conversion, And Decoders (AREA)
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Description
【０００１】
【発明の属する技術分野】本発明は、キャッシュメモリ
を用いた可変長符号の復号装置に関する。
を用いた可変長符号の復号装置に関する。
【０００２】
【従来の技術】はじめに、モディファイド・ハフマン符
号（以下、単にＭＨ符号と略す）について簡単に説明す
る。ＭＨ符号化方式とは、白／黒の２値画像に関して、
連続する同じ色（白か黒）の画素数（ランレングスと呼
ぶ）をＭＨ符号に変換するものである。
号（以下、単にＭＨ符号と略す）について簡単に説明す
る。ＭＨ符号化方式とは、白／黒の２値画像に関して、
連続する同じ色（白か黒）の画素数（ランレングスと呼
ぶ）をＭＨ符号に変換するものである。
【０００３】ＭＨ符号では、白あるいは黒のランレング
スに対応する図９に示すようなターミネート符号や、図
１０に示すようなメークアップ符号の２系統の符号を用
いている。これは、ランレングスを６４で割った時の商
と余りとで表す方式であり、商に相当するのがメークア
ップ符号で、余りに相当するのが、ターミネート符号で
ある。従って、商をＭ、余りをＴとすると、ランレング
スＲＬは、 ＲＬ＝Ｍ×６４＋Ｔ で表すことができる。
スに対応する図９に示すようなターミネート符号や、図
１０に示すようなメークアップ符号の２系統の符号を用
いている。これは、ランレングスを６４で割った時の商
と余りとで表す方式であり、商に相当するのがメークア
ップ符号で、余りに相当するのが、ターミネート符号で
ある。従って、商をＭ、余りをＴとすると、ランレング
スＲＬは、 ＲＬ＝Ｍ×６４＋Ｔ で表すことができる。
【０００４】ターミネート符号は、０〜６３までのラン
レングスに対応しており、メークアップ符号は６４の整
数倍で最大２５６０までのランレングスに対応してい
る。また、ＭＨ符号は「白」と「黒」を表すものに分か
れている。
レングスに対応しており、メークアップ符号は６４の整
数倍で最大２５６０までのランレングスに対応してい
る。また、ＭＨ符号は「白」と「黒」を表すものに分か
れている。
【０００５】例えば、図６に示すような白黒２値画像の
場合に、最初の白の画素が３つ続いていると、ランレン
グスは３となる。図９に示すＭＨ符号のターミネート符
号表により、ランレングス３の白ラン用符号を見ると、
“１０００”という符号を得ることができる。つまり、
０〜６３画素までの範囲にあるランレングスは、ターミ
ネート符号だけで符号化する。
場合に、最初の白の画素が３つ続いていると、ランレン
グスは３となる。図９に示すＭＨ符号のターミネート符
号表により、ランレングス３の白ラン用符号を見ると、
“１０００”という符号を得ることができる。つまり、
０〜６３画素までの範囲にあるランレングスは、ターミ
ネート符号だけで符号化する。
【０００６】また、６４画素以上のランレングスに関し
ては、まず、図１０に示すメークアップ符号表を用いて
符号化する。その後、実際のランレングスと、メークア
ップ符号によって表されたランレングスとの差を表すタ
ーミネート符号が続く符号構成となる（図６の白１３０
のランレングスに対応する符号を参照）。
ては、まず、図１０に示すメークアップ符号表を用いて
符号化する。その後、実際のランレングスと、メークア
ップ符号によって表されたランレングスとの差を表すタ
ーミネート符号が続く符号構成となる（図６の白１３０
のランレングスに対応する符号を参照）。
【０００７】尚、ライン先頭の符号化は、白ランから行
い、実際に最初のランが黒ランの場合は、まず、ランレ
ングス０の白ランを符号化する。
い、実際に最初のランが黒ランの場合は、まず、ランレ
ングス０の白ランを符号化する。
【０００８】次に、ＭＨ符号の特徴を説明する。ＭＨ符
号は、図７に示すフォーマットで構成されている。図７
に示すように、ＭＨ符号は最大１３ビットで、そのビッ
トパターンの左側のビットが上位ビットで、右側のビッ
トが下位ビットである。ＭＨ符号は、０〜７個の上位ビ
ット領域７１と、それに続く“１”の１ビット固定領域
７２と、最大７ビットの下位ビット領域７３とからな
る。上位ビット領域７１の値は“０”であり、領域７１
自体が存在しない場合もある。すなわち、ＭＨ符号は、
その符号系列において、最初の“１”が出現する前の
“０”の個数が最大７個であり、最初の“１”の後に続
く符号ビット数が最大でも７である。
号は、図７に示すフォーマットで構成されている。図７
に示すように、ＭＨ符号は最大１３ビットで、そのビッ
トパターンの左側のビットが上位ビットで、右側のビッ
トが下位ビットである。ＭＨ符号は、０〜７個の上位ビ
ット領域７１と、それに続く“１”の１ビット固定領域
７２と、最大７ビットの下位ビット領域７３とからな
る。上位ビット領域７１の値は“０”であり、領域７１
自体が存在しない場合もある。すなわち、ＭＨ符号は、
その符号系列において、最初の“１”が出現する前の
“０”の個数が最大７個であり、最初の“１”の後に続
く符号ビット数が最大でも７である。
【０００９】例えば、図６の白画素が３個連続した時
は、領域７１が存在せず、領域７２の“１”と領域７３
が“０００”である４ビットのＭＨ符号に符号化され
る。また、図６の白画素が１３０個連続した時は、領域
７１が存在せず、領域７２の“１”と領域７３の“００
１０”からなるＭＨ符号と、領域７１の１個の“０”
と、領域７２の“１”と領域７３の“１１”からなるＭ
Ｈ符号が順次に出力される。ＭＨ符号は、上位ビットか
ら順次シリアルに伝送される。
は、領域７１が存在せず、領域７２の“１”と領域７３
が“０００”である４ビットのＭＨ符号に符号化され
る。また、図６の白画素が１３０個連続した時は、領域
７１が存在せず、領域７２の“１”と領域７３の“００
１０”からなるＭＨ符号と、領域７１の１個の“０”
と、領域７２の“１”と領域７３の“１１”からなるＭ
Ｈ符号が順次に出力される。ＭＨ符号は、上位ビットか
ら順次シリアルに伝送される。
【００１０】次に、従来のＭＨ符号の復号装置について
説明する。ＭＨ符号の復号化は、順次シリアルに伝送さ
れて入力されたＭＨ符号をランレングスに変換するもの
である。これらの変換は、通常、ＲＯＭ（リードオンリ
ーメモリ）に格納された復号化変換テーブルを参照して
行われる。
説明する。ＭＨ符号の復号化は、順次シリアルに伝送さ
れて入力されたＭＨ符号をランレングスに変換するもの
である。これらの変換は、通常、ＲＯＭ（リードオンリ
ーメモリ）に格納された復号化変換テーブルを参照して
行われる。
【００１１】従来のＭＨ符号の復号装置では、ＭＨ符号
が最大１３ビットであることから、白／黒の情報１ビッ
トを加えた１４ビットのアドレスを復号化変換ＲＯＭの
アドレスとして入力し、ランレングスの６ビット、符号
長の４ビット、ターミネート符号／メークアップ符号を
示す１ビットの合計１１ビットの情報を得て、復号化を
行っている。
が最大１３ビットであることから、白／黒の情報１ビッ
トを加えた１４ビットのアドレスを復号化変換ＲＯＭの
アドレスとして入力し、ランレングスの６ビット、符号
長の４ビット、ターミネート符号／メークアップ符号を
示す１ビットの合計１１ビットの情報を得て、復号化を
行っている。
【００１２】また、例えば、特公平２−２３５０に開示
されているＭＨ符号の復号装置では、ＲＯＭ容量を削減
するために、以下のような復号を行っている。すなわ
ち、この復号装置では、順次シリアルに伝送されて入力
されたＭＨ符号系列において、最初の“１”が出現する
前の“０”の個数が最大７個であり、かつ最初の“１”
の後に続く符号ビット数が最大７であるという特性を利
用している。最初の“１”が出現する前の“０”の個数
を表す３ビットと、最初の“１”の後に続く符号７ビッ
トと、白／黒の情報１ビットを加えた１１ビットのアド
レスを復号化変換ＲＯＭのアドレスとして入力する。そ
して、ランレングスの６ビット、１つのコードのうち、
連続する“０”の後に検出される“１”以降の実際の符
号の残りビット数を表す３ビット、ターミネート符号／
メークアップ符号を示す１ビットの合計１０ビットの情
報を得て、復号化を行っている。
されているＭＨ符号の復号装置では、ＲＯＭ容量を削減
するために、以下のような復号を行っている。すなわ
ち、この復号装置では、順次シリアルに伝送されて入力
されたＭＨ符号系列において、最初の“１”が出現する
前の“０”の個数が最大７個であり、かつ最初の“１”
の後に続く符号ビット数が最大７であるという特性を利
用している。最初の“１”が出現する前の“０”の個数
を表す３ビットと、最初の“１”の後に続く符号７ビッ
トと、白／黒の情報１ビットを加えた１１ビットのアド
レスを復号化変換ＲＯＭのアドレスとして入力する。そ
して、ランレングスの６ビット、１つのコードのうち、
連続する“０”の後に検出される“１”以降の実際の符
号の残りビット数を表す３ビット、ターミネート符号／
メークアップ符号を示す１ビットの合計１０ビットの情
報を得て、復号化を行っている。
【００１３】ただし、例えば３３．６Ｋｂｐｓ等の一定
レートで符号データが入力されてくる場合、符号長が比
較的長いものは、処理時間に余裕があるので良いが、比
較的短いものは、高速に処理をしなければ、次の処理に
間に合わなくなる。このため、ＲＯＭよりも高速に読み
出し可能なキャッシュメモリに一度処理した復号化デー
タを記憶し、同じ符号パターンが来たときに、復号デー
タをキャッシュメモリから読み出して利用し、低速なＲ
ＯＭからの読み出しを省略するようにしている。
レートで符号データが入力されてくる場合、符号長が比
較的長いものは、処理時間に余裕があるので良いが、比
較的短いものは、高速に処理をしなければ、次の処理に
間に合わなくなる。このため、ＲＯＭよりも高速に読み
出し可能なキャッシュメモリに一度処理した復号化デー
タを記憶し、同じ符号パターンが来たときに、復号デー
タをキャッシュメモリから読み出して利用し、低速なＲ
ＯＭからの読み出しを省略するようにしている。
【００１４】更に、特開平９−１８５５４８号には、高
速の参照が必要な比較的短い符号長に対応する復号デー
タを予め、キャッシュメモリに転送し、このキャッシュ
メモリをロックすることで、キャッシュミスを回避する
方法も提案されている。
速の参照が必要な比較的短い符号長に対応する復号デー
タを予め、キャッシュメモリに転送し、このキャッシュ
メモリをロックすることで、キャッシュミスを回避する
方法も提案されている。
【００１５】図４は、従来のＭＨ符号の復号装置の一例
を示すブロック図である。図４において、符号入力シフ
トレジスタ１はＭＨ符号系列をビットシリアルに入力す
る８ビットのシフトレジスタであり、シフタ７により左
シフト制御がなされるようになっている。０カウント回
路３は、シフトレジスタ１における入力系列で最初に
“１”が出現するまでの最大７個の連続した“０”の数
を計数するものである。白／黒レジスタ２は、画像の白
または黒の色指定をなす１ビットのレジスタである。こ
こで、白／黒レジスタ２の内容は、後述の制御回路１１
の出力Ｔ／Ｍビットの値がＴを示す時、反転されるよう
になっている。
を示すブロック図である。図４において、符号入力シフ
トレジスタ１はＭＨ符号系列をビットシリアルに入力す
る８ビットのシフトレジスタであり、シフタ７により左
シフト制御がなされるようになっている。０カウント回
路３は、シフトレジスタ１における入力系列で最初に
“１”が出現するまでの最大７個の連続した“０”の数
を計数するものである。白／黒レジスタ２は、画像の白
または黒の色指定をなす１ビットのレジスタである。こ
こで、白／黒レジスタ２の内容は、後述の制御回路１１
の出力Ｔ／Ｍビットの値がＴを示す時、反転されるよう
になっている。
【００１６】０カウントレジスタ４は、０カウント回路
３の計数出力である３ビットを保持するレジスタであ
る。ＲＯＭ（リードオンリーメモリ）５は、復号化変換
用テーブルが予め格納されている記憶回路である。ＲＯ
Ｍ５は、０カウントレジスタ４の３ビットと、シフトレ
ジスタ１で最初に現れた“１”の後に続く７ビットの符
号ビットと、画像の白または黒の色を指定する白／黒レ
ジスタ２の１ビットとの合計１１ビットをアドレス入力
とする。ＲＯＭ５はまた、実際に復号するランレングス
（ＲＬ）を表す６ビットと、ターミネート符号／メーク
アップ符号（Ｔ／Ｍ）を示す１ビットと、シフトレジス
タ１で最初に現れた“１”の後に続く実際の符号の残り
ビット数を表す３ビットの合計１０ビットを出力する。
３の計数出力である３ビットを保持するレジスタであ
る。ＲＯＭ（リードオンリーメモリ）５は、復号化変換
用テーブルが予め格納されている記憶回路である。ＲＯ
Ｍ５は、０カウントレジスタ４の３ビットと、シフトレ
ジスタ１で最初に現れた“１”の後に続く７ビットの符
号ビットと、画像の白または黒の色を指定する白／黒レ
ジスタ２の１ビットとの合計１１ビットをアドレス入力
とする。ＲＯＭ５はまた、実際に復号するランレングス
（ＲＬ）を表す６ビットと、ターミネート符号／メーク
アップ符号（Ｔ／Ｍ）を示す１ビットと、シフトレジス
タ１で最初に現れた“１”の後に続く実際の符号の残り
ビット数を表す３ビットの合計１０ビットを出力する。
【００１７】キャッシュメモリ８は、高速に読み書きが
可能なメモリであり、アドレス入力として、０カウント
レジスタ４の３ビットと、白／黒レジスタ２のからの１
ビットが入力される。比較回路１０は、シフトレジスタ
１の出力の上位７ビットと、キャッシュメモリ８から出
力されたタグ値７ビットとを比較し、一致した場合でか
つ、キャッシュメモリ８から出力される１ビットの有効
ビット値Ｖ（有効／無効）が有効の場合にのみ制御回路
１１にキャッシュヒットを示す制御信号を出力する。そ
れ以外の場合、比較回路１０はミスヒットの制御信号を
出力する。
可能なメモリであり、アドレス入力として、０カウント
レジスタ４の３ビットと、白／黒レジスタ２のからの１
ビットが入力される。比較回路１０は、シフトレジスタ
１の出力の上位７ビットと、キャッシュメモリ８から出
力されたタグ値７ビットとを比較し、一致した場合でか
つ、キャッシュメモリ８から出力される１ビットの有効
ビット値Ｖ（有効／無効）が有効の場合にのみ制御回路
１１にキャッシュヒットを示す制御信号を出力する。そ
れ以外の場合、比較回路１０はミスヒットの制御信号を
出力する。
【００１８】制御回路１１は、比較回路１０からの制御
信号がキャッシュヒットの場合はキャッシュメモリ８か
ら出力されるランレングス（ＲＬ）を表す６ビットと、
ターミネート符号／メークアップ符号（Ｔ／Ｍ）を示す
１ビットと、シフトレジスタ１で最初に現れた“１”の
後に続く実際の符号の残りビット数を表す３ビットの合
計１０ビットのデータを選択し出力する。比較回路６か
らの制御信号がミスヒットの場合、制御回路１１は、Ｒ
ＯＭ５の１０ビットのデータを選択して出力した後、こ
のデータをキャッシュメモリ８に書き込み、そのタグ部
にシフトレジスタ１の出力の上位７ビットを登録し、有
効ビットＶをセット（有効に）する。
信号がキャッシュヒットの場合はキャッシュメモリ８か
ら出力されるランレングス（ＲＬ）を表す６ビットと、
ターミネート符号／メークアップ符号（Ｔ／Ｍ）を示す
１ビットと、シフトレジスタ１で最初に現れた“１”の
後に続く実際の符号の残りビット数を表す３ビットの合
計１０ビットのデータを選択し出力する。比較回路６か
らの制御信号がミスヒットの場合、制御回路１１は、Ｒ
ＯＭ５の１０ビットのデータを選択して出力した後、こ
のデータをキャッシュメモリ８に書き込み、そのタグ部
にシフトレジスタ１の出力の上位７ビットを登録し、有
効ビットＶをセット（有効に）する。
【００１９】セレクタ６は、０カウントレジスタ４の３
ビット出力か、制御回路１１の３ビット出力のいずれか
を選択してシフタ７への入力とするものである。シフタ
７は、この３ビット入力が示す数に「＋１」を行って、
その数だけシフトレジスタ１の左シフト制御を行う。
ビット出力か、制御回路１１の３ビット出力のいずれか
を選択してシフタ７への入力とするものである。シフタ
７は、この３ビット入力が示す数に「＋１」を行って、
その数だけシフトレジスタ１の左シフト制御を行う。
【００２０】画像生成回路１２は、制御回路１１からの
ランレングスの６ビット、白／黒レジスタ２からの１ビ
ット、ターミネート符号／メークアップ符号（Ｔ／Ｍ）
を示す１ビットの合計８ビットから、実際のランレング
ス画像を生成するものである。画像生成回路１２の出力
は、ＦＩＦＯメモリ１３を介して画像情報として出力さ
れる。
ランレングスの６ビット、白／黒レジスタ２からの１ビ
ット、ターミネート符号／メークアップ符号（Ｔ／Ｍ）
を示す１ビットの合計８ビットから、実際のランレング
ス画像を生成するものである。画像生成回路１２の出力
は、ＦＩＦＯメモリ１３を介して画像情報として出力さ
れる。
【００２１】図５は、図４の復号装置におけるキャッシ
ュメモリ８と比較回路１０の構成例を示した図である。
キャッシュメモリ８は１６ラインから構成されている。
各ラインは、タグ部、有効ビット（Ｖ）、データ（ラン
レングス、Ｔ／Ｍ、ＭＨ符号系列で最初に現れた“１”
の後に続く実際の符号の残りビット数）から成ってい
る。０カウントレジスタ４の３ビットと白／黒レジスタ
２の１ビットの合計４ビットがラインを選択するための
インデックスとなっている。また、シフトレジスタ１で
最初に現れた“１”の後に続く７ビットの符号ビットが
タグとなっており、ライン内の各データが有効か無効か
を示す１ビットの有効ビット（Ｖ）をタグに付随させて
持たせている。
ュメモリ８と比較回路１０の構成例を示した図である。
キャッシュメモリ８は１６ラインから構成されている。
各ラインは、タグ部、有効ビット（Ｖ）、データ（ラン
レングス、Ｔ／Ｍ、ＭＨ符号系列で最初に現れた“１”
の後に続く実際の符号の残りビット数）から成ってい
る。０カウントレジスタ４の３ビットと白／黒レジスタ
２の１ビットの合計４ビットがラインを選択するための
インデックスとなっている。また、シフトレジスタ１で
最初に現れた“１”の後に続く７ビットの符号ビットが
タグとなっており、ライン内の各データが有効か無効か
を示す１ビットの有効ビット（Ｖ）をタグに付随させて
持たせている。
【００２２】比較回路１０は、比較器１０１と論理積ゲ
ート１０２から構成されている。比較器１０１は、シフ
トレジスタ１で最初に現れた“１”の後に続く符号７ビ
ットと、キャッシュメモリ８から出力されたタグ値７ビ
ットとを比較し、一致した場合にラインヒットを表す制
御信号を出力する。論理積ゲート１０２は、比較器１０
１からの制御信号と、キャッシュメモリ８から出力され
る１ビットの有効ビット値（Ｖ）との論理積を計算し出
力するものである。論理積ゲート１０２は、比較器１０
１からの制御信号がラインヒットで、かつ、有効ビット
値（Ｖ）が有効の場合にのみキャッシュヒットを示す制
御信号を出力し、それ以外の場合にはミスヒットの制御
信号を出力する。
ート１０２から構成されている。比較器１０１は、シフ
トレジスタ１で最初に現れた“１”の後に続く符号７ビ
ットと、キャッシュメモリ８から出力されたタグ値７ビ
ットとを比較し、一致した場合にラインヒットを表す制
御信号を出力する。論理積ゲート１０２は、比較器１０
１からの制御信号と、キャッシュメモリ８から出力され
る１ビットの有効ビット値（Ｖ）との論理積を計算し出
力するものである。論理積ゲート１０２は、比較器１０
１からの制御信号がラインヒットで、かつ、有効ビット
値（Ｖ）が有効の場合にのみキャッシュヒットを示す制
御信号を出力し、それ以外の場合にはミスヒットの制御
信号を出力する。
【００２３】次に、上記の復号装置の動作について説明
する。図４において、順次シリアルに伝送されてきたＭ
Ｈ符号系列の最初の８ビットが符号入力用のシフトレジ
スタ１に入力される。この入力された値を０カウント回
路３を用いて、シフトレジスタ１の左端のビット位置か
ら最初に現れる“１”の前の０個数を得て、その値を０
カウントレジスタ４に格納する。０カウントレジスタ４
に格納された値は、セレクタ６により選択されて、シフ
タ７に送られる。
する。図４において、順次シリアルに伝送されてきたＭ
Ｈ符号系列の最初の８ビットが符号入力用のシフトレジ
スタ１に入力される。この入力された値を０カウント回
路３を用いて、シフトレジスタ１の左端のビット位置か
ら最初に現れる“１”の前の０個数を得て、その値を０
カウントレジスタ４に格納する。０カウントレジスタ４
に格納された値は、セレクタ６により選択されて、シフ
タ７に送られる。
【００２４】シフタ７では、この値に１を加えた値だけ
シフトレジスタ１の内容を左シフトすると共に、左シフ
トされたビット数だけ次の符号ビットをシフトレジスタ
１に入力する。これにより、シフトレジスタ１には、最
初に現れた“１”の後に続く最大７ビットの符号ビット
がセットされる。そして、このシフトレジスタ１で最初
に現れた“１”の後に続く７ビットの符号ビットと、白
／黒レジスタ２からの１ビットと、０カウントレジスタ
４の値を、アドレス値として、ＲＯＭ５に入力する。Ｒ
ＯＭ５からは、ランレングス（ＲＬ）を表す６ビット
と、ターミネート符号／メークアップ符号を示す１ビッ
ト（Ｔ／Ｍ）と、最初に現れた“１”の後に続く実際の
符号の残りビット数（３ビット）の合計１０ビットが出
力される。
シフトレジスタ１の内容を左シフトすると共に、左シフ
トされたビット数だけ次の符号ビットをシフトレジスタ
１に入力する。これにより、シフトレジスタ１には、最
初に現れた“１”の後に続く最大７ビットの符号ビット
がセットされる。そして、このシフトレジスタ１で最初
に現れた“１”の後に続く７ビットの符号ビットと、白
／黒レジスタ２からの１ビットと、０カウントレジスタ
４の値を、アドレス値として、ＲＯＭ５に入力する。Ｒ
ＯＭ５からは、ランレングス（ＲＬ）を表す６ビット
と、ターミネート符号／メークアップ符号を示す１ビッ
ト（Ｔ／Ｍ）と、最初に現れた“１”の後に続く実際の
符号の残りビット数（３ビット）の合計１０ビットが出
力される。
【００２５】これは図８に示されている。一方、０カウ
ントレジスタ４の出力の３ビットと、白／黒レジスタ２
の１ビットの合計４ビットは、アドレスとして、キャッ
シュメモリ８にも入力される。
ントレジスタ４の出力の３ビットと、白／黒レジスタ２
の１ビットの合計４ビットは、アドレスとして、キャッ
シュメモリ８にも入力される。
【００２６】図５を参照して、キャッシュメモリ８で
は、０カウントレジスタ４の３ビットと白／黒レジスタ
２の１ビットの合計４ビットをインデックスとしてライ
ンを選ぶ。キャッシュメモリ８からは、選ばれたライン
のタグ７ビット、有効ビット値（Ｖ）の１ビット、デー
タ（ランレングス、Ｔ／Ｍ、最初に現れた“１”の後に
続く実際の符号の残りビット数）の１０ビットが出力さ
れる。選ばれたラインのタグは、比較器１０１に入力さ
れる。比較器１０１では、キャッシュメモリ８から出力
されたタグ値７ビットと、シフトレジスタ１で最初に現
れた“１”の後に続く７ビットとを比較し、一致した場
合にラインヒットを表す制御信号を出力する。論理積ゲ
ート１０２は、比較器１０１からの制御信号と、キャッ
シュメモリ８の選ばれたラインの有効ビット値（Ｖ）と
を受け、それらの論理積を計算して出力する。論理積ゲ
ート１０２からは、比較器１０１からの制御信号がライ
ンヒットで、かつ有効ビット値（Ｖ）が有効の場合にの
みキャッシュヒットを示す制御信号が出力され、それ以
外の場合にはミスヒットの制御信号が出力される。
は、０カウントレジスタ４の３ビットと白／黒レジスタ
２の１ビットの合計４ビットをインデックスとしてライ
ンを選ぶ。キャッシュメモリ８からは、選ばれたライン
のタグ７ビット、有効ビット値（Ｖ）の１ビット、デー
タ（ランレングス、Ｔ／Ｍ、最初に現れた“１”の後に
続く実際の符号の残りビット数）の１０ビットが出力さ
れる。選ばれたラインのタグは、比較器１０１に入力さ
れる。比較器１０１では、キャッシュメモリ８から出力
されたタグ値７ビットと、シフトレジスタ１で最初に現
れた“１”の後に続く７ビットとを比較し、一致した場
合にラインヒットを表す制御信号を出力する。論理積ゲ
ート１０２は、比較器１０１からの制御信号と、キャッ
シュメモリ８の選ばれたラインの有効ビット値（Ｖ）と
を受け、それらの論理積を計算して出力する。論理積ゲ
ート１０２からは、比較器１０１からの制御信号がライ
ンヒットで、かつ有効ビット値（Ｖ）が有効の場合にの
みキャッシュヒットを示す制御信号が出力され、それ以
外の場合にはミスヒットの制御信号が出力される。
【００２７】図４に戻って、比較回路１０からの制御信
号がキャッシュヒットの場合、制御回路１１は、キャッ
シュメモリ８から出力されるランレングス（ＲＬ）を表
す６ビットと、ターミネート符号／メークアップ符号
（Ｔ／Ｍ）を示す１ビットと、最初に現れた“１”の後
に続く実際の符号の残りビット数を表す３ビットの合計
１０ビットのデータを選択し出力する。比較回路１０か
らの制御信号がミスヒットの場合、制御回路１１は、Ｒ
ＯＭ５の１０ビットのデータを選択し出力する。
号がキャッシュヒットの場合、制御回路１１は、キャッ
シュメモリ８から出力されるランレングス（ＲＬ）を表
す６ビットと、ターミネート符号／メークアップ符号
（Ｔ／Ｍ）を示す１ビットと、最初に現れた“１”の後
に続く実際の符号の残りビット数を表す３ビットの合計
１０ビットのデータを選択し出力する。比較回路１０か
らの制御信号がミスヒットの場合、制御回路１１は、Ｒ
ＯＭ５の１０ビットのデータを選択し出力する。
【００２８】続いて制御回路１１は、このデータを０カ
ウントレジスタ４の３ビットと白／黒レジスタ２の１ビ
ットの合計４ビットで指定されるキャッシュメモリ８の
ラインに書き込む。制御回路１１は更に、そのラインの
タグ部にシフトレジスタ１の出力の上位７ビットを登録
し、有効ビット（Ｖ）をセットする。これらの値は、次
回以降のキャッシュメモリ８のアクセスに使用される。
ウントレジスタ４の３ビットと白／黒レジスタ２の１ビ
ットの合計４ビットで指定されるキャッシュメモリ８の
ラインに書き込む。制御回路１１は更に、そのラインの
タグ部にシフトレジスタ１の出力の上位７ビットを登録
し、有効ビット（Ｖ）をセットする。これらの値は、次
回以降のキャッシュメモリ８のアクセスに使用される。
【００２９】制御回路１１から出力される１０ビットの
データ（ＲＬ、Ｔ／Ｍ、最初に現れた“１”の後に続く
実際の符号の残りビット数）のうち、６ビットのランレ
ングス（ＲＬ）と１ビットのＴ／Ｍビットは、白／黒レ
ジスタ２の１ビットと共に画像生成回路１２にパラレル
入力される。これらのデータは、画像生成回路１２で画
像信号に復元された後、ＦＩＦＯメモリ１３にシリアル
入力される。ここで、Ｔ／Ｍビットの値がＭ（メークア
ップ符号）であった場合、ランレングスＲＬの値が６４
倍されて復号される。Ｔ／Ｍビットの値がＴ（ターミネ
ート符号）であった場合、ランレングスＲＬの値はその
まま復号され、白／黒レジスタ２の内容は反転される。
データ（ＲＬ、Ｔ／Ｍ、最初に現れた“１”の後に続く
実際の符号の残りビット数）のうち、６ビットのランレ
ングス（ＲＬ）と１ビットのＴ／Ｍビットは、白／黒レ
ジスタ２の１ビットと共に画像生成回路１２にパラレル
入力される。これらのデータは、画像生成回路１２で画
像信号に復元された後、ＦＩＦＯメモリ１３にシリアル
入力される。ここで、Ｔ／Ｍビットの値がＭ（メークア
ップ符号）であった場合、ランレングスＲＬの値が６４
倍されて復号される。Ｔ／Ｍビットの値がＴ（ターミネ
ート符号）であった場合、ランレングスＲＬの値はその
まま復号され、白／黒レジスタ２の内容は反転される。
【００３０】また、制御回路１１からは最初に現れた
“１”の後に続く実際の符号の残りビット数も出力さ
れ、セレクタ６により選択されてシフタ７に入力され
る。この最初に現れた“１”の後に続く実際の符号の残
りビット数は、次に復号化する符号の先頭位置を決める
情報となる。すなわち、制御回路１１から出力された最
初に現れた“１”の後に続く実際の符号の残りビット数
は、セレクタ６を介してシフタ７に供給される。シフタ
７は、その値だけシフトレジスタ１の内容を左シフト
し、シフトレジスタ１にはシフト数だけ符号ビットが入
力される。これにより、シフトレジスタ１には、次に復
号化しようとする符号がセットされる。上記の操作を符
号入力がなくなるまで実行して復号を行う。
“１”の後に続く実際の符号の残りビット数も出力さ
れ、セレクタ６により選択されてシフタ７に入力され
る。この最初に現れた“１”の後に続く実際の符号の残
りビット数は、次に復号化する符号の先頭位置を決める
情報となる。すなわち、制御回路１１から出力された最
初に現れた“１”の後に続く実際の符号の残りビット数
は、セレクタ６を介してシフタ７に供給される。シフタ
７は、その値だけシフトレジスタ１の内容を左シフト
し、シフトレジスタ１にはシフト数だけ符号ビットが入
力される。これにより、シフトレジスタ１には、次に復
号化しようとする符号がセットされる。上記の操作を符
号入力がなくなるまで実行して復号を行う。
【００３１】
【発明が解決しようとする課題】上記のような従来のＭ
Ｈ符号の復号装置では、可変長符号の一部をアドレス入
力として、キャッシュメモリ８をアクセスするため、キ
ャッシュメモリ８へのデータ格納に無駄が生じる。この
ため、キャッシュメモリ８へのヒット率も低いという問
題点があった。
Ｈ符号の復号装置では、可変長符号の一部をアドレス入
力として、キャッシュメモリ８をアクセスするため、キ
ャッシュメモリ８へのデータ格納に無駄が生じる。この
ため、キャッシュメモリ８へのヒット率も低いという問
題点があった。
【００３２】例えば、図４に示した復号装置で、最初に
黒１６（符号：０００００１０１１１）をデコードする
場合、０カウントレジスタ４の値は、０１０１（５）、
白／黒レジスタ２の値は黒（１）、最初に現れた“１”
の後に続く７ビットの符号は、０１１１ＸＸＸ（ただ
し、ＸＸＸは、符号系列で黒１６に続く次の符号の一
部）である。
黒１６（符号：０００００１０１１１）をデコードする
場合、０カウントレジスタ４の値は、０１０１（５）、
白／黒レジスタ２の値は黒（１）、最初に現れた“１”
の後に続く７ビットの符号は、０１１１ＸＸＸ（ただ
し、ＸＸＸは、符号系列で黒１６に続く次の符号の一
部）である。
【００３３】このため、キャッシュメモリ８に入力され
るアドレス（インデックス）は、０カウントレジスタ４
の３ビットと、白／黒レジスタ２の１ビットの合計４ビ
ットの値なので０１０１１、タグは最初に現れた“１”
の後に続く７ビットの符号なので、０１１１ＸＸＸとな
る。この場合、一番最初なので、キャッシュメモリ８に
はミスヒットで、ＲＯＭ５から、データ（ＲＬ、Ｔ／
Ｍ、最初に現れた“１”の後に続く実際の符号の残りビ
ット数）が読み出される。このデータは、キャッシュメ
モリ８の０１０１１番目のラインのデータ領域に格納さ
れる。同時にタグには０１１１ＸＸＸが格納され、有効
ビット（Ｖ）もセットされる。
るアドレス（インデックス）は、０カウントレジスタ４
の３ビットと、白／黒レジスタ２の１ビットの合計４ビ
ットの値なので０１０１１、タグは最初に現れた“１”
の後に続く７ビットの符号なので、０１１１ＸＸＸとな
る。この場合、一番最初なので、キャッシュメモリ８に
はミスヒットで、ＲＯＭ５から、データ（ＲＬ、Ｔ／
Ｍ、最初に現れた“１”の後に続く実際の符号の残りビ
ット数）が読み出される。このデータは、キャッシュメ
モリ８の０１０１１番目のラインのデータ領域に格納さ
れる。同時にタグには０１１１ＸＸＸが格納され、有効
ビット（Ｖ）もセットされる。
【００３４】次回以降のアクセスで黒１６の符号が来た
場合、キャッシュメモリ８へは、アドレス（インデック
ス）として、０１０１１が入力され、タグ値として、前
回格納した０１１１ＸＸＸが出力される。ただし、２回
目の黒１６の後に続く符号が、１回目の黒１６の後に続
く符号と同じである保証はないため、シフトレジスタ１
に格納された、最初に現れた“１”の後に続く７ビット
の符号は、０１１１ＹＹＹ（ただし、ＹＹＹは、符号系
列で２回目の黒１６に続く次の符号の一部）である。
場合、キャッシュメモリ８へは、アドレス（インデック
ス）として、０１０１１が入力され、タグ値として、前
回格納した０１１１ＸＸＸが出力される。ただし、２回
目の黒１６の後に続く符号が、１回目の黒１６の後に続
く符号と同じである保証はないため、シフトレジスタ１
に格納された、最初に現れた“１”の後に続く７ビット
の符号は、０１１１ＹＹＹ（ただし、ＹＹＹは、符号系
列で２回目の黒１６に続く次の符号の一部）である。
【００３５】ここで、符号系列で１回目の黒１６に続く
次の符号の一部である“ＸＸＸ”と、２回目の黒１６に
続く次の符号の一部である“ＹＹＹ”は必ずしも等しい
とは限らない。
次の符号の一部である“ＸＸＸ”と、２回目の黒１６に
続く次の符号の一部である“ＹＹＹ”は必ずしも等しい
とは限らない。
【００３６】従って、比較回路１０にシフトレジスタ１
から入力されるデータは、０１１１ＹＹＹであり、必ず
しも、キャッシュメモリ８からのタグ値０１１１ＸＸＸ
に等しいとは限らない。このため、黒１６の復号化デー
タがキャッシュメモリ８上にあるにも関わらず、キャッ
シュミスとなり、必ずヒットするわけではない。
から入力されるデータは、０１１１ＹＹＹであり、必ず
しも、キャッシュメモリ８からのタグ値０１１１ＸＸＸ
に等しいとは限らない。このため、黒１６の復号化デー
タがキャッシュメモリ８上にあるにも関わらず、キャッ
シュミスとなり、必ずヒットするわけではない。
【００３７】このように、従来のＭＨ符号等の可変長符
号の復号化装置では、キャッシュメモリのヒット、ミス
ヒットの判断は、キャッシュメモリへの入力アドレスの
一部と、キャッシュメモリに格納されたタグの一致／不
一致で行われる。この時、キャッシュメモリの入力アド
レスには、可変長符号の一部が使用される。ただし、こ
の符号が入力された時点では、どこまでが符号であるか
不明であるため、最大符号長より短い符号が対象の場
合、実際の符号データ以外のデータ（この符号の後続の
符号データ）が入力アドレス値の一部となる。また、キ
ャッシュメモリに格納されているタグ値にも、復号化変
換ＲＯＭへの入力アドレス（可変長符号の一部）が使わ
れるため、実際の符号データ以外のデータ（この符号の
後続の符号データ）がタグ値の一部となる。このため、
実際の符号データ以外のデータ部分が同一であるとは限
らないため、キャッシュメモリへの入力アドレスの一部
と、キャッシュメモリに格納されたタグとは一致せず、
ミスヒットとなる場合が出てくる。
号の復号化装置では、キャッシュメモリのヒット、ミス
ヒットの判断は、キャッシュメモリへの入力アドレスの
一部と、キャッシュメモリに格納されたタグの一致／不
一致で行われる。この時、キャッシュメモリの入力アド
レスには、可変長符号の一部が使用される。ただし、こ
の符号が入力された時点では、どこまでが符号であるか
不明であるため、最大符号長より短い符号が対象の場
合、実際の符号データ以外のデータ（この符号の後続の
符号データ）が入力アドレス値の一部となる。また、キ
ャッシュメモリに格納されているタグ値にも、復号化変
換ＲＯＭへの入力アドレス（可変長符号の一部）が使わ
れるため、実際の符号データ以外のデータ（この符号の
後続の符号データ）がタグ値の一部となる。このため、
実際の符号データ以外のデータ部分が同一であるとは限
らないため、キャッシュメモリへの入力アドレスの一部
と、キャッシュメモリに格納されたタグとは一致せず、
ミスヒットとなる場合が出てくる。
【００３８】したがって、復号化データがキャッシュメ
モリ上にあるにも関わらず、キャッシュミスとなる場合
が存在し、キャッシュメモリのヒット率が低いという問
題点があった。
モリ上にあるにも関わらず、キャッシュミスとなる場合
が存在し、キャッシュメモリのヒット率が低いという問
題点があった。
【００３９】また、上記の特開平９−１８５５４８号の
ように比較的短い符号長に対応する復号データを予め、
キャッシュメモリに転送し、このキャッシュメモリをロ
ックしてキャッシュミスを回避する場合は、参照すべき
対象データがキャッシュメモリ上に無いことに起因する
キャッシュメモリのミスヒットは削減できるが、上記の
復号化データがキャッシュメモリ上にあるにも関わら
ず、キャッシュミスとなる問題点は、従来同様、存在す
る。
ように比較的短い符号長に対応する復号データを予め、
キャッシュメモリに転送し、このキャッシュメモリをロ
ックしてキャッシュミスを回避する場合は、参照すべき
対象データがキャッシュメモリ上に無いことに起因する
キャッシュメモリのミスヒットは削減できるが、上記の
復号化データがキャッシュメモリ上にあるにも関わら
ず、キャッシュミスとなる問題点は、従来同様、存在す
る。
【００４０】そこで、本発明の課題は、キャッシュメモ
リに効率よくデータを格納し、ヒット率の向上を図っ
た、キャッシュメモリを用いた可変長符号の復号装置を
提供することにある。
リに効率よくデータを格納し、ヒット率の向上を図っ
た、キャッシュメモリを用いた可変長符号の復号装置を
提供することにある。
【００４１】
【課題を解決するための手段】本発明のＭＨ符号の復号
装置は、第１の部分と第２の部分からなる可変長符号の
前記第１の部分と第２の部分に基づいてアドレスとし、
当該アドレスに復号データ及び前記第２の部分の実符号
長を格納したＲＯＭと、前記可変長符号の第１の部分に
基づいてインデックスとし、第２の部分をタグとして、
前記復号データ及び前記第２の部分の実符号長を格納す
るキャッシュメモリとを備えた復号装置であって、被復
号可変長符号の前記第２の部分と前記キャッシュメモリ
のタグを前記キャッシュメモリ内の前記実符号長分だけ
比較することで、前記キャッシュメモリのヒット・ミス
ヒットの判定を行なうヒット・ミスヒット判断手段を備
えたことを特徴とする。特に、前記可変長符号はＭＨ符
号系列であり、前記第１の部分はＭＨ符号系列の先頭か
ら最初に１が出現するまでの０が続いた部分であり、前
記第２の部分はＭＨ符号の最初に１が出現した後の残り
の符号であり、前記キャッシュメモリのインデックスは
前記第１の部分の０の個数である。
装置は、第１の部分と第２の部分からなる可変長符号の
前記第１の部分と第２の部分に基づいてアドレスとし、
当該アドレスに復号データ及び前記第２の部分の実符号
長を格納したＲＯＭと、前記可変長符号の第１の部分に
基づいてインデックスとし、第２の部分をタグとして、
前記復号データ及び前記第２の部分の実符号長を格納す
るキャッシュメモリとを備えた復号装置であって、被復
号可変長符号の前記第２の部分と前記キャッシュメモリ
のタグを前記キャッシュメモリ内の前記実符号長分だけ
比較することで、前記キャッシュメモリのヒット・ミス
ヒットの判定を行なうヒット・ミスヒット判断手段を備
えたことを特徴とする。特に、前記可変長符号はＭＨ符
号系列であり、前記第１の部分はＭＨ符号系列の先頭か
ら最初に１が出現するまでの０が続いた部分であり、前
記第２の部分はＭＨ符号の最初に１が出現した後の残り
の符号であり、前記キャッシュメモリのインデックスは
前記第１の部分の０の個数である。
【００４２】なお、前記ヒット・ミスヒット判断手段
は、マスク回路と比較回路とから成り、前記マスク回路
は、ＭＨ符号系列で最初に現れた“１”の後に続く７ビ
ットの符号ビットと、前記キャッシュメモリから出力さ
れるタグ値７ビットと、データの一部である最初に現れ
た“１”以降の実際の符号の残りビット数とを受けて、
前記最初に現れた“１”以降の実際の符号の残りビット
数以外をマスクした符号７ビットと、前記最初に現れた
“１”以降の実際の符号の残りビット数以外をマスクし
たタグ値７ビットとを出力し、前記比較回路は、前記マ
スク回路でマスクされた符号７ビットと前記マスク回路
でマスクされたタグ値７ビットとを比較し、一致した場
合でかつ、前記キャッシュメモリから出力される１ビッ
トの有効ビット値（Ｖ）が有効の場合にのみキャッシュ
ヒットの制御信号を出力し、それ以外の場合にはミスヒ
ットの制御信号を出力することを特徴とする。
は、マスク回路と比較回路とから成り、前記マスク回路
は、ＭＨ符号系列で最初に現れた“１”の後に続く７ビ
ットの符号ビットと、前記キャッシュメモリから出力さ
れるタグ値７ビットと、データの一部である最初に現れ
た“１”以降の実際の符号の残りビット数とを受けて、
前記最初に現れた“１”以降の実際の符号の残りビット
数以外をマスクした符号７ビットと、前記最初に現れた
“１”以降の実際の符号の残りビット数以外をマスクし
たタグ値７ビットとを出力し、前記比較回路は、前記マ
スク回路でマスクされた符号７ビットと前記マスク回路
でマスクされたタグ値７ビットとを比較し、一致した場
合でかつ、前記キャッシュメモリから出力される１ビッ
トの有効ビット値（Ｖ）が有効の場合にのみキャッシュ
ヒットの制御信号を出力し、それ以外の場合にはミスヒ
ットの制御信号を出力することを特徴とする。
【００４３】また、前記マスク回路は、マスク値生成回
路と、第１、第２の論理積回路とから構成され、前記マ
スク値生成回路は、前記最初に現れた“１”以降の実際
の符号の残りビット数を受けて、前記最初に現れた
“１”以降の実際の符号の残りビット数以外を、マスク
値７ビットとして出力し、前記第１の論理積回路は、前
記マスク値７ビットと、前記キャッシュメモリから出力
されたタグ値７ビットとを受けて、これらの論理積を計
算することで、前記最初に現れた“１”以降の実際の符
号の残りビット数以外をマスクし、前記第２の論理積回
路は、前記マスク値７ビットと前記ＭＨ符号系列で最初
に現れた“１”の後に続く７ビットの符号ビットとを受
けて、これらの論理積を計算することで、最初に現れた
“１”以降の実際の符号の残りビット数以外をマスクす
ることを特徴とする。
路と、第１、第２の論理積回路とから構成され、前記マ
スク値生成回路は、前記最初に現れた“１”以降の実際
の符号の残りビット数を受けて、前記最初に現れた
“１”以降の実際の符号の残りビット数以外を、マスク
値７ビットとして出力し、前記第１の論理積回路は、前
記マスク値７ビットと、前記キャッシュメモリから出力
されたタグ値７ビットとを受けて、これらの論理積を計
算することで、前記最初に現れた“１”以降の実際の符
号の残りビット数以外をマスクし、前記第２の論理積回
路は、前記マスク値７ビットと前記ＭＨ符号系列で最初
に現れた“１”の後に続く７ビットの符号ビットとを受
けて、これらの論理積を計算することで、最初に現れた
“１”以降の実際の符号の残りビット数以外をマスクす
ることを特徴とする。
【００４４】更に、前記比較回路は、比較器と論理積ゲ
ートとから構成され、前記比較器は、前記マスク回路で
マスクされた符号７ビットと前記マスク回路でマスクさ
れたタグ値７ビットとを比較して、一致した場合にライ
ンヒットを表す制御信号を出力し、前記論理積ゲート
は、前記比較器からの制御信号と、前記キャッシュメモ
リから出力される１ビットの有効ビット値（Ｖ）との論
理積を計算して、前記比較器からの制御信号がラインヒ
ットで、かつ、前記有効ビット値（Ｖ）が有効の場合に
のみキャッシュヒットを示す制御信号を出力し、それ以
外の場合にはミスヒットの制御信号を出力することを特
徴とする。
ートとから構成され、前記比較器は、前記マスク回路で
マスクされた符号７ビットと前記マスク回路でマスクさ
れたタグ値７ビットとを比較して、一致した場合にライ
ンヒットを表す制御信号を出力し、前記論理積ゲート
は、前記比較器からの制御信号と、前記キャッシュメモ
リから出力される１ビットの有効ビット値（Ｖ）との論
理積を計算して、前記比較器からの制御信号がラインヒ
ットで、かつ、前記有効ビット値（Ｖ）が有効の場合に
のみキャッシュヒットを示す制御信号を出力し、それ以
外の場合にはミスヒットの制御信号を出力することを特
徴とする。
【００４５】本発明によればまた、前記キャッシュメモ
リを複数個有し、前記ヒット・ミスヒット判断手段は、
前記複数のキャッシュメモリのそれぞれに対応して設け
られたマスク回路と比較回路とを含み、前記各マスク回
路は、ＭＨ符号系列で最初に現れた“１”の後に続く７
ビットの符号ビットと、対応する前記キャッシュメモリ
から出力されるタグ値７ビットと、データの一部である
最初に現れた“１”以降の実際の符号の残りビット数と
を受けて、前記最初に現れた“１”以降の実際の符号の
残りビット数以外をマスクした符号７ビットと、前記最
初に現れた“１”以降の実際の符号の残りビット数以外
をマスクしたタグ値７ビットとを出力し、前記各比較回
路は、対応する前記マスク回路でマスクされた符号７ビ
ットと対応する前記マスク回路でマスクされたタグ値７
ビットとを比較し、一致した場合でかつ、前記キャッシ
ュメモリから出力される１ビットの有効ビット値（Ｖ）
が有効の場合にのみキャッシュヒットの制御信号を出力
し、それ以外の場合にはミスヒットの制御信号を出力す
る復号装置が提供される。この場合、該復号装置は更
に、制御回路と、符号入力用のシフトレジスタと、入力
符号系列で最初に“１”が出現するまでの最大７個の連
続した“０”の数を検出して３ビットを出力する０検出
手段と、前記０検出手段の検出結果の３ビットと、最初
に現れた“１”以降の７ビットの符号ビットと、対象と
なる画像の白／黒を示す１ビットとの合計１１ビットを
アドレス入力とし、実際に復号するランレングス（Ｒ
Ｌ）を表す６ビットと、ターミネート符号／メークアッ
プ符号（Ｔ／Ｍ）を示す１ビットと、最初に現れた
“１”以降の実際の符号の残りビット数を表す３ビット
の合計１０ビットを出力する復号化変換用ＲＯＭと、複
数の前記比較回路からの制御信号のいずれかがキャッシ
ュヒットの場合に、キャッシュヒットの制御信号を前記
制御回路に出力すると共に、どのキャッシュメモリがキ
ャッシュヒットしたかを示す判定信号を出力し、どの制
御信号もキャッシュミスの場合は、ミスヒットの制御信
号を前記制御回路に出力する判定回路と、前記判定信号
を受けて、該判定信号に基づいて、複数のキャッシュメ
モリのそれぞれから出力される１０ビットのデータのう
ち、キャッシュヒットしたキャッシュメモリから出力さ
れる前記１０ビットのデータを選択して出力する第１の
セレクタと、複数の前記キャッシュメモリからそれぞれ
出力される１ビットの有効ビット値（Ｖ）を受け、有効
ビット値（Ｖ）が無効となっているものがあれば、その
キャッシュメモリを選択するための選択制御信号を出力
し、いずれの有効ビット値（Ｖ）も有効であった場合に
は、複数の前記キャッシュメモリのうち、いずれか一つ
を強制的に選択して、それを示す選択制御信号を出力す
る選択回路と、前記選択制御信号を受けて、該選択制御
信号に基づいて、複数の前記キャッシュメモリのいずれ
か一つを選択する第２のセレクタとを含み、前記判定回
路からの制御信号がミスヒットの場合、前記制御回路
は、前記復号化変換用ＲＯＭの１０ビットのデータを選
択して出力した後、このデータを前記第２のセレクタへ
も出力し、選択されたキャッシュメモリは、前記０検出
手段からの３ビットと画像の白／黒を示す１ビットの合
計４ビットで指定されるラインに、前記第２のセレクタ
を介して、１０ビットのデータを書き込むと共に、デー
タを書き込んだラインのタグ部に前記シフトレジスタの
出力の上位７ビットを登録し、かつ有効ビット値（Ｖ）
をセットし、これらの値が、次回以降のキャッシュメモ
リのアクセスに使用されることを特徴とする。
リを複数個有し、前記ヒット・ミスヒット判断手段は、
前記複数のキャッシュメモリのそれぞれに対応して設け
られたマスク回路と比較回路とを含み、前記各マスク回
路は、ＭＨ符号系列で最初に現れた“１”の後に続く７
ビットの符号ビットと、対応する前記キャッシュメモリ
から出力されるタグ値７ビットと、データの一部である
最初に現れた“１”以降の実際の符号の残りビット数と
を受けて、前記最初に現れた“１”以降の実際の符号の
残りビット数以外をマスクした符号７ビットと、前記最
初に現れた“１”以降の実際の符号の残りビット数以外
をマスクしたタグ値７ビットとを出力し、前記各比較回
路は、対応する前記マスク回路でマスクされた符号７ビ
ットと対応する前記マスク回路でマスクされたタグ値７
ビットとを比較し、一致した場合でかつ、前記キャッシ
ュメモリから出力される１ビットの有効ビット値（Ｖ）
が有効の場合にのみキャッシュヒットの制御信号を出力
し、それ以外の場合にはミスヒットの制御信号を出力す
る復号装置が提供される。この場合、該復号装置は更
に、制御回路と、符号入力用のシフトレジスタと、入力
符号系列で最初に“１”が出現するまでの最大７個の連
続した“０”の数を検出して３ビットを出力する０検出
手段と、前記０検出手段の検出結果の３ビットと、最初
に現れた“１”以降の７ビットの符号ビットと、対象と
なる画像の白／黒を示す１ビットとの合計１１ビットを
アドレス入力とし、実際に復号するランレングス（Ｒ
Ｌ）を表す６ビットと、ターミネート符号／メークアッ
プ符号（Ｔ／Ｍ）を示す１ビットと、最初に現れた
“１”以降の実際の符号の残りビット数を表す３ビット
の合計１０ビットを出力する復号化変換用ＲＯＭと、複
数の前記比較回路からの制御信号のいずれかがキャッシ
ュヒットの場合に、キャッシュヒットの制御信号を前記
制御回路に出力すると共に、どのキャッシュメモリがキ
ャッシュヒットしたかを示す判定信号を出力し、どの制
御信号もキャッシュミスの場合は、ミスヒットの制御信
号を前記制御回路に出力する判定回路と、前記判定信号
を受けて、該判定信号に基づいて、複数のキャッシュメ
モリのそれぞれから出力される１０ビットのデータのう
ち、キャッシュヒットしたキャッシュメモリから出力さ
れる前記１０ビットのデータを選択して出力する第１の
セレクタと、複数の前記キャッシュメモリからそれぞれ
出力される１ビットの有効ビット値（Ｖ）を受け、有効
ビット値（Ｖ）が無効となっているものがあれば、その
キャッシュメモリを選択するための選択制御信号を出力
し、いずれの有効ビット値（Ｖ）も有効であった場合に
は、複数の前記キャッシュメモリのうち、いずれか一つ
を強制的に選択して、それを示す選択制御信号を出力す
る選択回路と、前記選択制御信号を受けて、該選択制御
信号に基づいて、複数の前記キャッシュメモリのいずれ
か一つを選択する第２のセレクタとを含み、前記判定回
路からの制御信号がミスヒットの場合、前記制御回路
は、前記復号化変換用ＲＯＭの１０ビットのデータを選
択して出力した後、このデータを前記第２のセレクタへ
も出力し、選択されたキャッシュメモリは、前記０検出
手段からの３ビットと画像の白／黒を示す１ビットの合
計４ビットで指定されるラインに、前記第２のセレクタ
を介して、１０ビットのデータを書き込むと共に、デー
タを書き込んだラインのタグ部に前記シフトレジスタの
出力の上位７ビットを登録し、かつ有効ビット値（Ｖ）
をセットし、これらの値が、次回以降のキャッシュメモ
リのアクセスに使用されることを特徴とする。
【００４６】
【作用】本発明では、可変長符号をアドレスとしてキャ
ッシュメモリをアクセスして復号化する。その際、キャ
ッシュメモリのヒット、ミスヒットの判断は、最初に現
れた“１”の後に続く７ビットの符号とキャッシュメモ
リに格納されたタグの一致／不一致で行われる。ここ
で、キャッシュメモリのヒット、ミスヒットの判断を、
キャッシュメモリから出力される最初に現れた“１”以
降の実際の符号の残りビット数を表す３ビットの情報を
使って、実符号長分以外をマスクし、比較することで行
うようにして、キャッシュメモリのヒット率を向上させ
ている。
ッシュメモリをアクセスして復号化する。その際、キャ
ッシュメモリのヒット、ミスヒットの判断は、最初に現
れた“１”の後に続く７ビットの符号とキャッシュメモ
リに格納されたタグの一致／不一致で行われる。ここ
で、キャッシュメモリのヒット、ミスヒットの判断を、
キャッシュメモリから出力される最初に現れた“１”以
降の実際の符号の残りビット数を表す３ビットの情報を
使って、実符号長分以外をマスクし、比較することで行
うようにして、キャッシュメモリのヒット率を向上させ
ている。
【００４７】
【発明の実施の形態】次に、本発明の実施の形態につい
て説明する。図１は、本発明のＭＨ符号の復号装置の第
１の実施の形態を示すブロック図であり、マスク回路９
を備えた点に特徴を有する。図４に示された要素と同じ
部分には同一番号を付している。図１において、符号入
力用のシフトレジスタ１は、ＭＨ符号系列をビットシリ
アルに入力する８ビットのシフトレジスタであり、シフ
タ７により左シフト制御がなされる。０カウント回路３
は、シフトレジスタ１における入力系列で最初に“１”
が出現するまでの最大７個の連続した“０”の数を計数
するものである。白／黒レジスタ２は、画像の白または
黒の色指定をなす１ビットのレジスタである。ここで、
白／黒レジスタ２の内容は、後述の制御回路１１の出力
Ｔ／Ｍビットの値がＴを示す時、反転されるようになっ
ている。０カウントレジスタ４は、０カウント回路３の
計数出力である３ビットを保持するレジスタである。
て説明する。図１は、本発明のＭＨ符号の復号装置の第
１の実施の形態を示すブロック図であり、マスク回路９
を備えた点に特徴を有する。図４に示された要素と同じ
部分には同一番号を付している。図１において、符号入
力用のシフトレジスタ１は、ＭＨ符号系列をビットシリ
アルに入力する８ビットのシフトレジスタであり、シフ
タ７により左シフト制御がなされる。０カウント回路３
は、シフトレジスタ１における入力系列で最初に“１”
が出現するまでの最大７個の連続した“０”の数を計数
するものである。白／黒レジスタ２は、画像の白または
黒の色指定をなす１ビットのレジスタである。ここで、
白／黒レジスタ２の内容は、後述の制御回路１１の出力
Ｔ／Ｍビットの値がＴを示す時、反転されるようになっ
ている。０カウントレジスタ４は、０カウント回路３の
計数出力である３ビットを保持するレジスタである。
【００４８】ＲＯＭ５は、復号化変換用テーブルが予め
格納されている記憶回路である。ＲＯＭ５は、０カウン
トレジスタ４の３ビットと、シフトレジスタ１で最初に
現れた“１”の後に続く７ビットの符号ビットと、画像
の白または黒の色を指定する白／黒レジスタ２の１ビッ
トとの合計１１ビットをアドレス入力とする。ＲＯＭ５
はまた、実際に復号するランレングス（ＲＬ）を表す６
ビットと、ターミネート符号／メークアップ符号（Ｔ／
Ｍ）を示す１ビットと、シフトレジスタ１で最初に現れ
た“１”の後に続く実際の符号の残りビット数を表す３
ビットの合計１０ビットを出力する。
格納されている記憶回路である。ＲＯＭ５は、０カウン
トレジスタ４の３ビットと、シフトレジスタ１で最初に
現れた“１”の後に続く７ビットの符号ビットと、画像
の白または黒の色を指定する白／黒レジスタ２の１ビッ
トとの合計１１ビットをアドレス入力とする。ＲＯＭ５
はまた、実際に復号するランレングス（ＲＬ）を表す６
ビットと、ターミネート符号／メークアップ符号（Ｔ／
Ｍ）を示す１ビットと、シフトレジスタ１で最初に現れ
た“１”の後に続く実際の符号の残りビット数を表す３
ビットの合計１０ビットを出力する。
【００４９】キャッシュメモリ８は、高速に読み書きが
可能なメモリであり、アドレス入力として、０カウント
レジスタの３ビットと、白／黒レジスタ２の１ビットの
合計４ビットが入力される。マスク回路９には、シフト
レジスタ１の上位７ビット（最初に現れた“１”の後に
続く７ビットの符号）と、キャッシュメモリ８から出力
されるタグ値７ビットと、キャッシュメモリ８から出力
されるデータの一部である、最初に現れた“１”の後に
続く実際の符号の残りビット数が入力される。マスク回
路９からは、最初に現れた“１”の後に続く実際の符号
の残りビット数以外をマスクしたシフトレジスタ１の上
位７ビットと、最初に現れた“１”の後に続く実際の符
号の残りビット数以外をマスクしたタグ値７ビットとが
出力される。
可能なメモリであり、アドレス入力として、０カウント
レジスタの３ビットと、白／黒レジスタ２の１ビットの
合計４ビットが入力される。マスク回路９には、シフト
レジスタ１の上位７ビット（最初に現れた“１”の後に
続く７ビットの符号）と、キャッシュメモリ８から出力
されるタグ値７ビットと、キャッシュメモリ８から出力
されるデータの一部である、最初に現れた“１”の後に
続く実際の符号の残りビット数が入力される。マスク回
路９からは、最初に現れた“１”の後に続く実際の符号
の残りビット数以外をマスクしたシフトレジスタ１の上
位７ビットと、最初に現れた“１”の後に続く実際の符
号の残りビット数以外をマスクしたタグ値７ビットとが
出力される。
【００５０】比較回路１０は、マスク回路９を介してマ
スクされたシフトレジスタ１の出力の上位７ビットと、
マスク回路９でマスクされたキャッシュメモリ８から出
力されたタグ値７ビットとを比較する。比較回路１０
は、比較の結果、一致した場合でかつ、キャッシュメモ
リ８から出力される１ビットの有効ビット値（Ｖ）が有
効の場合にのみ制御回路１１にキャッシュヒットを示す
制御信号を出力する。比較回路１０は、それ以外の場合
にはミスヒットの制御信号を出力する。
スクされたシフトレジスタ１の出力の上位７ビットと、
マスク回路９でマスクされたキャッシュメモリ８から出
力されたタグ値７ビットとを比較する。比較回路１０
は、比較の結果、一致した場合でかつ、キャッシュメモ
リ８から出力される１ビットの有効ビット値（Ｖ）が有
効の場合にのみ制御回路１１にキャッシュヒットを示す
制御信号を出力する。比較回路１０は、それ以外の場合
にはミスヒットの制御信号を出力する。
【００５１】制御回路１１は、比較回路１０からの制御
信号がキャッシュヒットの場合はキャッシュメモリ８か
ら出力されるランレングス（ＲＬ）を表す６ビットと、
ターミネート符号／メークアップ符号（Ｔ／Ｍ）を示す
１ビットと、シフトレジスタ１で最初に現れた“１”の
後に続く実際の符号の残りビット数を表す３ビットの合
計１０ビットのデータを選択し出力する。比較回路６か
らの制御信号がミスヒットの場合、制御回路１１は、Ｒ
ＯＭ５の１０ビットのデータを選択し出力した後、この
データをキャッシュメモリ８に書き込み、そのタグ部に
シフトレジスタ１の出力の上位７ビットを登録し、有効
ビット（Ｖ）をセットする。
信号がキャッシュヒットの場合はキャッシュメモリ８か
ら出力されるランレングス（ＲＬ）を表す６ビットと、
ターミネート符号／メークアップ符号（Ｔ／Ｍ）を示す
１ビットと、シフトレジスタ１で最初に現れた“１”の
後に続く実際の符号の残りビット数を表す３ビットの合
計１０ビットのデータを選択し出力する。比較回路６か
らの制御信号がミスヒットの場合、制御回路１１は、Ｒ
ＯＭ５の１０ビットのデータを選択し出力した後、この
データをキャッシュメモリ８に書き込み、そのタグ部に
シフトレジスタ１の出力の上位７ビットを登録し、有効
ビット（Ｖ）をセットする。
【００５２】セレクタ６は、０カウントレジスタ４の３
ビット出力か制御回路１１の３ビット出力のいずれかを
選択してシフタ７への入力とする。シフタ７はこの３ビ
ット入力が示す数に「＋１」を行って、その数だけシフ
トレジスタ１の左シフト制御を行う。
ビット出力か制御回路１１の３ビット出力のいずれかを
選択してシフタ７への入力とする。シフタ７はこの３ビ
ット入力が示す数に「＋１」を行って、その数だけシフ
トレジスタ１の左シフト制御を行う。
【００５３】画像生成回路１２は、制御回路１１からの
ランレングスの６ビット、白／黒レジスタ２からの１ビ
ット、ターミネート符号／メークアップ符号（Ｔ／Ｍ）
を示す１ビットの合計８ビットから、実際のランレング
ス画像を生成する。生成されたランレングス画像は、Ｆ
ＩＦＯメモリ１３を介して画像情報として出力される。
ランレングスの６ビット、白／黒レジスタ２からの１ビ
ット、ターミネート符号／メークアップ符号（Ｔ／Ｍ）
を示す１ビットの合計８ビットから、実際のランレング
ス画像を生成する。生成されたランレングス画像は、Ｆ
ＩＦＯメモリ１３を介して画像情報として出力される。
【００５４】図２は、図１における復号装置のキャッシ
ュメモリ８とマスク回路９と比較回路１０の構成例を示
した図である。図２において、キャッシュメモリ８は１
６ラインから構成される。各ラインは、タグ部、有効ビ
ット（Ｖ）、データ（ランレングス、Ｔ／Ｍ、最初に現
れた“１”の後に続く実際の符号の残りビット数）から
成っている。０カウントレジスタ４の３ビットと白／黒
レジスタ２の１ビットの合計４ビットがラインを選択す
るためのインデックスとなっている。また、シフトレジ
スタ１で最初に現れた“１”の後に続く７ビットがタグ
となっており、ライン内の各データが有効か無効かを示
す１ビットの有効ビット（Ｖ）をタグに付随させて持た
せている。
ュメモリ８とマスク回路９と比較回路１０の構成例を示
した図である。図２において、キャッシュメモリ８は１
６ラインから構成される。各ラインは、タグ部、有効ビ
ット（Ｖ）、データ（ランレングス、Ｔ／Ｍ、最初に現
れた“１”の後に続く実際の符号の残りビット数）から
成っている。０カウントレジスタ４の３ビットと白／黒
レジスタ２の１ビットの合計４ビットがラインを選択す
るためのインデックスとなっている。また、シフトレジ
スタ１で最初に現れた“１”の後に続く７ビットがタグ
となっており、ライン内の各データが有効か無効かを示
す１ビットの有効ビット（Ｖ）をタグに付随させて持た
せている。
【００５５】マスク回路９は、マスク値生成回路９１
と、論理積回路９２、９３とから構成されている。マス
ク値生成回路９１には、最初に現れた“１”の後に続く
実際の符号の残りビット数（３ビット）が入力される。
マスク値生成回路９１は、最初に現れた“１”の後に続
く実際の符号の残りビット数以外を、後段の論理積回路
９２、９３でマスクするためのマスク値（７ビット）を
出力する。
と、論理積回路９２、９３とから構成されている。マス
ク値生成回路９１には、最初に現れた“１”の後に続く
実際の符号の残りビット数（３ビット）が入力される。
マスク値生成回路９１は、最初に現れた“１”の後に続
く実際の符号の残りビット数以外を、後段の論理積回路
９２、９３でマスクするためのマスク値（７ビット）を
出力する。
【００５６】例えば、ＭＨ符号系列で最初に現れた
“１”の後に続く実際の符号の残りビット数が０１１
（３）の場合、マスク値は、１１１００００となる。論
理積回路９２には、このマスク値７ビットと、キャッシ
ュメモリ８から出力されたタグ値７ビットとが入力され
る。論理積回路９２は、これらの論理積を計算すること
で、最初に現れた“１”の後に続く実際の符号の残りビ
ット数以外をマスクする。一方、論理積回路９３には、
マスク値７ビットと、シフトレジスタ１で最初に現れた
“１”の後に続く７ビットの符号ビットが入力される。
論理積回路９３は、これらの論理積を計算することで、
最初に現れた“１”の後に続く実際の符号の残りビット
数以外をマスクする。
“１”の後に続く実際の符号の残りビット数が０１１
（３）の場合、マスク値は、１１１００００となる。論
理積回路９２には、このマスク値７ビットと、キャッシ
ュメモリ８から出力されたタグ値７ビットとが入力され
る。論理積回路９２は、これらの論理積を計算すること
で、最初に現れた“１”の後に続く実際の符号の残りビ
ット数以外をマスクする。一方、論理積回路９３には、
マスク値７ビットと、シフトレジスタ１で最初に現れた
“１”の後に続く７ビットの符号ビットが入力される。
論理積回路９３は、これらの論理積を計算することで、
最初に現れた“１”の後に続く実際の符号の残りビット
数以外をマスクする。
【００５７】比較回路１０は、比較器１０１と論理積ゲ
ート１０２から構成されている。比較器１０１は、マス
ク回路９を介してマスクされた、シフトレジスタ１で最
初に現れた“１”の後に続く７ビットと、マスク回路９
を介してマスクされた、キャッシュメモリ８から出力さ
れたタグ値７ビットとを比較し、一致した場合にライン
ヒットを表す制御信号を出力する。論理積ゲート１０２
は、比較器１０１からの制御信号と、キャッシュメモリ
８から出力される１ビットの有効ビット値（Ｖ）との論
理積を計算して出力する。論理積ゲート１０２は、比較
器１０１からの制御信号がラインヒットで、かつ、有効
ビット値（Ｖ）が有効の場合にのみキャッシュヒットを
示す制御信号を出力し、それ以外の場合にはミスヒット
の制御信号を出力する。
ート１０２から構成されている。比較器１０１は、マス
ク回路９を介してマスクされた、シフトレジスタ１で最
初に現れた“１”の後に続く７ビットと、マスク回路９
を介してマスクされた、キャッシュメモリ８から出力さ
れたタグ値７ビットとを比較し、一致した場合にライン
ヒットを表す制御信号を出力する。論理積ゲート１０２
は、比較器１０１からの制御信号と、キャッシュメモリ
８から出力される１ビットの有効ビット値（Ｖ）との論
理積を計算して出力する。論理積ゲート１０２は、比較
器１０１からの制御信号がラインヒットで、かつ、有効
ビット値（Ｖ）が有効の場合にのみキャッシュヒットを
示す制御信号を出力し、それ以外の場合にはミスヒット
の制御信号を出力する。
【００５８】次に、第１の実施の形態による復号装置の
動作について説明する。図１において、順次シリアルに
伝送されてきたＭＨ符号系列の最初の８ビットが符号入
力用のシフトレジスタ１に入力される。この入力された
値を０カウント回路３を用いて、シフトレジスタ１の左
端のビット位置から最初に現れる“１”の前の０個数を
得て、その値を０カウントレジスタ４に格納する。０カ
ウントレジスタ４に格納された値は、セレクタ６により
選択されて、シフタ７に送られる。
動作について説明する。図１において、順次シリアルに
伝送されてきたＭＨ符号系列の最初の８ビットが符号入
力用のシフトレジスタ１に入力される。この入力された
値を０カウント回路３を用いて、シフトレジスタ１の左
端のビット位置から最初に現れる“１”の前の０個数を
得て、その値を０カウントレジスタ４に格納する。０カ
ウントレジスタ４に格納された値は、セレクタ６により
選択されて、シフタ７に送られる。
【００５９】シフタ７では、この値に１を加えた値だけ
シフトレジスタ１の内容を左シフトすると共に、左シフ
トされたビット数だけ次の符号ビットをシフトレジスタ
１に入力する。これにより、シフトレジスタ１には、最
初に現れた“１”の後に続く最大７ビットの符号ビット
がセットされる。そして、ＲＯＭ５には、最初に現れた
“１”の後に続く７ビットの符号ビットと、白／黒レジ
スタ２のからの１ビットと、０カウントレジスタ４の３
ビットの合計１１ビットがアドレス値として、入力され
る。ＲＯＭ５からは、ランレングス（ＲＬ）を表す６ビ
ットと、ターミネート符号／メークアップ符号（Ｔ／
Ｍ）を示す１ビットと、最初に現れた“１”の後に続く
符号ビットのビット数（３ビット）の合計１０ビットが
出力される。
シフトレジスタ１の内容を左シフトすると共に、左シフ
トされたビット数だけ次の符号ビットをシフトレジスタ
１に入力する。これにより、シフトレジスタ１には、最
初に現れた“１”の後に続く最大７ビットの符号ビット
がセットされる。そして、ＲＯＭ５には、最初に現れた
“１”の後に続く７ビットの符号ビットと、白／黒レジ
スタ２のからの１ビットと、０カウントレジスタ４の３
ビットの合計１１ビットがアドレス値として、入力され
る。ＲＯＭ５からは、ランレングス（ＲＬ）を表す６ビ
ットと、ターミネート符号／メークアップ符号（Ｔ／
Ｍ）を示す１ビットと、最初に現れた“１”の後に続く
符号ビットのビット数（３ビット）の合計１０ビットが
出力される。
【００６０】これは、図８に示されている通りである。
一方、０カウントレジスタ４の出力の３ビットと、白／
黒レジスタ２からの１ビットの合計４ビットは、アドレ
スとして、キャッシュメモリ８にも入力される。
一方、０カウントレジスタ４の出力の３ビットと、白／
黒レジスタ２からの１ビットの合計４ビットは、アドレ
スとして、キャッシュメモリ８にも入力される。
【００６１】図２を参照して、キャッシュメモリ８で
は、０カウントレジスタ４の３ビットと白／黒レジスタ
２の１ビットの合計４ビットをインデックスとしてライ
ンを選ぶ。キャッシュメモリ８からは、選ばれたライン
のタグ７ビット、有効ビット値（Ｖ）の１ビット、デー
タ（ランレングス、Ｔ／Ｍ、最初に現れた“１”の後に
続く実際の符号の残りビット数）の合計１０ビットが出
力される。
は、０カウントレジスタ４の３ビットと白／黒レジスタ
２の１ビットの合計４ビットをインデックスとしてライ
ンを選ぶ。キャッシュメモリ８からは、選ばれたライン
のタグ７ビット、有効ビット値（Ｖ）の１ビット、デー
タ（ランレングス、Ｔ／Ｍ、最初に現れた“１”の後に
続く実際の符号の残りビット数）の合計１０ビットが出
力される。
【００６２】キャッシュメモリ８から出力された１０ビ
ットのデータの内、最初に現れた“１”の後に続く実際
の符号の残りビット数（３ビット）が、マスク回路９の
マスク値生成回路９１に入力される。マスク回路９は、
最初に現れた“１”の後に続く実際の符号の残りビット
数以外を、論理積回路９２、９３でマスクするためのマ
スク値（７ビット）として出力する。
ットのデータの内、最初に現れた“１”の後に続く実際
の符号の残りビット数（３ビット）が、マスク回路９の
マスク値生成回路９１に入力される。マスク回路９は、
最初に現れた“１”の後に続く実際の符号の残りビット
数以外を、論理積回路９２、９３でマスクするためのマ
スク値（７ビット）として出力する。
【００６３】例えば、黒１６（０００００１０１１１）
の場合、ＭＨ符号系列で最初に現れた“１”の後に続く
符号は０１１１で、最初に現れた“１”の後に続く実際
の符号の残りビット数は４である。このため、“１０
０”（４）がマスク値生成回路９１に入力され、マスク
値生成回路９１からはマスク値として１１１１０００が
出力される。論理積回路９２には、マスク値生成回路９
１から出力されるマスク値７ビットと、キャッシュメモ
リ８から出力されたタグ値７ビットとが入力される。論
理積回路９２は、これらの論理積を計算することで、最
初に現れた“１”の後に続く実際の符号の残りビット数
以外をマスクする。一方、論理積回路９３には、マスク
値生成回路９１から出力されるマスク値７ビットと、シ
フトレジスタ１で最初に現れた“１”の後に続く７ビッ
トの符号ビットが入力される。論理積回路９３は、これ
らの論理積を計算することで、最初に現れた“１”の後
に続く実際の符号の残りビット数以外をマスクする。
の場合、ＭＨ符号系列で最初に現れた“１”の後に続く
符号は０１１１で、最初に現れた“１”の後に続く実際
の符号の残りビット数は４である。このため、“１０
０”（４）がマスク値生成回路９１に入力され、マスク
値生成回路９１からはマスク値として１１１１０００が
出力される。論理積回路９２には、マスク値生成回路９
１から出力されるマスク値７ビットと、キャッシュメモ
リ８から出力されたタグ値７ビットとが入力される。論
理積回路９２は、これらの論理積を計算することで、最
初に現れた“１”の後に続く実際の符号の残りビット数
以外をマスクする。一方、論理積回路９３には、マスク
値生成回路９１から出力されるマスク値７ビットと、シ
フトレジスタ１で最初に現れた“１”の後に続く７ビッ
トの符号ビットが入力される。論理積回路９３は、これ
らの論理積を計算することで、最初に現れた“１”の後
に続く実際の符号の残りビット数以外をマスクする。
【００６４】比較回路１０では、キャッシュメモリ８か
ら出力されたタグ値をマスク回路９を介してマスクした
７ビットと、シフトレジスタ１で最初に現れた“１”の
後に続く７ビットの符号ビットをマスク回路９を介して
マスクした７ビットとを比較する。比較回路１０は、比
較の結果、一致した場合にラインヒットを表す制御信号
を出力する。比較器１０１からの制御信号と、キャッシ
ュメモリ８の選ばれたラインの有効ビット値（Ｖ）とが
比較回路１０の論理積ゲート１０２に入力される。論理
積ゲート１０２は、これらの論理積を計算し出力する。
論理積ゲート１０２からは、比較器１０１からの制御信
号がラインヒットで、かつ、有効ビット値（Ｖ）が有効
の場合にのみキャッシュヒットを示す制御信号を出力
し、それ以外の場合にはミスヒットの制御信号を出力す
る。
ら出力されたタグ値をマスク回路９を介してマスクした
７ビットと、シフトレジスタ１で最初に現れた“１”の
後に続く７ビットの符号ビットをマスク回路９を介して
マスクした７ビットとを比較する。比較回路１０は、比
較の結果、一致した場合にラインヒットを表す制御信号
を出力する。比較器１０１からの制御信号と、キャッシ
ュメモリ８の選ばれたラインの有効ビット値（Ｖ）とが
比較回路１０の論理積ゲート１０２に入力される。論理
積ゲート１０２は、これらの論理積を計算し出力する。
論理積ゲート１０２からは、比較器１０１からの制御信
号がラインヒットで、かつ、有効ビット値（Ｖ）が有効
の場合にのみキャッシュヒットを示す制御信号を出力
し、それ以外の場合にはミスヒットの制御信号を出力す
る。
【００６５】図１に戻って、比較回路１０からの制御信
号がキャッシュヒットの場合は、制御回路１１は、キャ
ッシュメモリ８から出力されるランレングス（ＲＬ）を
表す６ビットと、ターミネート符号／メークアップ符号
（Ｔ／Ｍ）を示す１ビットと、最初に現れた“１”の後
に続く実際の符号の残りビット数を表す３ビットの合計
１０ビットのデータを選択し出力する。比較回路１０か
らの制御信号がミスヒットの場合、制御回路１１は、Ｒ
ＯＭ５の１０ビットのデータを選択し出力した後、この
データを０カウントレジスタ４の３ビットと白／黒レジ
スタ２の１ビットの合計４ビットで指定されるキャッシ
ュメモリ８のラインに書き込み、そのラインのタグ部に
シフトレジスタ１の出力の上位７ビットを登録し、有効
ビット（Ｖ）をセットする。これらの値は、次回以降の
キャッシュメモリ８のアクセスに使用される。
号がキャッシュヒットの場合は、制御回路１１は、キャ
ッシュメモリ８から出力されるランレングス（ＲＬ）を
表す６ビットと、ターミネート符号／メークアップ符号
（Ｔ／Ｍ）を示す１ビットと、最初に現れた“１”の後
に続く実際の符号の残りビット数を表す３ビットの合計
１０ビットのデータを選択し出力する。比較回路１０か
らの制御信号がミスヒットの場合、制御回路１１は、Ｒ
ＯＭ５の１０ビットのデータを選択し出力した後、この
データを０カウントレジスタ４の３ビットと白／黒レジ
スタ２の１ビットの合計４ビットで指定されるキャッシ
ュメモリ８のラインに書き込み、そのラインのタグ部に
シフトレジスタ１の出力の上位７ビットを登録し、有効
ビット（Ｖ）をセットする。これらの値は、次回以降の
キャッシュメモリ８のアクセスに使用される。
【００６６】制御回路１１から出力される１０ビットの
データ（ＲＬ、Ｔ／Ｍ、最初に現れた“１”の後に続く
実際の符号の残りビット数）のうち、６ビットのランレ
ングス（ＲＬ）と１ビットのＴ／Ｍビットは、白／黒レ
ジスタの１ビットと共に画像生成回路１２にパラレル入
力される。これらのデータは、画像生成回路１２で画像
信号に復元された後、ＦＩＦＯメモリ１３にシリアル入
力される。ここで、Ｔ／Ｍビットの値がＭ（メークアッ
プ符号）であった場合、ランレングスＲＬの値が６４倍
されて復号される。一方、Ｔ／Ｍビットの値がＴ（ター
ミネート符号）であった場合には、ランレングスＲＬの
値はそのまま復号され、白／黒レジスタ２の内容は反転
される。
データ（ＲＬ、Ｔ／Ｍ、最初に現れた“１”の後に続く
実際の符号の残りビット数）のうち、６ビットのランレ
ングス（ＲＬ）と１ビットのＴ／Ｍビットは、白／黒レ
ジスタの１ビットと共に画像生成回路１２にパラレル入
力される。これらのデータは、画像生成回路１２で画像
信号に復元された後、ＦＩＦＯメモリ１３にシリアル入
力される。ここで、Ｔ／Ｍビットの値がＭ（メークアッ
プ符号）であった場合、ランレングスＲＬの値が６４倍
されて復号される。一方、Ｔ／Ｍビットの値がＴ（ター
ミネート符号）であった場合には、ランレングスＲＬの
値はそのまま復号され、白／黒レジスタ２の内容は反転
される。
【００６７】制御回路１１からは最初に現れた“１”の
後に続く符号ビットのビット数も出力される。このビッ
ト数は、セレクタ６により選択され、シフタ７に入力さ
れる。この最初に現れた“１”の後に続く実際の符号の
残りビット数は、次に復号化する符号の先頭位置を決め
る情報となる。すなわち、制御回路１１から出力された
最初に現れた“１”の後に続く符号ビットのビット数
は、セレクタ６を介してシフタ７に供給される。シフタ
７は、その値だけシフトレジスタ１の内容を左シフト
し、符号入力用のシフトレジスタ１にはシフト数だけ符
号ビットを入力する。これにより、シフトレジスタ１に
は、次に復号化しようとする符号がセットされる。上記
の操作を符号入力がなくなるまで実行して復号を行う。
後に続く符号ビットのビット数も出力される。このビッ
ト数は、セレクタ６により選択され、シフタ７に入力さ
れる。この最初に現れた“１”の後に続く実際の符号の
残りビット数は、次に復号化する符号の先頭位置を決め
る情報となる。すなわち、制御回路１１から出力された
最初に現れた“１”の後に続く符号ビットのビット数
は、セレクタ６を介してシフタ７に供給される。シフタ
７は、その値だけシフトレジスタ１の内容を左シフト
し、符号入力用のシフトレジスタ１にはシフト数だけ符
号ビットを入力する。これにより、シフトレジスタ１に
は、次に復号化しようとする符号がセットされる。上記
の操作を符号入力がなくなるまで実行して復号を行う。
【００６８】例えば、図１の復号装置で、最初に黒１６
（０００００１０１１１）をデコードする場合、０の個
数は５なので、０カウントレジスタ４の値は、０１０１
（５）、白／黒レジスタ２の値は黒（１）、最初に現れ
た“１”の後に続く７ビットの符号は、０１１１ＸＸＸ
（ただし、ＸＸＸは、符号系列で黒１６に続く次の符号
の一部）である。このため、キャッシュメモリ８に入力
されるアドレス（インデックス）は、０カウントレジス
タ４の３ビットと、白／黒レジスタ２の１ビットの合計
４ビットの値なので０１０１１、タグは最初に現れた
“１”の後に続く７ビットの符号なので、０１１１ＸＸ
Ｘとなる。この場合、一番最初なので、キャッシュメモ
リ８にはミスヒットで、ＲＯＭ５から、データ（ＲＬ、
Ｔ／Ｍ、最初に現れた“１”の後に続く実際の符号の残
りビット数）が読み出される。このデータは、キャッシ
ュメモリ８の０１０１１番目のラインのデータ領域に格
納される。同時に、タグには０１１１ＸＸＸが格納さ
れ、有効ビット（Ｖ）もセットされる。次回以降のアク
セスで黒１６の符号が来た場合、シフトレジスタ１に格
納された、最初に現れた“１”の後に続く７ビットの符
号ビットは、０１１１ＹＹＹ（ただし、ＹＹＹは、符号
系列で２回目の黒１６に続く次の符号の一部）である。
（０００００１０１１１）をデコードする場合、０の個
数は５なので、０カウントレジスタ４の値は、０１０１
（５）、白／黒レジスタ２の値は黒（１）、最初に現れ
た“１”の後に続く７ビットの符号は、０１１１ＸＸＸ
（ただし、ＸＸＸは、符号系列で黒１６に続く次の符号
の一部）である。このため、キャッシュメモリ８に入力
されるアドレス（インデックス）は、０カウントレジス
タ４の３ビットと、白／黒レジスタ２の１ビットの合計
４ビットの値なので０１０１１、タグは最初に現れた
“１”の後に続く７ビットの符号なので、０１１１ＸＸ
Ｘとなる。この場合、一番最初なので、キャッシュメモ
リ８にはミスヒットで、ＲＯＭ５から、データ（ＲＬ、
Ｔ／Ｍ、最初に現れた“１”の後に続く実際の符号の残
りビット数）が読み出される。このデータは、キャッシ
ュメモリ８の０１０１１番目のラインのデータ領域に格
納される。同時に、タグには０１１１ＸＸＸが格納さ
れ、有効ビット（Ｖ）もセットされる。次回以降のアク
セスで黒１６の符号が来た場合、シフトレジスタ１に格
納された、最初に現れた“１”の後に続く７ビットの符
号ビットは、０１１１ＹＹＹ（ただし、ＹＹＹは、符号
系列で２回目の黒１６に続く次の符号の一部）である。
【００６９】キャッシュメモリ８へは、アドレス（イン
デックス）として、０１０１１が入力され、タグ値とし
て、前回格納した０１１１ＸＸＸが出力される。ここ
で、キャッシュメモリ８から出力される１０ビットのデ
ータの内、最初に現れた“１”の後に続く実際の符号の
残りビット数は４であるため、“１００”（４）がマス
ク値生成回路９１に入力される。マスク値生成回路９１
からは、マスク値として１１１１０００が出力される。
デックス）として、０１０１１が入力され、タグ値とし
て、前回格納した０１１１ＸＸＸが出力される。ここ
で、キャッシュメモリ８から出力される１０ビットのデ
ータの内、最初に現れた“１”の後に続く実際の符号の
残りビット数は４であるため、“１００”（４）がマス
ク値生成回路９１に入力される。マスク値生成回路９１
からは、マスク値として１１１１０００が出力される。
【００７０】論理積回路９２には、このマスク値７ビッ
ト“１１１１０００”と、キャッシュメモリ８から出力
されたタグ値７ビット“０１１１ＸＸＸ”が入力され
る。論理積回路９２はこれらの論理積を計算し、“０１
１１０００”を出力する。論理積回路９３は、マスク値
７ビット“１１１１０００”と、ＭＨ符号系列で最初に
現れた“１”の後に続く実際の符号７ビット“０１１１
ＹＹＹ”が入力される。論理積回路９３はこれらの論理
積を計算し、“０１１１０００”を出力する。
ト“１１１１０００”と、キャッシュメモリ８から出力
されたタグ値７ビット“０１１１ＸＸＸ”が入力され
る。論理積回路９２はこれらの論理積を計算し、“０１
１１０００”を出力する。論理積回路９３は、マスク値
７ビット“１１１１０００”と、ＭＨ符号系列で最初に
現れた“１”の後に続く実際の符号７ビット“０１１１
ＹＹＹ”が入力される。論理積回路９３はこれらの論理
積を計算し、“０１１１０００”を出力する。
【００７１】比較回路１０では、キャッシュメモリ８か
ら出力されたタグ値をマスク回路９を介してマスクした
７ビット“０１１１１０００”と、シフトレジスタ１で
最初に現れた“１”の後に続く符号をマスク回路９を介
してマスクした７ビット“０１１１１０００”とを比較
する。この場合、比較結果は一致しているので、比較回
路１０はラインヒットを表す制御信号を出力する。ま
た、キャッシュメモリ８の選ばれたラインの有効ビット
値（Ｖ）はセット（有効）されている。図２を参照する
と、比較器１０１からの制御信号がラインヒットで、か
つ、有効ビット（Ｖ）が有効なので、比較回路１０から
はキャッシュヒットを示す制御信号が出力される。
ら出力されたタグ値をマスク回路９を介してマスクした
７ビット“０１１１１０００”と、シフトレジスタ１で
最初に現れた“１”の後に続く符号をマスク回路９を介
してマスクした７ビット“０１１１１０００”とを比較
する。この場合、比較結果は一致しているので、比較回
路１０はラインヒットを表す制御信号を出力する。ま
た、キャッシュメモリ８の選ばれたラインの有効ビット
値（Ｖ）はセット（有効）されている。図２を参照する
と、比較器１０１からの制御信号がラインヒットで、か
つ、有効ビット（Ｖ）が有効なので、比較回路１０から
はキャッシュヒットを示す制御信号が出力される。
【００７２】このように、シフトレジスタ１で最初に現
れた“１”の後に続く符号７ビットとキャッシュメモリ
８のタグの内容が異なっていても、最初に現れた“１”
の後に続く実際の符号の残りビット数の分だけ一致して
いれば、ヒットさせることができる。このため、ヒット
率が向上できる。
れた“１”の後に続く符号７ビットとキャッシュメモリ
８のタグの内容が異なっていても、最初に現れた“１”
の後に続く実際の符号の残りビット数の分だけ一致して
いれば、ヒットさせることができる。このため、ヒット
率が向上できる。
【００７３】次に、図３を参照して、本発明の第２の実
施の形態について説明する。本形態は、キャッシュメモ
リを連想メモリの構成にしたもので、２つユニットに分
かれている。図３中、図１、図２と同一構成部分には同
一符号を付し、その説明を省略する。
施の形態について説明する。本形態は、キャッシュメモ
リを連想メモリの構成にしたもので、２つユニットに分
かれている。図３中、図１、図２と同一構成部分には同
一符号を付し、その説明を省略する。
【００７４】キャッシュメモリ１５は、キャッシュメモ
リ８と同一の構成であり、１６ラインから構成される。
各ラインは、タグ部、有効ビット（Ｖ）、データ（ラン
レングス、Ｔ／Ｍ、最初に現れた“１”の後に続く実際
の符号の残りビット数）から成っている。マスク回路１
６も、マスク回路９と同一の構成である。マスク回路１
６は、シフトレジスタ１で最初に現れた“１”の後に続
く７ビットの符号と、キャッシュメモリ１５から出力さ
れるタグ値７ビットと、キャッシュメモリ１５から出力
されるデータの一部である、最初に現れた“１”の後に
続く実際の符号の残りビット数を表す３ビットが入力さ
れる。マスク回路１６からは、最初に現れた“１”の後
に続く実際の符号の残りビット数以外をマスクしたシフ
トレジスタ１の上位７ビットと、最初に現れた“１”の
後に続く実際の符号の残りビット数以外をマスクしたタ
グ値７ビットが出力される。
リ８と同一の構成であり、１６ラインから構成される。
各ラインは、タグ部、有効ビット（Ｖ）、データ（ラン
レングス、Ｔ／Ｍ、最初に現れた“１”の後に続く実際
の符号の残りビット数）から成っている。マスク回路１
６も、マスク回路９と同一の構成である。マスク回路１
６は、シフトレジスタ１で最初に現れた“１”の後に続
く７ビットの符号と、キャッシュメモリ１５から出力さ
れるタグ値７ビットと、キャッシュメモリ１５から出力
されるデータの一部である、最初に現れた“１”の後に
続く実際の符号の残りビット数を表す３ビットが入力さ
れる。マスク回路１６からは、最初に現れた“１”の後
に続く実際の符号の残りビット数以外をマスクしたシフ
トレジスタ１の上位７ビットと、最初に現れた“１”の
後に続く実際の符号の残りビット数以外をマスクしたタ
グ値７ビットが出力される。
【００７５】比較回路１７も比較回路１０と同一の構成
である。比較回路１７は、マスク回路１６を介してマス
クされたシフトレジスタ１の出力の上位７ビットと、マ
スク回路１６でマスクされたキャッシュメモリ１５から
出力されたタグ値７ビットとを比較する。比較回路１７
は、比較の結果が一致した場合でかつ、キャッシュメモ
リ１５から出力される１ビットの有効ビット値（Ｖ）が
有効の場合にのみ判定回路１８にキャッシュヒットを示
す制御信号を出力し、それ以外の場合にはミスヒットの
制御信号を出力する。
である。比較回路１７は、マスク回路１６を介してマス
クされたシフトレジスタ１の出力の上位７ビットと、マ
スク回路１６でマスクされたキャッシュメモリ１５から
出力されたタグ値７ビットとを比較する。比較回路１７
は、比較の結果が一致した場合でかつ、キャッシュメモ
リ１５から出力される１ビットの有効ビット値（Ｖ）が
有効の場合にのみ判定回路１８にキャッシュヒットを示
す制御信号を出力し、それ以外の場合にはミスヒットの
制御信号を出力する。
【００７６】判定回路１８は、比較回路１０もしくは比
較回路１７からの制御信号のどちらかがキャッシュヒッ
トの場合は、制御回路１１にキャッシュヒットの制御信
号を出力する。これと同時に、判定回路１８はまた、キ
ャッシュメモリ８もしくはキャッシュメモリ１５のどち
らがキャッシュヒットしたか示す信号を、セレクタ２０
に出力する。セレクタ２０は、判定回路１８からの信号
により、キャッシュメモリ８から出力される１０ビット
のデータと、キャッシュメモリ１５から出力される１０
ビットのデータの内、キャッシュヒットした方を選択し
制御回路１１に出力する。
較回路１７からの制御信号のどちらかがキャッシュヒッ
トの場合は、制御回路１１にキャッシュヒットの制御信
号を出力する。これと同時に、判定回路１８はまた、キ
ャッシュメモリ８もしくはキャッシュメモリ１５のどち
らがキャッシュヒットしたか示す信号を、セレクタ２０
に出力する。セレクタ２０は、判定回路１８からの信号
により、キャッシュメモリ８から出力される１０ビット
のデータと、キャッシュメモリ１５から出力される１０
ビットのデータの内、キャッシュヒットした方を選択し
制御回路１１に出力する。
【００７７】比較回路１０もしくは比較回路１７からの
制御信号のどちらもキャッシュミスの場合は、判定回路
１８は制御回路１１にミスヒットの制御信号を出力す
る。
制御信号のどちらもキャッシュミスの場合は、判定回路
１８は制御回路１１にミスヒットの制御信号を出力す
る。
【００７８】選択回路１９には、キャッシュメモリ８か
ら出力される有効ビット（Ｖ）とキャッシュメモリ１５
から出力される有効ビット（Ｖ）が入力される。選択回
路１９では、キャッシュメモリ８とキャッシュメモリ１
５のうち、有効ビット（Ｖ）が無効となっているものが
あれば、そのキャッシュメモリを選択するための制御信
号をセレクタ１４へ出力する。また、有効ビット（Ｖ）
がどちらも有効であった場合には、キャッシュメモリ８
とキャッシュメモリ１５のうち、どちらか一方を強制的
に選択して、それを選択する信号をセレクタ１４へ出力
する。
ら出力される有効ビット（Ｖ）とキャッシュメモリ１５
から出力される有効ビット（Ｖ）が入力される。選択回
路１９では、キャッシュメモリ８とキャッシュメモリ１
５のうち、有効ビット（Ｖ）が無効となっているものが
あれば、そのキャッシュメモリを選択するための制御信
号をセレクタ１４へ出力する。また、有効ビット（Ｖ）
がどちらも有効であった場合には、キャッシュメモリ８
とキャッシュメモリ１５のうち、どちらか一方を強制的
に選択して、それを選択する信号をセレクタ１４へ出力
する。
【００７９】判定回路１８からの制御信号がミスヒット
の場合、制御回路１１は、ＲＯＭ５の１０ビットのデー
タを選択し出力した後、このデータをセレクタ１４へも
出力する。
の場合、制御回路１１は、ＲＯＭ５の１０ビットのデー
タを選択し出力した後、このデータをセレクタ１４へも
出力する。
【００８０】セレクタ１４は、選択回路１９の制御信号
により、キャッシュメモリ８かキャッシュメモリ１５か
のどちらか一方を選択する。選択されたキャッシュメモ
リは、０カウントレジスタ４の３ビットと白／黒レジス
タ２の１ビットの合計４ビットで指定されるラインに、
セレクタ１４を介して、１０ビットのデータを書き込
む。選択されたキャッシュメモリは更に、データを書き
込んだラインのタグ部にシフトレジスタ１の出力の上位
７ビットを登録し、有効ビット（Ｖ）をセット（有効）
する。これらの値は、次回以降のキャッシュメモリのア
クセスに使用される。
により、キャッシュメモリ８かキャッシュメモリ１５か
のどちらか一方を選択する。選択されたキャッシュメモ
リは、０カウントレジスタ４の３ビットと白／黒レジス
タ２の１ビットの合計４ビットで指定されるラインに、
セレクタ１４を介して、１０ビットのデータを書き込
む。選択されたキャッシュメモリは更に、データを書き
込んだラインのタグ部にシフトレジスタ１の出力の上位
７ビットを登録し、有効ビット（Ｖ）をセット（有効）
する。これらの値は、次回以降のキャッシュメモリのア
クセスに使用される。
【００８１】このように、第２の実施の形態では、キャ
ッシュメモリを２ユニットの連想メモリの構成にしてい
る。これにより、同じインデックス（０カウントレジス
タ４の３ビットと、白／黒レジスタ２の１ビットの合計
４ビットの値）でアクセスされる復号化データを、２ユ
ニットのキャッシュメモリの空いている方のキャッシュ
メモリ上に格納することができるため、さらにキャッシ
ュメモリのヒット率を向上させることができる。
ッシュメモリを２ユニットの連想メモリの構成にしてい
る。これにより、同じインデックス（０カウントレジス
タ４の３ビットと、白／黒レジスタ２の１ビットの合計
４ビットの値）でアクセスされる復号化データを、２ユ
ニットのキャッシュメモリの空いている方のキャッシュ
メモリ上に格納することができるため、さらにキャッシ
ュメモリのヒット率を向上させることができる。
【００８２】なお、第２の実施の形態では、２ユニット
のキャッシュメモリを用いた可変長符号の復号装置につ
いて説明したが、例えば、３ユニットとか４ユニットと
かの他の複数ユニットのキャッシュメモリを用い場合に
も適用可能である。
のキャッシュメモリを用いた可変長符号の復号装置につ
いて説明したが、例えば、３ユニットとか４ユニットと
かの他の複数ユニットのキャッシュメモリを用い場合に
も適用可能である。
【００８３】
【発明の効果】本発明によれば、以下のような効果が得
られる。
られる。
【００８４】第１の効果は、復号化データがキャッシュ
メモリ上にある場合は、必ず、キャッシュヒットとな
り、キャッシュメモリのヒット率が向上することであ
る。
メモリ上にある場合は、必ず、キャッシュヒットとな
り、キャッシュメモリのヒット率が向上することであ
る。
【００８５】その理由は、可変長符号をアドレスとして
キャッシュメモリをアクセスして復号化する際、キャッ
シュメモリのヒット、ミスヒットの判断は、最初に現れ
た“１”の後に続く７ビットの符号とキャッシュメモリ
に格納されたタグの一致／不一致で行われるが、キャッ
シュメモリから出力される最初に現れた“１”以降の実
際の符号の残りビット数を表す３ビットの情報を使っ
て、実符号長分以外をマスクし、比較することで行うよ
うに構成しているためである。
キャッシュメモリをアクセスして復号化する際、キャッ
シュメモリのヒット、ミスヒットの判断は、最初に現れ
た“１”の後に続く７ビットの符号とキャッシュメモリ
に格納されたタグの一致／不一致で行われるが、キャッ
シュメモリから出力される最初に現れた“１”以降の実
際の符号の残りビット数を表す３ビットの情報を使っ
て、実符号長分以外をマスクし、比較することで行うよ
うに構成しているためである。
【００８６】第２の効果は、キャッシュメモリを２ユニ
ットの連想メモリの構成にすることで、さらにキャッシ
ュメモリのヒット率を向上させることができる。
ットの連想メモリの構成にすることで、さらにキャッシ
ュメモリのヒット率を向上させることができる。
【００８７】その理由は、同じインデックス（０カウン
トレジスタの３ビットと、白／黒レジスタの１ビットの
合計４ビットの値）でアクセスされる復号化データを、
２ユニットのキャッシュメモリの空いている方のキャッ
シュメモリ上に格納することができるためである。
トレジスタの３ビットと、白／黒レジスタの１ビットの
合計４ビットの値）でアクセスされる復号化データを、
２ユニットのキャッシュメモリの空いている方のキャッ
シュメモリ上に格納することができるためである。
【図１】本発明の第１の実施の形態のブロック図であ
る。
る。
【図２】図１の一部の詳細ブロック図である。
【図３】本発明の第２の実施の形態のブロック図であ
る。
る。
【図４】従来のＭＨ符号の復号装置の一例を示すブロッ
ク図である。
ク図である。
【図５】図４の一部の詳細ブロック図である。
【図６】白／黒の２値画像の一例を示す図である。
【図７】ＭＨ符号のフォーマットを示す図である。
【図８】図１、図４のブロック図中のＲＯＭの入出力の
一例を示す図である。
一例を示す図である。
【図９】ＭＨ符号におけるターミネート符号表を示す図
である。
である。
【図１０】ＭＨ符号におけるメークアップ符号表を示す
図である。
図である。
１ 符号入力用のシフトレジスタ
２ 白／黒レジスタ
３ ０カウント回路
４ ０カウントレジスタ
５ 復号化変換用テーブルを格納するためのＲＯＭ
６、１４、２０ セレクタ
７ シフタ
８、１５ キャッシュメモリ
９、１６ マスク回路
１０、１７ 比較回路
１１ 制御回路
１２ 画像生成回路
１３ ＦＩＦＯメモリ
１８ 判定回路
１９ 選択回路
９１ マスク値生成回路
９２、９３ 論理積回路
１０１ 比較器
１０２ 論理積ゲート
─────────────────────────────────────────────────────
フロントページの続き
(58)調査した分野(Int.Cl.7，ＤＢ名)
H03M 7/40
G06F 12/08
H04N 1/419
Claims (6)
- 【請求項１】 第１の部分と第２の部分からなる可変長
符号の前記第１の部分と第２の部分に基づいてアドレス
とし、当該アドレスに復号データ及び前記第２の部分の
実符号長を格納したＲＯＭと、前記可変長符号の第１の
部分に基づいてインデックスとし、第２の部分をタグと
して、前記復号データ及び前記第２の部分の実符号長を
格納するキャッシュメモリとを備えた復号装置であっ
て、 被復号可変長符号の前記第２の部分と前記キャッシュメ
モリのタグを前記キャッシュメモリ内の前記実符号長分
だけ比較することで、前記キャッシュメモリのヒット・
ミスヒットの判定を行なうヒット・ミスヒット判断手段
を備えたことを特徴とする可変長符号の復号装置。 - 【請求項２】 請求項１記載の復号装置において、 前記可変長符号はＭＨ符号系列であり、前記第１の部分
はＭＨ符号系列の先頭から最初に１が出現するまでの０
が続いた部分であり、前記第２の部分はＭＨ符号の最初
に１が出現した後の残りの符号であり、前記キャッシュ
メモリのインデックスは前記第１の部分の０の個数であ
ることを特徴とする可変長符号の復号装置。 - 【請求項３】 請求項２記載の復号装置において、 前記ヒット・ミスヒット判断手段は、マスク回路と比較
回路とから成り、 前記マスク回路は、ＭＨ符号系列で最初に現れた“１”
の後に続く７ビットの符号ビットと、前記キャッシュメ
モリから出力されるタグ値７ビットと、データの一部で
ある最初に現れた“１”以降の実際の符号の残りビット
数とを受けて、前記最初に現れた“１”以降の実際の符
号の残りビット数以外をマスクした符号７ビットと、前
記最初に現れた“１”以降の実際の符号の残りビット数
以外をマスクしたタグ値７ビットとを出力し、 前記比較回路は、前記マスク回路でマスクされた符号７
ビットと前記マスク回路でマスクされたタグ値７ビット
とを比較し、一致した場合でかつ、前記キャッシュメモ
リから出力される１ビットの有効ビット値（Ｖ）が有効
の場合にのみキャッシュヒットの制御信号を出力し、そ
れ以外の場合にはミスヒットの制御信号を出力すること
を特徴とする可変長符号の復号装置。 - 【請求項４】 請求項３記載の復号装置において、 前記マスク回路は、マスク値生成回路と、第１、第２の
論理積回路とから構成され、 前記マスク値生成回路は、前記最初に現れた“１”以降
の実際の符号の残りビット数を受けて、前記最初に現れ
た“１”以降の実際の符号の残りビット数以外を、マス
ク値７ビットとして出力し、 前記第１の論理積回路は、前記マスク値７ビットと、前
記キャッシュメモリから出力されたタグ値７ビットとを
受けて、これらの論理積を計算することで、前記最初に
現れた“１”以降の実際の符号の残りビット数以外をマ
スクし、 前記第２の論理積回路は、前記マスク値７ビットと前記
ＭＨ符号系列で最初に現れた“１”の後に続く７ビット
の符号ビットとを受けて、これらの論理積を計算するこ
とで、最初に現れた“１”以降の実際の符号の残りビッ
ト数以外をマスクすることを特徴とする可変長符号の復
号装置。 - 【請求項５】 請求項４記載の復号装置において、 前記比較回路は、比較器と論理積ゲートとから構成さ
れ、 前記比較器は、前記マスク回路でマスクされた符号７ビ
ットと前記マスク回路でマスクされたタグ値７ビットと
を比較して、一致した場合にラインヒットを表す制御信
号を出力し、 前記論理積ゲートは、前記比較器からの制御信号と、前
記キャッシュメモリから出力される１ビットの有効ビッ
ト値（Ｖ）との論理積を計算して、前記比較器からの制
御信号がラインヒットで、かつ、前記有効ビット値
（Ｖ）が有効の場合にのみキャッシュヒットを示す制御
信号を出力し、それ以外の場合にはミスヒットの制御信
号を出力することを特徴とする可変長符号の復号装置。 - 【請求項６】 請求項２記載の復号装置において、 前記キャッシュメモリを複数個有し、 前記ヒット・ミスヒット判断手段は、前記複数のキャッ
シュメモリのそれぞれに対応して設けられたマスク回路
と比較回路とを含み、 前記各マスク回路は、ＭＨ符号系列で最初に現れた
“１”の後に続く７ビットの符号ビットと、対応する前
記キャッシュメモリから出力されるタグ値７ビットと、
データの一部である最初に現れた“１”以降の実際の符
号の残りビット数とを受けて、前記最初に現れた“１”
以降の実際の符号の残りビット数以外をマスクした符号
７ビットと、前記最初に現れた“１”以降の実際の符号
の残りビット数以外をマスクしたタグ値７ビットとを出
力し、 前記各比較回路は、対応する前記マスク回路でマスクさ
れた符号７ビットと対応する前記マスク回路でマスクさ
れたタグ値７ビットとを比較し、一致した場合でかつ、
前記キャッシュメモリから出力される１ビットの有効ビ
ット値（Ｖ）が有効の場合にのみキャッシュヒットの制
御信号を出力し、それ以外の場合にはミスヒットの制御
信号を出力し、 該復号装置は更に、 制御回路と、 符号入力用のシフトレジスタと、 入力符号系列で最初に“１”が出現するまでの最大７個
の連続した“０”の数を検出して３ビットを出力する０
検出手段と、 前記０検出手段の検出結果の３ビットと、最初に現れた
“１”以降の７ビットの符号ビットと、対象となる画像
の白／黒を示す１ビットとの合計１１ビットをアドレス
入力とし、実際に復号するランレングス（ＲＬ）を表す
６ビットと、ターミネート符号／メークアップ符号（Ｔ
／Ｍ）を示す１ビットと、最初に現れた“１”以降の実
際の符号の残りビット数を表す３ビットの合計１０ビッ
トを出力する復号化変換用ＲＯＭと、 複数の前記比較回路からの制御信号のいずれかがキャッ
シュヒットの場合に、キャッシュヒットの制御信号を前
記制御回路に出力すると共に、どのキャッシュメモリが
キャッシュヒットしたかを示す判定信号を出力し、どの
制御信号もキャッシュミスの場合は、ミスヒットの制御
信号を前記制御回路に出力する判定回路と、 前記判定信号を受けて、該判定信号に基づいて、複数の
キャッシュメモリのそれぞれから出力される１０ビット
のデータのうち、キャッシュヒットしたキャッシュメモ
リから出力される前記１０ビットのデータを選択して出
力する第１のセレクタと、 複数の前記キャッシュメモリからそれぞれ出力される１
ビットの有効ビット値（Ｖ）を受け、有効ビット値
（Ｖ）が無効となっているものがあれば、そのキャッシ
ュメモリを選択するための選択制御信号を出力し、いず
れの有効ビット値（Ｖ）も有効であった場合には、複数
の前記キャッシュメモリのうち、いずれか一つを強制的
に選択して、それを示す選択制御信号を出力する選択回
路と、 前記選択制御信号を受けて、該選択制御信号に基づい
て、複数の前記キャッシュメモリのいずれか一つを選択
する第２のセレクタとを含み、 前記判定回路からの制御信号がミスヒットの場合、前記
制御回路は、前記復号化変換用ＲＯＭの１０ビットのデ
ータを選択して出力した後、このデータを前記第２のセ
レクタへも出力し、 選択されたキャッシュメモリは、前記０検出手段からの
３ビットと画像の白／黒を示す１ビットの合計４ビット
で指定されるラインに、前記第２のセレクタを介して、
１０ビットのデータを書き込むと共に、データを書き込
んだラインのタグ部に前記シフトレジスタの出力の上位
７ビットを登録し、かつ有効ビット値（Ｖ）をセット
し、 これらの値は、次回以降のキャッシュメモリのアクセス
に使用されることを特徴とする可変長符号の復号装置。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14857799A JP3415481B2 (ja) | 1999-05-27 | 1999-05-27 | 可変長符号の復号装置 |
| EP00250165A EP1056210A3 (en) | 1999-05-27 | 2000-05-29 | Variable length code decoding system |
| US09/580,129 US6404359B1 (en) | 1999-05-27 | 2000-05-30 | Variable length decoding system having a mask circuit for improved cache hit accuracy |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14857799A JP3415481B2 (ja) | 1999-05-27 | 1999-05-27 | 可変長符号の復号装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2000341134A JP2000341134A (ja) | 2000-12-08 |
| JP3415481B2 true JP3415481B2 (ja) | 2003-06-09 |
Family
ID=15455865
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP14857799A Expired - Fee Related JP3415481B2 (ja) | 1999-05-27 | 1999-05-27 | 可変長符号の復号装置 |
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