JPH0628256A - データ処理システム - Google Patents

Abstract

(57)【要約】 【目的】 既存のマイクロプロセッサにエンドユーザー
が追加することができるキャッシュコントローラを提供
する。 【構成】 キャッシュミスの場合にシステムの応答を妨
害しないようにマイクロプロセッサバス（１４，１５，
２９）と並列に位置するキャッシュコントローラ（１
０）。キャッシュコントローラのタグラム（２４）は２
経路構成をとり、それぞれの経路はキャッシュデータア
レイのアドレスを求めてディレクトリを連想探索するた
めのタグビット・有効ビット記憶部分を含む。外部キャ
ッシュメモリ（８）は、システムの複数の利用可能なメ
モリモジュールに対して双方の経路を同時に利用するこ
とができ、それにより、経路アクセス時間をタグルック
アップと並行して起こさせるように編成されている。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明はデータ処理システムに関
し、特に、頻繁にアクセスされる記憶場所に対して局所
記憶装置を構成するコントローラ及びデータキャッシュ
に関する。

【０００２】

【従来の技術】キャッシュは、大型で相対的に低速であ
る主メモリの頻繁にアクセスされる記憶場所に対して局
所記憶装置を構成するために使用される相対的に高速の
小型局所メモリである。情報又はその情報のコピーを記
憶することにより、キャッシュはメモリ参照を盗聴し、
要求をシステムバスを介して主メモリへ転送することな
くそれらのメモリ参照を直接に処理することができる。
その結果、メモリバスの交通は少なくなり、要求側プロ
セッサに対するＣＰＵバスの待ち時間は短縮される。

【０００３】ＩＢＭコンパチブルパーソナルコンピュー
タにおいて現在使用されている最も強力なマイクロプロ
セッサは、より大容量のメモリと、より高速の動作を求
めるアプリケーションプログラムの増々大きくなる要求
を満たすためにキャッシングを使用するＩｎｔｅｌ８０
４８６である。Ｉｎｔｅｌ８０４８６は主プロセッサ
と、数理プロセッサと、８ＫバイトのＲＡＭデータキャ
ッシュを伴うキャッシュコントローラとを有し、それら
は全て単一のチップに集積されている。内部キャッシュ
は、ＣＰＵがその命令やデータを求めて外部メモリサブ
システムとインタフェースしなければならない回数を減
らすことを目的としている。これは次のようにして実現
される。ＣＰＵがデータを要求すると、内部８ＫＲＡＭ
キャッシュにそのデータが存在するか否かを知るため
に、キャッシュはデータのアドレスを検査する。データ
／命令が内部キャッシュにあれば、ＣＰＵの要求を約１
５ｎｓ以内に満たすことができるが、データ／命令が内
部キャッシュに存在していない場合には７０〜１００ｎ
ｓを要する。

【０００４】データ／命令が内部キャッシュにないとき
のアクセス時間をさらに短縮するために、２次レベルキ
ャッシュを使用する場合が多い。２次レベルキャッシュ
は８０４８６ＣＰＵの外部にあるが、主メモリよりはる
かに速いアクセス時間を支援する。

【０００５】要求が大きくなるにつれて、さらに多くの
メモリを追加することが望まれるようになるので、シス
テムにおけるメモリモジュールの構成に応じて、非常に
広いアドレススペースにマッピングできると共に、狭い
アドレススペースにも選択的にマッピングできる単一の
２次レベルキャッシュコントローラを設けると有利であ
る。

【０００６】

【発明が解決しようとする課題】従って、本発明の目的
は、既存のマイクロプロセッサにエンドユーザー設置可
能モジュールとして追加することができるキャッシュコ
ントローラを提供することである。また、システム内の
メモリモジュールの配置に応じて、非常に広いアドレス
スペースにマッピングできると共に、狭いアドレススペ
ースにも選択的にマッピングできるキャッシュコントロ
ーラを提供することも本発明の目的である。

【０００７】

【課題を解決するための手段】簡単にいうと、本発明に
従えば、上記の目的は、キャッシュミスの場合にシステ
ムの応答を妨害しないようにマイクロプロセッサのバス
と並列に位置するキャッシュコントローラを提供するこ
とにより達成される。キャッシュコントローラは複数の
経路をもつように構成され、各経路はキャッシュデータ
アレイのアドレスを求めてディレクトリを連想探索する
ためのタグ及び有効ビット記憶部分を含んでいる。

【０００８】本発明は、２次レベルキャッシュと主メモ
リの双方がアクセスアドレスのルックアップを同時に開
始できるという利点を有する。キャッシュヒットの場
合、キャッシュはデータ／命令を全く待ち時間なく供給
する。キャッシュミスの場合の並行ルックアップ方式は
その上に不利を招くことはない。

【０００９】本発明は、キャッシュモジュールがあるた
めに、キャッシュモジュールの設置後のシステムの再構
成が容易であるという利点を有する。さらに、本発明
は、待ち状態なしアクセス、ワンクロックバースティン
グ、２経路セット連想、Ｂ１０Ｓ ＲＯＭキャッシング
に伴ってすぐれた性能を示し且つ２５／３３MHz で動作
するという利点を有する。

【００１０】本発明は１つのソケットで０，６４Ｋ，１
２８Ｋのキャッシュを構成し、複数のソケットを使用し
てカスケード可能であるという利点を有する。また、本
発明は、使用しやすく、ソフトウェアが平明であり、エ
ンドユーザーの側で設置でき且つＣＰＵと同一のタイミ
ングを使用して通し書込みメモリ更新を行えるという利
点を有する。

【００１１】本発明は、キャッシュ設置後に５〜３０％
の性能アップを得るためにジャンパ，コンフィギュレー
ションソフトウェア，Ｂ１０Ｓ／アプリケーション／オ
ペレーティングシステム支援をいずれも要求しないとい
う利点を有する。本発明は、添付の図面に示す本発明の
好ましい実施例の以下のさらに詳細な説明から明白にな
るであろう。

【００１２】

【実施例】そこで、図１を参照する。図１は、本発明を
具現化したデータ処理システムのブロック線図である。
本発明のキャッシュモジュール１０は、Ｉｎｔｅｌ８０
４８６などの２次レベル，単一ポート，任意アドオンマ
イクロプロセッサ１２用キャッシュコントローラであ
る。このモジュールは、いつ内部ＴＡＧ ＲＡＭ２４を
探索することを必要とするかを確定するために、ＣＰＵ
アドレスバス１４のアクティビティを監視する。キャッ
シュモジュールは、キャッシュミスの場合にシステムの
応答を妨害しないように、マイクロプロセッサの信号バ
ス２９、アドレスバス１４及びデータバス１５と並列に
位置している。

【００１３】キャッシュは両方向セット連想として編成
される。コントローラはタグごとに２つの行を支援する
（セクター方式）か、又はタグごとに１つの行を支援す
る（非セクター方式）かのいずれかである。１つのキャ
ッシュモジュールで非セクター方式６４Ｋデータキャッ
シュ又はセクター方式１２８Ｋデータキャッシュを直接
支援する。データキャッシュ８はキャッシュコントロー
ラの外部にある。キャッシュコントローラはデータキャ
ッシュのアドレスをスヌープレジスタ１６及びアドレス
レジスタ１８に緩衝すると共に、他の全てのデータキャ
ッシュ制御信号を供給して、キャッシュヒットがあった
ときには、待ち状態なしにプロセッサの動作を支援す
る。キャッシュモジュールはスヌープサイクル，バック
オフ及び早期ＢＬＡＳＴ終止を支援するための手段を具
備している。内部では、キャッシュコントローラは各デ
ータキャッシュ信号線のＴＡＧアドレス及び状態を維持
する。セクター方式のキャッシュ動作を選択すべき場合
は、プロセッサアドレスバス１４のＡ４をキャッシュモ
ジュールのＬＳ（行選択）ピンに接続する。非セクター
方式のキャッシュ動作はＬＳをローにストラッピングす
ることにより選択される。

【００１４】外部キャッシュモジュール単独キャッシン
グ ＷＰＳＴＲＰストラッピング・オプションにより、キャ
ッシュモジュールは、データをマイクロプロセッサ１２
の内部キャッシュではなく、キャッシュモジュールにキ
ャッシュすることが望まれるような状況を支援すること
ができる。そのような状況は、プロセッサのコードの一
部がＲＯＭに入っているときに起こる。ＲＯＭのデータ
をマイクロプロセッサ内部のオンチップキャッシュに内
部キャッシングして良い場合には、実際にＲＯＭの記憶
場所への書込みがシステムにより禁止されたときに、マ
イクロプロセッサはその内部キャッシュのＲＯＭ記憶場
所に書き込むことが可能であろう。ＷＰＳＴＲＰオプシ
ョンがローに拘束されると、キャッシュモジュールは、
プロセッサに対する行充填を有効にするために使用され
る第２のＣＫＥＮ＃パルスを抑制する。

【００１５】６４Ｋ非セクター方式キャッシュと１２８
セクター方式キャッシュ キャッシュモジュールは両方向セット連想である。信号
線選択（ＬＳ）入力ピンは、両方向ＴＡＧ ＲＡＭ２４
がセクター方式であるか又は非セクター方式であるかを
確定する。ＬＳをローにストラッピングすると、内部Ｔ
ＡＧ ＲＡＭは６４Ｋ非セクター方式キャッシュを支援
する構成となる。ＬＳをプロセッサのアドレスバスのＡ
４に接続すると、内部ＴＡＧ ＲＡＭ２４は１２８Ｋセ
クター方式キャッシュを支援する構成となる。非セクタ
ー方式キャッシュとして構成された場合、行ごとの１つ
のＴＡＧアドレス（１行は１６バイトから成る）と、１
つの有効ビット（Ｖ）と、１つの書込み保護ビット（Ｗ
Ｐ）とがある。セクター方式の編成では、２行ごとに１
つのＴＡＧアドレスと、１つのＷＰビットがある。この
場合でも、各行が独自のＶビットを有しているのに変わ
りはない。セクター方式キャッシュを構成する理由はオ
ンチップＴＡＧ／ＳＴＡＴＵＳ ＲＡＭ２４を著しく拡
大せずに大型のデータキャッシュを支援できるためであ
る。

【００１６】キャッシュモジュールはシステムメモリ９
の４ギガバイトのマイクロプロセッサ物理アドレススペ
ースを十分に複合しうる数のＴＡＧアドレスビットを有
する。従って、単一のキャッシュモジュールにより制御
される６４Ｋ（非セクター方式）又は１２８Ｋ（セクタ
ー方式）データキャッシュで４ギガバイトまでカバーす
ることが可能である。２つのキャッシュモジュールコン
トローラを使用すると、１２８Ｋ（非セクター方式）又
は２５６Ｋ（セクター方式）データキャッシュで４ギガ
バイトまでカバーすることになる。

【００１７】マイクロプロセッサインタフェース キャッシュモジュールはプロセッサインタフェース２８
を介してマイクロプロセッサと直接インタフェースす
る。ｉ４８６マイクロプロセッサのタイミングは全て支
援される。システムリセットによって、キャッシュモジ
ュールはその内部ＴＡＧ ＲＡＭ２４の全てのＴＡＧ記
述項を無効にする。リセットはｉ４８６マイクロプロセ
ッサと同一のタイミングを有する。ＦＬＵＳＨ＃も全て
のＴＡＧを無効にするが、キャッシュモジュールを強制
的にアイドル状態にすることはない。キャッシュモジュ
ールのＦＬＵＳＨ＃入力タイミングはｉ４８６マイクロ
プロセッサのＦＬＵＳＨ＃入力タイミング要件と同一で
ある。

【００１８】次に図２に関して説明する。ディレクトリ
の機能は、キャッシュメモリに記憶されているデータに
対応するアドレスを記憶することである。ディレクトリ
は２方向（ＷＡＹ０，ＷＡＹ１）をもつ構成である。１
行はキャッシュと主メモリとの間で転送されるデータの
基本単位である。１行は１６バイトのデータから構成さ
れる。この１つの行は転送ブロックとしても知られてい
る。ある特定のアドレスに対応するデータがキャッシュ
に記憶されている場合、キャッシュがそのデータを供給
できるので、主メモリをアクセスする必要はない。これ
を「キャッシュヒット」という。ヒットであるか、ミス
であるかの決定は行ごとに行われる。アドレスブロック
はキャッシュアドレッシングの基本単位である。各アド
レスブロックは、２つの連続するデータの行のうち一方
の物理アドレスを記述する。

【００１９】アドレスブロックの中には各行と関連する
１つの有効ビットがある。キャッシュにその行が存在し
ていれば、有効ビットはオンされる。キャッシュディレ
クトリに保持されているアドレス情報をタグという。１
つのアドレスブロックには多数のアドレスがマッピング
されるため、タグ情報を使用して、アドレスブロックと
現在関連している正確な記憶場所を識別するのである。
ヒットは、アドレスブロックのタグがバスアドレスと整
合し且つ所望の行の有効ビットがオンであるときに起こ
る。

【００２０】それぞれの経路でタグビット及び有効ビッ
トの記憶を行う。データがキャッシュデータアレイにあ
るか否かを判定するために、比較回路ではバスアドレス
と経路のタグフィールドとの比較が同時にいくつも実行
される。セットは、各経路から取った１つずつのアドレ
スブロックから構成されるアドレスブロックのグループ
である。ＣＰＵバスアドレスの一部がデコーダによりセ
ットアドレスに復号されるとき、１つのセットに含まれ
る全てのアドレスブロックは同時に選択される。図２に
示すディレクトリは６４のセットを形成している。

【００２１】新たなデータのブロックをキャッシュに導
入しなければならないときには、新たなデータに備えて
余地を形成するために、既にキャッシュに入っている旧
データブロックを取り除くことが必要である。アドレス
ブロックにおいて新たなアドレスが必要とされるとき、
どちらの経路が置き換えられたかを判定するシーケンス
がある。

【００２２】ＣＰＵバスにおける書込みトランザクショ
ンがキャッシュにないアドレスを含む（キャッシュミ
ス）場合、キャッシュに対応するデータを記憶しようと
する試みはなされない。これに対し、ＣＰＵバスにおけ
る書込みトランザクションがキャッシュに入っているア
ドレスを含む（キャッシュヒット）場合には、ディレク
トリは通し書込み方式を使用する。すなわち、ＣＰＵバ
スはキャッシュヒットで得た結果を、キャッシュ並びに
主メモリに書き込むのである。これにより、主メモリは
常に全てのデータ記憶場所の有効コピーを保持している
ことになる。

【００２３】ピンの概要説明 以下に、ピン信号をピンの名前，入力（Ｉ），出力
（Ｏ）又は入出力（Ｉ／Ｏ），アクティブハイ又はロー
の状態といった信号の種類、そして短い解説の順で説明
する。

【００２４】制御信号 ＣＬＫＩ − ＣＬＯＣＫは、モジュールが事象を監視
し、生成するときのタイミング基準である。ＣＬＫはＣ
ＰＵのＣＬＫピンに接続しなければならない。

【００２５】ＲＥＳＥＴ Ｉ ハイ − ＲＥＳＥＴ
ＣＡＣＨＥはモジュールに強制的に既知の状態での実行
を開始させるもので、ＣＰＵのＲＥＳＥＴピンに接続し
なければならない。さらに、キャッシュの全ての行を無
効にさせる。どの特定のクロックにおいてもセットアッ
プ時点ｔ２３と保持時点ｔ２４は認識のために合ってい
なければならない。

【００２６】ＡＤＳ＃ Ｉ ロー ＡＤＤＲＥＳＳ Ｓ
ＴＲＯＢＥはマイクロプロセッサにより発生され、新た
なサイクルが始まったことを確定するために使用され
る。適正な動作のために、セットアップ時点ｔ７は合っ
ていなければならない。

【００２７】Ｍ／ＩＯ＃ Ｉ − ＭＥＭＯＲＹ／ＩＯ
はメモリアクセス（Ｍ／ＩＯ＃がハイのとき）又はＩ／
Ｏアクセス（Ｍ／ＩＯ＃がローのとき）を指示するＣＰ
Ｕ発生サイクル規定信号である。適正な動作のために、
セットアップ時点ｔ７は合っていなければならない。

【００２８】Ｗ／Ｒ＃ Ｉ − ＷＲＩＴＥ／ＲＥＡＤ
は書込みアクセス（Ｗ／Ｒ＃がハイのとき）又は読取り
アクセス（Ｗ／Ｒ＃がローのとき）を指示するために使
用されるＣＰＵ発生サイクル規定信号である。適正な動
作のために、セットアップ時点ｔ７は合っていなければ
ならない。

【００２９】ＳＴＡＲＴ＃ Ｏ ロー ＭＥＭＯＲＹ
ＳＴＡＲＴは、キャッシュ読取りミス又は書込みが起こ
ったこと及び現在のアクセスをメモリシステムによりサ
ービスしなければならないことを指示する。ＳＴＡＲＴ
＃はＩ／Ｏサイクルについては活動状態とならず、ＣＳ
＃が非活動状態である場合には印加されない。

【００３０】ＢＲＤＹＯ＃ Ｏ ロー ＢＵＲＳＴ Ｒ
ＥＡＤＹ ＯＵＴは、モジュールによりＣＰＵへ送り出
されるバーストレディ信号である。この信号はモジュー
ルへの読取りヒットが起こったときに活動状態となり、
ＣＰＵに対するＢＲＤＹ＃入力の１つの項であるべきで
ある。

【００３１】ＣＢＲＤＹ＃ Ｉ ロー ＣＡＣＨＥ Ｂ
ＵＲＳＴ ＲＥＡＤＹ ＩＮは、メモリシステムからの
バーストレディ入力である。この信号はモジュールとＣ
ＰＵのＢＲＤＹ＃ピンの双方に並列に印加される。Ｔ１
及びアイドルサイクルの間にはＣＢＲＤＹ＃は無視され
る。ＢＬＡＳＴ＃は転送の長さを確定する。全てのキャ
ッシュ可能読取りサイクルは４ｄ語転送である。適正な
動作のために、セットアップ時点ｔ９と保持時点ｔ１０
は合っていなければならない。

【００３２】ＣＲＤＹ＃ Ｉ ロー ＣＡＣＨＥ ＲＥ
ＡＤＹ ＩＮはシステムからの非バーストレディ入力で
ある。ＣＢＲＤＹ＃と同様に、キャッシュとＣＰＵのＲ
ＤＹ＃ピンの双方に並列に印加される。Ｔ１及びサイク
ルの間にはＣＲＤＹ＃に無視される。適正な動作のため
に、セットアップ時点ｔ９と保持時点ｔ１０は合ってい
なければならない。

【００３３】ＢＬＡＳＴ＃ Ｉ ロー ＢＵＲＳＴ Ｌ
ＡＳＴはＣＰＵにより出力され、サイクルの終わりがい
つ起こるかを確定するためにモジュールによりサンプリ
ングされる。適正な動作のために、セットアップ時点ｔ
８と保持時点ｔ８ａは合っていなければならない。

【００３４】ＢＯＦＦ＃ Ｉ ロー ＢＡＣＫＯＦＦ
は、サイクルを直ちに終止させるべきであることを指示
するためにモジュールによりサンプリングされるＣＰＵ
入力である。ＢＯＦＦ＃をサンプリングして活動状態で
あれば、モジュールはそのデータバスをフロートさせ
る。ＢＯＦＦ＃が非活動状態となるまで、モジュールは
無効化サイクルを除く全てのサイクルを無視する。適正
な動作のために、セットアップ時点ｔ１７と保持時点ｔ
１８は合っていなければならない。

【００３５】ＰＲＳＮ＃ Ｏ ロー ＰＲＥＳＥＮＣＥ
は常にモジュールにより印加されるアクティブロー出力
である。これは１０Ｋのプルアップ抵抗器を介して接続
し、モジュール存在標識として使用されても良い。

【００３６】アドレス信号 Ａ２〜Ａ３１ Ｉ − ＰＲＯＣＥＳＳＯＲ ＡＤＤＲ
ＥＳＳ ＬＩＮＥ Ａ２〜Ａ３１はモジュールにより使
用されるＣＰＵアドレス線である。アドレス線Ａ２及び
Ａ３はバーストアドレスビットとして使用される。６４
Ｋモジュールの場合、Ａ４〜Ａ１４はモジュールに対す
るセットアドレス入力を構成し、Ａ１５〜Ａ３１はタグ
アドレスとして使用される。１２８Ｋモジュールでは、
Ａ４は行選択入力となり、Ａ５〜Ａ１５はセットアドレ
ス入力であり、Ａ１６〜Ａ３１はタグアドレスとして使
用される。適正な動作のために、セットアップ時点ｔ６
は合っていなければならない。

【００３７】ＢＥ０＃〜ＢＥ３＃ Ｉ ロー ＢＹＴＥ
ＥＮＡＢＬＥ入力はＣＰＵのバイトイネーブル出力端
子に接続する。これらはヒットサイクルの間に部分書込
みを実行するために使用される。読取りサイクルのとき
には、これらは無視される。適正な動作のために、セッ
トアップ時点ｔ６は合っていなければならない。ＣＳ＃
Ｉ ロー ＣＨＩＰ ＳＥＬＥＣＴはキャッシュモジュ
ールをカスケードするために使用される。複数の装置を
カスケードするためにアドレスビットを復号しても良
く、あるいは、メモリの一部を選択的にキャッシュする
ためにアドレスビットを復号しても良い。適正な動作の
ために、セットアップ時点ｔ３０と保持時点ｔ３１は合
っていなければならない。

【００３８】データ信号 Ｄ０〜Ｄ３１ Ｉ／Ｏ − ＰＲＯＣＥＳＳＯＲ ＤＡ
ＴＡ ＬＩＮＥ Ｄ０〜Ｄ３１はＣＰＵのデータバスに
接続する。Ｄ０〜Ｄ７は最下位バイトを規定し、Ｄ２４
〜Ｄ３１は最上位バイトを規定する。適正な動作のため
に、セットアップ時点ｔ１３と保持時点ｔ１７は合って
いなければならない。

【００３９】ＤＰ０〜ＤＰ３ Ｉ／Ｏ − ＤＡＴＡ
ＰＡＲＩＴＹは、データバスのデータと関連するパリテ
ィビットである。これらは同じ名前をもつＣＰＵのピン
に接続する。パリティはモジュールにより記憶すべき追
加データビットとして扱われる。適正な動作のために、
セットアップ時点ｔ１３と保持時点ｔ１４は合っていな
ければならない。

【００４０】キャッシュ可能性信号 ＣＫＥＮ＃ Ｏ ロー ＣＡＣＨＥ ＥＮＡＢＬＥ Ｔ
０ ＣＰＵは、モジュールによりＣＰＵへ発生されるＫ
ＥＮ＃項である。ＣＫＥＮ＃は２度活動状態となる。す
なわち、まず、Ｔ１の間にキャッシュの行充填をイネー
ブルするために活動状態となり、二度目は最終のＢＲＤ
Ｙ＃又はＲＤＹ＃の前のクロックで行充填を有効にする
ために活動状態となる。ＣＫＥＮ＃はＴ１で常に活動状
態であるが、行充填が書込み保護行であり且つＷＰＳＴ
ＲＰ＃がローである場合又はサイクルが読取りミスであ
る場合には、行充填を有効にしない。

【００４１】ＳＫＥＮ＃ Ｉ ロー ＳＹＳＴＥＭ Ｃ
ＡＣＨＥ ＥＮＡＢＬＥは、モジュールにおいて現在行
充填がキャッシュ可能であるか否かを指示するための主
メモリシステムからの入力である。これは、ＫＥＮ＃が
マイクロプロセッサによりサンプリングされるのと全く
同じように、モジュールによりサンプリングされる。適
正な動作のために、セットアップ時点ｔ１１と保持時点
ｔ１２は合っていなければならない。

【００４２】ＦＬＵＳＨ＃ Ｉ ロー ＦＬＵＳＨ Ｃ
ＡＣＨＥは、ＣＳ＃とは無関係に、モジュールにそのキ
ャッシュ内容全体を無効にさせる。進行中の行充填は継
続するが、直ちに無効にされる。ＣＰＵフラッシュ命令
はモジュールに影響を及ぼさない。どの特定のクロック
でも認識のためにセットアップ時点ｔ２３と保持時点ｔ
２４は合っていなければならない。

【００４３】ＷＰ Ｉ ハイ ＷＲＩＴＥ ＰＲＯＴＥ
ＣＴは１つの行を書込み保護されているとして規定す
る。ＷＰは行充填の３度目の転送の間にサンプリングさ
れ、内部で状態ビットとして維持される。書込み保護さ
れた行に後に書込みを実行しても、効果はない。適正な
動作のために、セットアップ時点ｔ１５と保持時点ｔ１
６は合っていなければならない。

【００４４】ＷＰＳＴＲＰ＃ Ｉ ロー ＷＲＩＴＥ
ＰＲＯＴＥＣＴ ＳＴＲＡＰＰＩＮＧＯＰＴ１０ＮはＣ
ＫＥＮ＃の行動を変化させる。キャッシュ可能な行の転
送を指示するためにＣＫＥＮ＃はＴ１で常に印加される
が、次のクロックでは印加されなくなる。読取りヒット
サイクルの間に、キャッシュ可能な行の充填を指示する
ために、ＣＫＥＮ＃は転送の持続中に再び印加される。
ＷＰＳＴＲＰ＃がローにストラッピングされ且つ書込み
保護された行が転送中である場合、ＣＫＥＮ＃は転送中
に再び活動状態にはならない。これは、ＣＰＵが読取り
ヒットサイクルの間に書込み保護された行をキャッシュ
するのを阻止する。

【００４５】無効化信号 ＥＡＤＳ＃ Ｉ ロー ＶＡＬＩＤ ＥＸＴＥＲＮＡＬ
ＡＤＤＲＥＳＳ ＳＴＲＯＢＥは、ＣＰＵアドレスバ
スに無効化アドレスが存在していることを指示する。存
在していれば、モジュールはこのアドレスを無効にする
が、ＣＳ＃が活動状態である場合にのみそれを実行す
る。モジュールは１つおきのクロックに合わせてＥＡＤ
Ｓ＃を受け入れることができる。モジュールのＥＡＤＳ
＃はＣＰＵのＥＡＤＳ＃ピンに接続すべきである。適正
な動作のために、セットアップ時点ｔ１９と保持時点ｔ
２０は合っていなければならない。

【００４６】機能の説明 キャッシュモジュールは、１１３ピンモジュールに収納
された完全２経路セット連想６４Ｋ又は１２８Ｋキャッ
シュである。モジュールは４つ又は８つの化す多無デー
タＳＲＡＭとキャッシュコントローラとを含む。さらに
多くのモジュールを追加することにより、キャッシュモ
ジュールを追加することにより、キャッシュモジュール
を最大限５１２Ｋまでカスケードすることができる。本
発明によるモジュールは、システムがキャッシュの有無
を容易に検出し、それ自体を相応して再構成できるよう
なものである。

【００４７】キャッシュモジュールはマイクロプロセッ
サと直接にインタフェースし、２５MHz と３３MHz のシ
ステムのタイミングを直接に支援する。モジュールは待
ち状態が全くなくデータを読取り／書込みすると共に、
１クロックバースティングを実行することができる。モ
ジュールはＣＰＵ無効化，ＢＯＦＦ＃の使用及び早期終
止サイクルを認識する。キャッシュモジュールは通し書
込み方式であるので、同一のＣＰＵ一致メカニズムを支
援し、データパリティを記憶し、ＣＰＵが不可能である
モードでＢ１０Ｓをキャッシュすることができ、ソフト
ウェアが平明であり且つエンドユーザー設置可能アップ
グレイドであっても良い。

【００４８】図１に示すモジュールはキャッシュコント
ローラル１０と、６４Ｋキャッシュ又は１２８Ｋキャッ
シュを欠けるところなく構成するための４つのＩｎｔｅ
ｌ８２４８５ＭＡ ＳＲＡＭ又は８つのＩｎｔｅｌ８２
４８５ＭＢ ＳＲＡＭ８とを含む。いずれの構成におい
ても、モジュールは１行が１６バイトから成る２経路セ
ット連想モジュールである。

【００４９】各経路はタグごとに１７ビットを有する合
わせて２Ｋのタグを含むので、全体としては４Ｇの実ア
ドレススペースを記憶できる。タグは２つの有効ビット
（ｖ）と、書込み保護ビット（ｗｐ）をも参照する。６
４Ｋキャッシュとして構成した場合、各タグは１つの１
６バイト行を参照するが、１２８Ｋキャッシュとして構
成した場合には、各タグは２つの連続する１６バイト行
を参照することになる。これをセクター方式という。１
２８Ｋモジュールはタグごとに２つのセクターを含む。
ＬＤ入力（アドレスビットＡ４）は各タグのどちらのセ
クターを選択しているかを確定する。

【００５０】制御装置は、データＳＲＡＭを制御する、
タグラム構造を制御する及びＣＰＵにインタフェースす
るという３つの主要機能を司るこれらは互いに独立した
装置であるので、キャッシュコントローラはデータがＳ
ＲＡＭにバーストされている間にそのタグラムを更新す
ること、又は別のアドレスへの行充填の間に無効にする
事ができる。モジュールにある特殊なアドレスレジスタ
によって、マイクロプロセッサは最初のＴ２で（ＡＨＯ
ＬＤに応答して）そのアドレスをドロップし、システム
はＣＰＵ保持時間に伴ってアドレス無効化を発行するこ
とができる。

【００５１】キャッシュコントローラは、キャッシュミ
スに際してどのタグを無効化すべきかを確定するため
に、ＬＲＵアルゴリズムを使用する。置き換えが要求さ
れた場合に置き換えられるタグを指示するために、タグ
ごとに１つのＬＲＵビットを使用する。

【００５２】モジュールのデータメモリ部分８は、３３
MHz の高速で動作する１組のカスタムＳＲＡＭから構成
されている。これらは待ち状態なしの読取り及び書込み
と、１クロックバースティングを実行することができ、
ＣＰＵクロック及びデータ行に対する容量負荷を最小限
に抑えている。

【００５３】キャッシュ動作 高速で動作するために、モジュールはそのタグのルック
アップを開始して、できる限り早くキャッシュヒット
か、キャッシュミスかを判定しなければならない。通常
動作中、これはＣＰＵがアドレスを発生すると直ちに行
われる。ヒット又はミスが確定されるまで、ＳＲＡＭ読
取り、ＳＲＡＭ書込み及びシステム信号の発生は不可能
である。読取りミス，読取りヒット，書込み，無効化及
びＢＯＦＦ＃サイクルについて以下の章で説明する。

【００５４】読取りミス 図３は、通常読取りミスサイクルの間のモジュールのア
クティビティを示すタイミング図である。Ｔ１で、読取
りサイクルがヒットであるか否かを知るためにモジュー
ルはそのタグのルックアップを開始する。キャッシュに
アドレスが存在していないこと（ミス）が確定される
と、メモリシステムが現在サイクルをサービスしなけれ
ばならないことをメモリシステムに指示するために、Ｓ
ＴＡＲＴ＃を発生する。そこで、キャッシュは、キャッ
シュのＫＥＮ＃入力であるＳＫＥＮ＃が活動状態である
とわかるまでアイドル状態である。ＳＫＥＮ＃が非活動
状態であり且つメモリからのバースト行転送が始まった
ならば、行はキャッシュ不可能であり、無視される。

【００５５】ＳＫＥＮ＃が印加されると、モジュールは
バーストされて来るデータに備えてキャッシュの１つの
行を無効にする（又は空いている行を選択する）。デー
タはキャッシュと、マイクロプロセッサとに同時にバー
ストされる。ＳＫＥＮ＃が最前にバーストされた項目よ
り先行していれば、行はキャッシュ可能であり、モジュ
ールはそのことを指示するために有効ビットを更新す
る。行が無効であるか又は何らかの理由（ＢＬＡＳＴ
＃，ＢＯＦＦ＃，ＲＥＳＥＴ，ＲＥＳＥＴ ＥＡＤＳ
＃）により放棄されている場合には、行は無効のまま放
置される。

【００５６】読取りサイクルの間、モジュールはメモリ
から待ち状態なしでデータを受け入れることができな
い。最も早く戻しうるデータは、ＳＴＡＲＴ＃をサンプ
リングして活動状態であるとわかった後のクロックであ
る。ＳＴＡＲＴ＃は、メモリシステムが現在サイクルを
完了しなければならないことを指示する信号である。モ
ジュールはバーストを伴わない行充填や、バースト中断
行充填を処理することもできる。

【００５７】読取りヒット 読取りヒットサイクルの間、モジュールは１つのデータ
行によって５クロックのうちにマイクロプロセッサに直
接応答する。モジュールは、これをキャッシュ可能転送
として指示するために、Ｔ１と３度目のＴ２の双方でＣ
ＫＥＮ＃（ＣＰＵへのＫＥＮ＃出力）を印加する。バー
ストされる行が書込み保護行であり且つＷＰＳＴＲＰ＃
がローにストラッピングされていれば、３度目のＴ２の
間、ＣＫＥＮ＃はハイであり、ＣＰＵは行をキャッシュ
しない。

【００５８】書込みサイクル モジュールは通し書込みキャッシュであるので、ＣＰＵ
は全ての書込みサイクルを主メモリに書き込む。図４
は、Ｔ１におけるタグルックアップがヒットであるとわ
かったために、Ｔ２でキャッシュによりデータを更新す
る書込みヒットを示す。書込みミスはキャッシュ内容に
影響を及ぼさず、書込み保護行への書込みも実行されな
い。書込みヒットはＬＲＵビットを行が属している経路
を指示するように変更する。

【００５９】無効化サイクル モジュールはＡＨＯＬＤ及びＥＡＤＳ＃を印加すること
によりいつでも無効化サイクルを開始できる。ＡＨＯＬ
Ｄが印加されないときの自己無効化は、１回の行充填の
最終転送のクロック端を除けば、いつでも許される。Ｅ
ＡＤＳ＃を印加したときには、ＣＰＵキャッシュとモジ
ュールの双方が同時に無効になる。モジュールが何を実
行しているかにかかわらず、ＥＡＤＳ＃はモジュールの
アドレス入力端子に現れているアドレスを無効にする。
これには読取りヒット、読取りミス、書込み及びＢＯＦ
Ｆ＃サイクルが含まれる。

【００６０】図５は、１回の行充填の３度目の転送で無
効化が起こっている読取りミスサイクルを示すタイミン
グ図である。通常の条件の下では、モジュールは次のク
ロックで現在充填中の行を有効化すると考えられる。こ
こではＥＡＤＳ＃が発生しているので、無効化がヒット
であるか否かを知るためにタグラムは次のクロックでタ
グルックアップにより占有され、現在行はまだ有効化さ
れていない。無効化がヒットであれば、次のサイクルは
実際の無効化を実行するために使用される。続くクロッ
クは現在行の充填を有効化するために費やされる。マイ
クロプロセッサが直ちにサイクルを開始した場合、クロ
ックサイクル後にタグメモリが空き状態となるまで、モ
ジュールはタグルックアップを実行することができな
い。これによりＳＴＡＲＴ＃は遅延し、最終的にはメモ
リ読取りサイクルが遅延する。

【００６１】最高の性能を得るために、キャッシュの行
充填の２度目、３度目又は４度目の転送のときにＥＡＤ
Ｓ＃を発生すべきではない。Ｔ１で自己無効化が起こる
と、ＡＤＳ＃とＥＡＤＳ＃は同時にサンプリングされ、
モジュールは行を無効化し、通常の読取りミスサイクル
の場合と同様にＳＴＡＲＴ＃をアサートする。読取りヒ
ット中の他のいずれかの時点でＥＡＤＳ＃がアサートさ
れた場合には、ＳＴＡＲＴ＃はアサートされない。

【００６２】ＢＯＦＦ＃サイクル ＢＯＦＦ＃がアサートされると、モジュールはマイクロ
プロセッサと同じように次のクロックサイクルでバスを
放棄する。ＢＯＦＦ＃がアサートされている間、他のど
のような時点とも同じように、モジュールは無効化サイ
クルを全て実行するためにＥＡＤＳ＃を監視する。キャ
ッシュ読取りヒット（データがキャッシュからＣＰＵへ
転送されている）の間にＢＯＦＦ＃がアサートされた場
合、モジュールは転送中の行を無効にする。ＢＯＦＦ＃
が解放されて、サイクルが再開したならば、モジュール
はこの事態をキャッシュミスと受け取るので、メモリシ
ステムは残るデータを供給しなければならない。キャッ
シュ読取りミス（メモリがデータをキャッシュとＣＰＵ
へ転送している）の間にＢＯＦＦ＃がアサートされる
と、モジュールは行充填を放棄充填として扱い、その行
は無効のままである。ＢＯＦＦ＃が解放されて、サイク
ルが再開したならば、行充填のまだ終了していない部分
は別の充填として扱われ、再開したサイクルは部分充填
しか実行しないと考えられるため、無効のままである。

【００６３】図６は、行充填放棄の１例を示すタイミン
グ図である。行の転送はその転送が完了する前に中断さ
れるので、行は無効のままである。転送が再開したなら
ば、モジュールはＡＤＳ＃と共に新たなサイクルが始ま
ったとみなすが、このサイクルは３回の転送の後にＢＬ
ＡＳＴ＃と共に完了する。モジュールはこれを早期終了
行充填サイクルとして扱い、サイクルは決して有効には
ならない。

【００６４】マイクロプロセッサ及びメモリサブシステ
ムへのモジュールの典型的な接続を図７に示す。ＣＰＵ
が発生する全ての信号はモジュールを「フィード−アラ
ウンド（ｆｅｅｄ−ａｒｏｕｎｄ）」、すなわち、信号
はモジュールとメモリコントローラの双方に到達する。
メモリで発生した信号の多くはモジュールをフィード−
アラウンドしてＣＰＵに戻る。これにより、モジュール
はオプションのキャッシュとなるのである。モジュール
に至る信号の全てを以下に説明する。

【００６５】マイクロプロセッサの信号 下記のモジュール信号は対応するＣＰＵ信号に直接に接
続する。これらのピンはＩｎｔｅｌ ｉ４８６マイクロ
プロセッサのピンと同じ名前をもち、同じ機能性を示
す。

【００６６】アドレス線Ａ２〜Ａ３１ Ａ２〜Ａ３１はＣＰＵにより発生されるアドレス線であ
り、キャッシュによりセットアドレス及びタグアドレス
として使用される。６４ＫモジュールキャッシュはＡ４
〜Ａ１４をセットアドレス入力として使用し、残るアド
レスビットをタグアドレスとして使用する。１２８Ｋモ
ジュールはＡ５〜Ａ１５をセットアドレス入力として使
用し、Ａ４をセクター方式における行選択ビットとして
使用し、残るビットをタグアドレスとして使用する。ア
ドレス線Ａ２及びＡ３はバーストアドレス入力として使
用される。

【００６７】アドレス線は無効化入力としても使用され
る。いずれかの時点でＥＡＤＳ＃が印加されると、アド
レス入力端子に現れているアドレスに対応するタグの内
容は無効化される。ＣＳ＃をサンプリングして、活動状
態とわからない限り、モジュールは無効化しない。尚、
Ｔ１におけるＡＨＯＬＤのアサートが許されるように、
アドレスは内部でラッチされる。

【００６８】データ線Ｄ０〜Ｄ３１及びパリティＤＰ０
〜ＤＰ３ これはＣＰＵ、モジュール及びメモリバスに共通するプ
ロセッサデータバスである。モジュールは読取りヒット
に際してＣＰＵへ情報を転送し、読取りミスのときには
メモリから得たデータを記憶する。４つのパリティビッ
トＤＰ０〜ＤＰ３はちょうど余分のデータビットのよう
に扱われる。

【００６９】ＡＤＳ＃，Ｗ／Ｒ＃、Ｍ／ＩＯ＃ プロセッサ制御信号ＡＤＳ＃、Ｗ／Ｒ＃及びＭ／ＩＯ＃
は、モジュールにより、新たなサイクルの開始を指示す
ると共に、そのサイクルの型を識別するために使用され
る。ＡＤＳ＃の印加はＴ１サイクルを指示し、モジュー
ルにおけるタグルックアッププロセスを開始させる。Ｉ
／Ｏサイクルは無視される。これらはバースト中断転送
の間にも各転送の開始をマークするために使用される。

【００７０】バイトイネーブルＢＥ０＃〜ＢＥ３＃ バイトイネーブル入力は、キャッシュ書込みヒットサイ
クルにおいてモジュールに対する部分バイト書込み又は
部分語書込みを完了するために使用される。読取りサイ
クルの間の部分転送はモジュールによる全体転送と同じ
ように扱われる。

【００７１】ＢＬＡＳＴ＃ ＢＬＡＳＴ＃はモジュールにより１つのサイクルの終わ
りを指示するために使用される。読取りミスからキャッ
シュ行充填中の早期にＢＬＡＳＴ＃が印加された場合、
その転送はモジュールにより無効のまま放置される。Ｂ
ＬＡＳＴ＃はＲＤＹ＃，ＢＲＤＹ＃又はＢＲＤＹＯ＃を
伴うときにのみ意味をもつ。

【００７２】ＢＯＦＦ＃ モジュールは、ＢＯＦＦ＃をサンプリングすると、次の
クロックまで、データバスの制御を放棄する。読取りヒ
ットの行転送が進行中である場合、対応する行は無効に
される。ＢＯＦＦ＃により読取りミスの転送が中断され
たならば、モジュールはその行を無効化されたままにす
るであろう。モジュールはＢＯＦＦ＃の間にＥＡＤＳ＃
を認識するが、それはＣＳ＃が活動状態である場合に限
る。

【００７３】ＦＬＵＳＨ＃ モジュールのＦＬＵＳＨ＃入力はマイクロプロセッサ入
力と全く同じように行動する。ＦＬＵＳＨ＃は、アサー
トされると、ＣＳ＃の状態とは無関係にキャッシュメモ
リの内容全体を無効にする。ＦＬＵＳＨ＃がアサートさ
れている間、モジュールはＣＰＵバスサイクルを追跡し
続け、全てのアクセスをキャッシュミスとして扱うこと
により、ＳＴＡＲＴ＃を適切に活動させる。ＦＬＵＳＨ
＃はＣＰＵ及びモジュールの双方に対し非同期的に使用
されても良い。適正なパルス幅が与えられていれば、Ｆ
ＬＵＳＨ＃は認識されるであろうが、装置ごとにＦＬＵ
ＳＨ＃が異なるクロック端で認識されるということは起
こりうる。これは、ＦＬＵＳＨ＃のアサート又は消滅が
そのセットアップ時点及び保持時点に近い場合に、一方
の装置はそれを認識しうるが、他方は認識しえないよう
なときに起こると思われる。

【００７４】ＥＡＤＳ＃，ＡＨＯＬＤ ＥＡＤＳ＃のアサートは、モジュールに、ＣＳ＃が活動
状態とわかっている場合はアドレスバスに現れているア
ドレスを無効化させる。ＡＨＯＬＤはアサートされる必
要はなく、モジュールへの入力としてさえ使用されな
い。ＥＡＤＳ＃は、多くとも、モジュールの最も速い無
効化速度である２クロックにつき１回の割合で印加され
れば良い。「無効化サイクル」の章で、最大限の性能を
得るためにＥＡＤＳ＃をどこで印加すれば良いかを説明
する。

【００７５】ＲＥＳＥＴ ＲＥＳＥＴは、モジュールにその内部機械を既知の状態
にリセットさせる非同期入力である。すなわち、そのキ
ャッシュの内容全体が無効化されるのである。モジュー
ルが内部でリセットできるように、ＲＥＳＥＴの立ち下
がり端の後、少なくとも４クロックにわたりバスのアク
ティビティがあってはならない。パワーアップ時、ＲＥ
ＳＥＴはクロックを自らリセットさせるために少なくと
も１００クロックにわたり活動状態でなければならな
い。他のあらゆる時点については、１クロック分のＲＥ
ＳＥＴで十分である。

【００７６】ＣＰＵバスインタフェース信号 モジュールにより発生されるか又はＣＰＵから復号さ
れ、ＣＰＵバスに対応する信号である。

【００７７】チップ選択ＣＳ＃ チップ選択は、複数のモジュールを使用する場合に適正
なキャッシュモジュールを選択するために使用される。
そうではなく、モジュールが１つであるときには、ＣＳ
＃を接地すれば良い。ＣＳ＃はモジュールに入力した最
下位のタグアドレスを復号することにより発生される。
たとえば、１２８Ｋキャッシュモジュールを２つ使用す
るときには、そのチップ選択のためにＡ１６を復号する
ことになる。Ａ１６がハイであればモジュール１が選択
され、Ａ１６がローであればモジュール２が選択される
であろう。下記の表は復号に使用するアドレスをまとめ
て示したものである。

【００７８】

【００７９】互換性を得るため、６４Ｋモジュールにつ
いてＡ１６とＡ１７を復号しても良い。しかしながら、
Ａ１５とＡ１６を使用すると細分性が増すため、性能は
向上するであろう。ＣＳ＃が非活動状態であるとき、無
効化サイクルは無視され、ＳＴＡＲＴ＃は非活動状態で
あり且つＣＫＥＮ＃も非活動状態である。ところが、Ｔ
１より以前にはモジュールがＣＳ＃を認識することはあ
りえないので、Ｔ１ではＣＫＥＮ＃は常に活動してい
る。必要に応じて、ＬＯＣＫ＃信号をＣＳ＃発生の１つ
の項として使用しても良い。ロックされたサイクルがＣ
Ｓ＃を発生しない場合、メモリがサイクルを処理できる
ように外部でＳＴＡＲＴ＃を発生させなければならな
い。

【００８０】ＣＰＵキャッシュイネーブルＣＫＥＮ＃ ＣＫＥＮ＃は、読取りヒットサイクルの間の現在転送が
キャッシュ可能であることを指示するためにモジュール
により発生される。この信号は常に駆動されており（オ
ープン−コレクタ出力ではない）、マイクロプロセッサ
へＫＥＮ＃を発生する項の１つとして使用されなければ
ならない。ＣＫＥＮ＃はＴ１では常に活動状態である
が、その後は非活動状態となり、サイクルが読取りヒッ
トサイクルでない限り、非活動状態のままである。読取
りミスサイクル及び書込みサイクルの場合、ＣＫＥＮ＃
はＴ２で非活動状態となり、次のＴ１まで非活動状態の
ままである。そのような場合に、ＫＥＮ＃信号を発生す
るのはシステムである。読取りヒットサイクルでは、Ｃ
ＫＥＮ＃は２度目のＴ２で再び活動状態となり、サイク
ルを通して活動状態を保つ。これにより外部ＫＥＮ＃論
理はＫＥＮ＃を発生させて、サイクルをＣＰＵに対して
キャッシュ可能にする。ところが、転送中の行が書込み
保護行であり且つＷＰＳＴＲＰ＃ピンがローにストラッ
ピングされているならば、ＣＫＥＮ＃はＴ２でも非活動
状態であり、サイクルを通して非活動状態のままであ
る。これにより、モジュールの書込み保護をモジュール
に対してのみキャッシュ可能とすることができる。

【００８１】バーストレディアウトＢＲＤＹＯ＃ モジュールは、読取りヒットサイクルの間にデータをＣ
ＰＵにバーストして戻しているときにＢＲＤＹＯ＃を発
生する。ＢＲＤＹＯ＃は常に駆動されており（オープン
コレクタ出力ではない）、外部論理によりＣＰＵに対す
るＢＲＤＹ＃入力信号を発生させるために使用されるべ
きである。モジュールは待ち状態なしの１クロックバー
ストキャッシュであるので、サイクルが中断されるか又
はチップ選択ではない限り、ＢＲＤＹＯ＃は最初のＴ２
から４度目のＴ２まで活動している。

【００８２】メモリインタフェース信号 メモリインタフェース信号は、主メモリサブシステムと
の間を往来する信号である。モジュールがメモリシステ
ムへ発生する唯一の信号はＳＴＡＲＴ＃である。

【００８３】ＰＲＳＮ＃ この信号はモジュール内ではローにされる。システムが
１０Ｋプルアップ抵抗器によってこの信号をハイにする
と、その行がローとなることによりキャッシュの存在が
指示されるのである。ＰＲＳＮ＃信号は、外部論理がメ
モリサイクルをＡＤＳ＃の活動に基づくのではなく、Ｓ
ＴＡＲＴ＃が活動状態になったときににみ開始させるべ
きであることを指示するために使用される。

【００８４】ＳＴＡＲＴ＃ ＳＴＡＲＴ＃は、メモリサブシステムが現在サイクルを
処理しなければならないことを指示するためにモジュー
ルによりアサートされる信号である。ＳＴＡＲＴ＃は常
に駆動されており且つ有効であり、全ての読取りミスサ
イクルとメモリ書込みサイクルに際してアサートされ
る。Ｉ／Ｏサイクルのとき又はＣＳ＃をサンプリングし
て、非活動状態であった場合には、ＳＴＡＲＴ＃は活動
しない。通常、ＳＴＡＲＴ＃は最初のＴ２で活動状態に
なっているが、無効化サイクルが先行サイクルの拡張を
強制した場合には遅延するであろう（「無効化サイク
ル」の章を参照）。

【００８５】書込み保護ＷＰ 書込み保護入力は、現在行転送が書込み保護されている
ことをモジュールに指示するアクティブハイ入力であ
る。この信号は、１回の行転送の３度目のＢＲＤＹ＃の
クロック端でサンプリングされる。タグＲＡＭを更新す
るために、ＳＫＥＮ＃も同時に有効でなければならな
い。モジュールはこの情報を１つのビットとして各タグ
記憶場所にセーブする。１つのタグで２つの連続する行
を表わす１２８Ｋ構成の場合、書込み保護ビットは双方
の行について有効である。ある記憶場所が書込み保護さ
れている場合、その場所への書込みは無視される。ＷＰ
は同期入力であり、それがサンプリングされているか、
されていないかにかかわらず、モジュールのセットアッ
プ時点及び保持時点と合っていなければならない。

【００８６】書込み保護ストラッピングオプションＷＰ
ＳＴＲＰ＃ ＷＰＳＴＲＰ＃は、ＲＥＳＥＴ中にサンプリングされる
ストラッピングオプションであり、モジュールの書き込
み保護された項目をＣＰＵキャッシュにおいてキャッシ
ュ可能とすべきであるか否かを指示する。ＷＰＳＴＲＰ
＃がハイであれば、ＣＫＥＮ＃はあらゆる読取りヒット
サイクルの間に活動状態になり、それらのサイクルがキ
ャッシュ可能であることを指示する。ＷＰＳＴＲＰ＃が
ローである場合には、書込み保護されている記憶場所へ
の読取りヒットサイクルについて、ＣＫＥＮ＃はＴ２で
非活動状態になる。これにより、モジュールは書込み保
護された項目をキャッシュできるが、ＣＰＵはキャッシ
ュできなくなる。

【００８７】システムキャッシュイネーブルＳＫＥＮ＃ 図７に示すモジュール１０へのＳＫＥＮ＃入力は、マイ
クロプロセッサＣＰＵ１２へのＫＥＮ＃入力と同様であ
る。ＳＫＥＮ＃はＫＥＮ＃と全く同じように行充填の最
初と最後の転送の前のクロックでサンプリングされて、
その行がキャッシュ可能であるか否かを指示する。ＳＫ
ＥＮ＃とＫＥＮ＃には１つの相違点がある。すなわち、
ＳＴＡＲＴ＃が活動状態になった後、最初の転送の前の
クロックまでのいずれかの時点でＳＫＥＮ＃が活動状態
であることがわかった場合、モジュールは行充填を開始
する。ＣＰＵに対するＫＥＮ＃入力がモジュールのＳＫ
ＥＮ＃入力端子に接続されると、ＣＰＵの内部キャッシ
ュとモジュールは同一の項目をキャッシュする。モジュ
ールとＣＰＵがメモリの異なる領域をキャッシュするよ
うに、ＫＥＮ＃とＳＫＥＮ＃を別個に制御することが可
能である。ＳＫＥＮ＃は同期入力であり、それがサンプ
リングされているか、いないかにかかわらずモジュール
のセットアップ時点及び保持時点と合っていなければな
らない。

【００８８】キャッシュレディ及びバーストレディＣＲ
ＤＹ＃，ＣＢＲＤＹ＃ ＣＲＤＹ＃とＣＢＲＤＹ＃はモジュールに対するレディ
入力とバーストレディ入力である。これらの入力はＣＰ
ＵのＲＤＹ＃入力及びＢＲＤＹ＃入力と全く同じように
動作すべきである。ＣＢＲＤＹ＃はＣＰＵのＢＲＤＹ＃
入力を発生するためにＢＲＤＹＯ＃と関連して使用され
るべきである。同様に、ＣＲＤＹ＃はＣＰＵのＲＤＹ＃
入力を形成するために使用されるべきである。モジュー
ルは読取りヒットの間にはＣＢＲＤＹ＃入力又はＣＲＤ
Ｙ＃入力をサンプリングしないので、モジュールのバー
スト転送に待ち状態を人為的に追加することは不可能で
ある。しかしながら、ＣＢＲＤＹ＃入力及びＣＲＤＹ＃
入力はサンプリングウィンドウの外であってもモジュー
ルのセットアップ時点及びホールド時点に従っていなけ
ればならない。

【００８９】システムの構成 キャッシュモジュールはシステムの内外で任意に構成で
き、また、カスケードも可能である。

【００９０】単一キャッシュ 単一キャッシュ構成では、モジュールを１つ追加すると
きに余分の論理が必要となることは全くないか、又はほ
とんどない。信号の多くはＣＰＵと、メモリバスコント
ローラと、モジュールとに共通している。ＫＥＮ＃，Ｓ
ＫＥＮ＃及びＳＴＡＲＴ＃などのその他の信号について
は個別に説明する。

【００９１】マイクロプロセッサバスインタフェース 図７からわかるように、ＣＰＵに関連する信号はモジュ
ールと、メモリコントローラの双方に接続する。これら
はアドレスバス，データ及びパリティバス，ＡＤＳ＃，
Ｗ／Ｒ＃，Ｍ／ＩＯ＃，ＢＥ０＃〜ＢＥ３＃，ＢＬＡＳ
Ｔ＃，ＲＥＳＥＴ及びＣＬＫである。単一のモジュール
はアドレスバスにあるので、その部分が常にチップ選択
されるようにＣＳ＃をローに拘束しても良い。

【００９２】メモリバスインタフェース メモリバス側では、ＢＯＦＦ＃，ＦＬＵＳＨ＃及びＥＡ
ＤＳ＃がＣＰＵとモジュールに並列に接続する。メモリ
レディ信号ＣＲＤＹ＃及びＣＢＲＤＹ＃はモジュールに
直接に接続するが、他のシステムレディ信号と組み合わ
されて、ＣＰＵのＲＤＹ＃及びＢＲＤＹ＃を形成する。
システムレディ信号の１つはモジュールのＢＲＤＹＯ＃
であり、この信号はＣＢＲＤＹ＃及び他のバーストレデ
ィ信号とＡＮＤされて、ＣＰＵへのＢＲＤＹ＃を形成し
なければならない。メモリシステムはさらにＷＰ入力を
発生しなければならない。書込み保護が不要である場
合、ＷＰをＶｓｓに拘束しても良い。システムがモジュ
ールの書き込み保護行のｉ４８６によるキャッシングを
阻止したいならば、ＷＰＳＴＲＰ＃をＶｓｓに拘束すべ
きである。

【００９３】ＫＥＮ＃及びＳＫＥＮ＃の発生 マイクロプロセッサに対するＫＥＮ＃入力はシステムに
おける全てのキャッシュイネーブル信号の結果である。
モジュールは読取りヒットサイクルの間に限ってＣＫＥ
Ｎ＃を活動状態とするので、ＣＫＥＮ＃出力をシステム
のキャッシュイネーブル信号とＡＮＤして、ＣＰＵへの
ＫＥＮ＃を形成しても良い。モジュールとＣＰＵの内部
キャッシュがメモリの同一の領域をキャッシュする場
合、モジュールとＣＰＵのＫＥＮ＃入力の双方について
１つのＳＫＥＮ＃を使用しても良い。そうでなければ、
メモリシステムは２つのキャッシュイネーブル信号を発
生することができ、その一方はＣＫＥＮ＃とＡＮＤされ
てＫＥＮ＃を発生し、他方の信号はＳＫＥＮ＃として使
用される。

【００９４】ＳＴＡＲＴ＃の発生 メモリシステムが現在サイクルを完了しなければならな
いことを指示するために、ＳＴＡＲＴ＃はローになる。
これは全てのメモリ書き込みと読取りミスに当てはま
る。Ｉ／Ｏサイクルを認識し、ＳＴＡＲＴ＃を待たずに
Ｉ／Ｏアクセスを開始するのはメモリサブシステムであ
る。ＳＴＡＲＴ＃はＴ２で印加されるが、先行サイクル
で無効化があった場合には遅延しても良い（「無効化サ
イクル」の章を参照）。ＳＴＡＲＴ＃の印加は多少なり
とも予測不可能であると思われるので、ＳＴＡＲＴ＃は
ＤＲＡＭ ＲＡＳサイクルを開始するか、又はＤＲＡＭ
出力バッファをイネーブルするか、いずれかの目的で使
用される。図８は、サイクルを開始するためのＤＲＡＭ
制御部への標識としてＳＴＡＲＴ＃を使用する場合を示
す。ＳＴＡＲＴ＃をサンプリングして、活動状態であっ
たならば、ＲＡＳ及びＣＡＳサイクルは始まる。１つの
メモリサイクルが始まるのは早くても最初のＴ２である
ので、これによりキャッシュ読取りミスに余分の待ち状
態を招くことになる。図９は、ＳＴＡＲＴ＃がＤＲＡＭ
データバッファをイネーブルする場合を示す。実際のＤ
ＲＡＭサイクルは、ＡＤＳ＃及びＭ／ＩＯ＃をサンプリ
ングして、それらがローであったときに始まるのである
が、バッファがゲーティングされて、データをＣＰＵデ
ータバスに書込めるようになるまでは完了しない。サイ
クルがモジュール読取りヒットであれば、バッファは決
してイネーブルされない。モジュールはバースト転送を
完了するのに５回のクロックサイクルを要するので、Ｒ
ＡＳのプリチャージ時間を容易に吸収してしまうことが
できる。

【００９５】多重キャッシュ 多重キャッシュ方式は、マイクロプロセッサバスインタ
フェース信号の接続が全て同じままであるために、単一
キャッシュ方式と同様である。単一キャッシュの例と同
じように、特殊な処理を必要とするのはＫＥＮ＃，ＳＫ
ＥＮ＃及びＳＴＡＲＴ＃と、新たに加わったＣＳ＃だけ
である。図１０は、５１２Ｋ多重キャッシュ構成の１例
を示す。

【００９６】メモリバスインタフェース マイクロプロセッサバスインタフェース信号と同様に、
ＢＯＦＦ＃，ＦＬＵＳＨ＃及びＥＡＤＳ＃はＣＰＵと、
メモリシステムと、全てのキャッシュとに並列に接続す
る。メモリシステムからのレディ出力とバーストレディ
出力は、全てのモジュールのＣＲＤＹ＃入力端子とＣＢ
ＲＤＹ＃入力端子に接続する。そこで、ＣＢＲＤＹ＃出
力は全てのモジュールからのＢＲＤＹＯ＃とＡＮＤされ
て、ＣＰＵへのＢＲＤＹ＃を形成する。

【００９７】ＳＴＡＲＴ＃ ＣＳ＃は一度に１つのモジュールについて活動している
ので、ＳＴＡＲＴ＃は一度に１つのモジュールにより活
動状態とされる。従って、ＳＴＡＲＴ＃を他の全てのＳ
ＴＡＲＴ＃信号とＡＮＤして、システム始動標識を形成
しても良い。ＳＴＡＲＴ＃をどのように使用できるかと
いうことの詳細については、「単一キャッシュ」の章を
参照。

【００９８】ＫＥＮ＃ ＳＴＡＲＴ＃と同様に、ＣＫＥＮ＃はチップ選択された
モジュールについてのみ活動状態となるので、全てのＣ
ＫＥＮ＃出力を互いにＡＮＤして、ＣＰＵのＫＥＮ＃信
号を形成しても良い。読取りミスサイクルの間にＫＥＮ
＃を発生するのはシステムの責務であるため、システム
キャッシュイネーブル信号もＡＮＤ項に含めなければな
らない。

【００９９】ＳＫＥＮ＃ ＳＫＥＮ＃は読取りみっさいくるの間に使用され、その
他の場合には無視されるので、システムキャッシュイネ
ーブル信号を全モジュールのＳＫＥＮ＃入力端子に接続
できる。複数の発生源がＣＰＵに対してＫＥＮ＃信号を
発生しうる場合、ＫＥＮ＃を全てのモジュールに送り出
しても良い。ＣＰＵキャッシュが二次レベルキャッシュ
とは異なる記憶場所をキャッシュする場合には、ＳＫＥ
Ｎ＃を別個に発生させて、全モジュールの入力端子に接
続しなければならない。

【０１００】ＣＳ＃ チップ選択は、どのモジュールがアドレッシングされて
いるかを識別するために使用される。それは最下位のタ
グアドレスビットを復号した結果である。図１０は、Ｐ
ＬＤが４つのモジュールキャッシュの中の１つをどのよ
うにして選択するかを示す。無効化サイクルを含めて、
アドレスバスにアドレスが現れているときは、いつで
も、モジュールキャッシュの１つが選択される。

【０１０１】オプションのキャッシュ キャッシュモジュールはオプションのキャッシュとして
システムにはまり込むのであるが、その最も強力な特徴
は、キャッシュモジュールを一旦設置してしまえば、シ
ステムの再構成を容易に実行できることである。これを
達成するために、モジュールが存在するか否かにかかわ
らず信号がその機能を適正に実行するように、モジュー
ルは全ての信号をメモリサブシステムへ送り出してゆく
通し書込みキャッシュである。モジュールを完全にオプ
ションにするために考察しなければならない点はごくわ
ずかである。

【０１０２】信号の考察：ＳＴＡＲＴ＃，ＣＫＥＮ＃，
ＢＲＤＹＯ＃ ＰＲＳＮ＃存在ピンは、ＳＴＡＲＴ＃を受け入れるメモ
リコントローラに接続する。ＰＲＳＮ＃がハイであれ
ば、モジュールは存在しておらず、全てのメモリサイク
ルはＡＤＳ＃の印加と共に始まる。この場合、ＳＴＡＲ
Ｔ＃は、モジュールが存在していないときにそれが浮動
したまま放置されないように保証するために、プルアッ
プ抵抗器を具備しているべきである。システムからモジ
ュールが取り除かれると、外部論理と組み合わされてＫ
ＥＮ＃及びＢＲＤＹ＃を形成するＣＫＥＮ＃，ＢＲＤＹ
Ｏ＃のかく信号は浮動したままとなる。従って、ＣＫＥ
Ｎ＃ピン，ＢＲＤＹＯ＃ピン，ＳＴＡＲＴ＃ピン及びＰ
ＲＳＮ＃ピンの全てにプルアップ抵抗器を結合させるべ
きである。これにより、モジュールが存在していないと
きの非活動状態が確実に得られる。

【０１０３】多重キャッシュに関わる考察 ＳＴＡＲＴ＃信号、ＣＫＥＮ＃信号，ＢＲＤＹＯ＃信号
及びＰＲＳＮ＃信号の全てにプルアップ抵抗器を結合さ
せている限り、空のキャッシュソケットは全て非活動キ
ャッシュと同様に応答する。ところが、ＣＳ＃の復号は
存在しているキャッシュの数に伴って変化するので、チ
ップ選択の問題が生じる。図１１に示す通り、チップ選
択復号論理は全てのＰＲＳＮ＃ピンを入力としているた
め、この情報から正しいチップ選択復号を発生すること
ができる。図１１の論理は、１つのキャッシュが検出さ
れた場合はＣＳ１を印加されたままに保ち、２つのキャ
ッシュが検出された場合はＡ１６を復号し、４つのキャ
ッシュ全てが存在している場合にはＡ１６とＡ１７を復
号することができる。

【０１０４】セクター方式キャッシュ対非セクター方式
キャッシュ ６４Ｋモジュールは６４Ｋ非セクター方式キャッシュで
ある。すなわち、キャッシュのそれぞれのタグはキャッ
シュメモリの１つのデータ行を指示する。１２８Ｋキャ
ッシュを非セクター方式にするためには、２倍の数のタ
グが必要である。これによりタグのサイズは大きくな
り、複雑さが増す一方、タグルックアップ速度は低下す
る。このため、１２８Ｋモジュールはセクター方式キャ
ッシュである。１２８Ｋモジュールの各タグはキャッシ
ュの２つの連続する行を指示する。行選択ビットである
アドレスビットＡ４は、どちらの行を参照しているかを
確定する。図１２は、セクター方式キャッシュにおける
１つのタグを示す。このタグがアドレス２５００ｈを指
示するならば、アドレス２５１０ｈとして隣接する行を
予約する（Ａ４はハイ）。たとえば、アドレス２５１０
を最初に書込んだ場合、タグは依然として２５を含むと
考えられ、第１の行にアドレス２５１０を無効にせずに
導入できるのはアドレス２５００のみであろう。行選択
ビットはセクター方式のアーキテクチャに使用されるの
で、全てのセットアドレスビットとタグアドレスビット
はアドレススペースにおいてより上位へシフトされる。
１２８Ｋモジュールは、６４Ｋモジュールとのピン互換
性を維持するように、内部でこのシフトを補償する。こ
れにより、６４Ｋモジュール，１２８Ｋモジュールのい
ずれのキャッシュ構成もハードウェアに関して不明の部
分はなくなる。セクター方式キャッシュは２つの連続す
る行を参照するので、双方の行を充填する見込みは少な
く、従って、キャッシュのヒット率は低下する。セクタ
ー方式キャッシュのヒット率は非セクター方式と比べて
若干低いが、性能を低下させる要素はごく少ない（１〜
２パーセント）。二経路セット連想セクター方式１２８
Ｋキャッシュは直接マッピング方式の１２８Ｋ非セクタ
ー方式キャッシュよりすぐれた性能を示す。

【０１０５】性能の考察 ＳＫＥＮ＃アサーション ＳＫＥＮ＃は読取りミスサイクルの間の行のキャッシュ
可能性を指示するためのモジュールへの入力である。こ
の信号は、ＣＰＵにおけるＫＥＮ＃と同様に、１回の行
充填の最初のｄ語転送の前の１クロックと、最後のｄ語
の前の１クロックでサンプリングされる。行充填中、モ
ジュールは行のｄ語をキャッシュメモリの適切なスポッ
トに直接ロードする。すなわち、モジュールがＳＫＥＮ
＃をサンプリングして、活動状態であるとわかったなら
ば、モジュールは行を任命し、入力して来る行に備えて
記憶場所を無効化しなければならない。適切なＳＫＥＮ
＃によって行充填が完了すると、その行を有効にするこ
とができる。キャッシュ不可能サイクルの間、ＳＫＥＮ
＃が活動状態のまま保たれており、そのために、最初の
転送に先立ってクロックを無効化させるようになってい
ると、性能を損失するおそれがある（図１３を参照）。
Ｔ１でモジュールがＳＫＥＮ＃はローであるとわかる
と、モジュールは、ＳＫＥＮ＃が先に消滅するにも関わ
らず、１つの記述項を無効化することによりキャッシュ
の１つの行を任命する。キャッシュ可能性が確定される
までＳＫＥＮ＃を非活動状態に保持することにより、性
能低下は回避される。

【０１０６】無効化ウィンドウ ＥＡＤＳ＃がアサートされることによって無効化が要求
されると、モジュールはアドレスバスに現れているアド
レスを直ちに無効化しなければならない。モジュールの
タグ部分が使用中である場合、無効化が優先し、他方の
アクションを延期させる。これにより性能は低下しかね
ない。これを回避するために、キャッシュ読取りミスサ
イクルの２度目，３度目又は４度目の転送でＥＡＤＳ＃
を発生すべきではない。「無効化サイクル」の章でこの
ことを詳細に説明している。

【０１０７】ＢＯＦＦ＃の印加 ＢＯＦＦ＃が印加され且つモジュールがキャッシュ可能
読取りミスサイクルの途中にある場合、モジュールは現
在行充填をキャッシュ不可能として扱う。ＢＯＦＦ＃が
解放されて、サイクルが継続してゆくと、モジュールは
サイクルの残る部分をキャッシュ不可能サイクルとして
扱う。多くのシステムでは、ＢＯＦＦ＃は稀にしか起こ
らないので、性能の損失は無視できる程度である。とこ
ろが、ＢＯＦＦ＃が規則的で、予測可能である場合に
は、１回の行充填の４回のｄ語転送が決して中断される
ことのないようにＢＯＦＦ＃のタイミングを規定するこ
とにより、システムの性能を向上させることができる。
機能説明の中の「ＢＯＦＦ＃サイクル」の章で、放棄サ
イクルをさらに詳細に説明している。

【０１０８】ＳＴＡＲＴ＃の予測性 先行サイクルが拡張されていない限り、読取りミスサイ
クルの最初のＴ２でＳＴＡＲＴ＃が印加される。「無効
化サイクル」の章で、ＳＴＡＲＴ＃を遅延させて良い理
由を説明している。ＳＴＡＲＴ＃がシステムに対する予
測可能な信号でなければならず且つ無効化サイクルを読
取りミスサイクルの２度目の転送の前に起こるようにタ
イミング規定できない場合には、ＳＴＡＲＴ＃の予測性
を確保する方法はない。ＥＡＤＳ＃が読取りミスサイク
ルの終わりに向かって印加されるときには、次のサイク
ルのＴ１に先立って、無効化ルックアップ、実際の無効
化（ヒットである場合）及び現在行充填の有効化（キャ
ッシュ可能な場合）の３回のタグアクセスを実行しなけ
ればならない。無効化要求のヒット／ミスの可能性を予
測する方法はないので、それをサービスするために２回
のタグアドレスが要求されるものと想定される。これを
実行するために、ＡＨＯＬＤを検出した場合に、モジュ
ールへのＳＫＥＮ＃を消滅させても良い。最後のＣＢＲ
ＤＹ＃の前にＳＫＥＮ＃が消滅したならば、行はキャッ
シュ不可能である。図１４は、バーストサイクルの３度
目の転送の間のＥＡＤＳ＃のアサートがどのようにして
ＳＴＡＲＴ＃に１クロックの遅延を招くかを示す。図１
５は、４度目のクロックにおけるＥＡＤＳ＃の印加を示
すが、ＡＨＯＬＤはＣＰＵにＡＤＳ＃を少なくとも余分
の１クロックだけ遅延させるので、ＳＴＡＲＴ＃も１ク
ロックしか遅延しない。１回のバーストの２度目の転送
でＥＡＤＳ＃が印加されると、ＳＫＥＮ＃を消滅せずに
ＳＴＡＲＴ＃は１クロック遅延する（図１６を参照）の
で、後のＥＡＤＳ＃の印加のためにＳＫＥＮ＃をドロッ
プさせることに利点はない。要するに、１回の行充填の
３度目又は４度目の転送の間にＡＨＯＬＤに応答してＳ
ＫＥＮ＃が消滅する場合には、ＳＴＡＲＴ＃は多くとも
１クロックしか遅延しない。これにより、ＳＴＡＲＴ＃
は予測可能となる。すなわち、ＳＴＡＲＴ＃は読取りミ
スサイクルの２度目のＴ２では常に有効である。尚、Ｓ
ＴＡＲＴ＃が遅延しなければ、その値はＴ２で保持され
る。本発明をその好ましい実施例に関して詳細に図示し
且つ説明したが、本発明の範囲から逸脱せずに形態及び
詳細について上記の変更及びその他の変更を実施し得る
ことは当業者には理解されるであろう。

【図面の簡単な説明】

【図１】本発明を具現化したデータ処理システムのブロ
ック線図。

【図２】図１に示すキャッシュコントローラのブロック
線図。

【図３】通常の読取りミスサイクルの間のモジュールの
アクティビティを示すタイミング図。

【図４】Ｔ１におけるタグルックアップがヒットである
とわかったため、Ｔ２でデータがキャッシュにより更新
される書込みヒットを示す図。

【図５】行充填の３度目の転送において起こる無効化を
伴う読取りミスサイクルを示すタイミング図。

【図６】放棄された行充填の１例を示すタイミング図。

【図７】マイクロプロセッサ及びメモリサブシステムへ
の典型的なモジュール接続を示す図。

【図８】ＳＴＡＲＴ＃がデータ／命令を供給するための
ＤＲＡＭ制御部への指示であることを示す図。

【図９】ＤＲＡＭデータバッファをイネーブルするため
にＳＴＡＲＴ＃をいかに使用しうるかを示す図。

【図１０】多重キャッシュ構成の１例を示す図。

【図１１】チップ選択復号論理を示す図。

【図１２】セクター方式キャッシュにおける１つのタグ
を示す図。

【図１３】図７に示す論理に関わるタイミング図。

【図１４】バーストサイクルの３度目の転送の間のＥＡ
ＤＳ＃の印加がＳＴＡＲＴ＃に１クロック分の遅延をど
のように引き起こすかを示す図。

【図１５】第４のクロックにおけるＥＡＤＳ＃の印加
と、その結果生じるＳＴＡＲＴ＃の２クロック分の遅延
とを示す図。

【図１６】第２のクロックにおけるＥＡＤＳ＃の印加を
示す図。

【符号の説明】

８ ＳＲＡＭ ９ システムメモリ １０ キャッシュコントローラ １２ マイクロプロセッサ １４ アドレスバス １５ データバス ２４ タグＲＡＭ ２８ プロセッサインタフェース ２９ 信号バス ３０，３２ 比較器 ３６ ＳＲＡＭ制御／タイミング

───────────────────────────────────────────────────── フロントページの続き (72)発明者 サンダラヴァラザン・ラジャゴパラン・イ ーエンガー アメリカ合衆国 95124 カリフォルニア 州・サン ホゼ・チェルシー ドライブ・ 15123 (72)発明者 ジェイムズ・ネイデア アメリカ合衆国 95118 カリフォルニア 州・サン ホゼ・ホールクレスト ドライ ブ・1548

Claims (1)

【特許請求の範囲】
1. 【請求項１】 プロセッサ（１２）がＣＰＵバス（１
   ４，１５，２９）を介して主メモリ（９）と通信するデ
   ータ処理システムにおいて、 前記ＣＰＵバスに対するアクセスを制御するＣＰＵバス
   制御論理（２８）を含むキャッシュコントローラ（１
   ０）と；前記キャッシュコントローラ（１０）及び前記
   ＣＰＵバスに接続するキャッシュデータアレイ（８）と
   を具備し、 前記ＣＰＵバスはタグ部分と、セット部分と、行部分と
   から構成されるバスアドレスを搬送し、１つの行は複数
   のデータバイトから構成されており、前記行は前記キャ
   ッシュ（８）と前記メモリ（８，９）との間で転送され
   るデータの基本単位であり；前記キャッシュコントロー
   ラの制御論理は前記キャッシュデータアレイ（８）への
   参照を制御し；前記制御論理はキャッシュディレクトリ
   （２４）を含み、前記キャッシュディレクトリはタグフ
   ィールドを記憶するアドレス記憶部分を含み、各タグフ
   ィールドは、前記メモリ（８，９）の１つにある、前記
   キャッシュデータアレイ（８）に記憶されているアドレ
   スブロックと関連するメモリ記憶場所を識別し；前記キ
   ャッシュディレクトリは、前記バスアドレスの前記セッ
   ト部分と同一のセット部分と、前記バスアドレスの前記
   行部分と同一の行部分と、経路部分とから構成されるキ
   ャッシュデータアレイアドレスを発生する手段（３６）
   を含み；前記キャッシュディレクトリ（２４）の前記ア
   ドレス記憶部分には複数のアドレスブロックが記憶され
   ており、各アドレスブロックは前記キャッシュデータア
   レイ（８）に記憶されている多数の連続するデータの行
   の物理アドレスを記述しており；前記アドレス記憶部分
   （２４）には複数の有効ビットが記憶されており、各有
   効ビットは前記アドレス記憶部分にある前記アドレスブ
   ロックの中の前記データの行のそれぞれ１つと関連し、
   前記キャッシュ（８）にある特定のデータの行が存在し
   ている場合は、その行に関する有効ビットはオンであ
   り、前記キャッシュにある特定のデータの行が存在して
   いない場合には、その行に関する有効ビットはオフであ
   るようになっており；前記キャッシュディレクトリは少
   なくとも２つの経路（ＷＡＹ０，ＷＡＹ１）をもつ構成
   をとることができ、各経路は、特定のタグフィールドを
   求めて前記キャッシュディレクトリを連想探索するのを
   容易にするために、前記タグフィールド及び前記有効フ
   ィールドを記憶させており；前記キャッシュディレクト
   リは、前記アドレスバス及び前記アドレス記憶部分に接
   続するデコーダを含み；前記アドレス記憶部分は複数の
   セット（ＳＥＴ０〜ＳＥＴ６３）に分割されており、各
   セットは各経路から取った１つずつのアドレスブロック
   から構成される前記アドレスブロックのグループであ
   り、１つのセットに属する全てのアドレスブロックは、
   前記バスアドレスの前記セット部分の復号に応答して、
   前記デコーダにより同時に選択されることから成るデー
   タ処理システム。