JPH1055306A - メモリコントローラ - Google Patents
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- JPH1055306A JPH1055306A JP9073174A JP7317497A JPH1055306A JP H1055306 A JPH1055306 A JP H1055306A JP 9073174 A JP9073174 A JP 9073174A JP 7317497 A JP7317497 A JP 7317497A JP H1055306 A JPH1055306 A JP H1055306A
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- 238000013500 data storage Methods 0.000 claims description 7
- 238000000034 method Methods 0.000 description 101
- 238000010586 diagram Methods 0.000 description 4
- 230000001934 delay Effects 0.000 description 2
- 230000004807 localization Effects 0.000 description 2
- 238000007726 management method Methods 0.000 description 2
- 101100480513 Caenorhabditis elegans tag-52 gene Proteins 0.000 description 1
- 239000004568 cement Substances 0.000 description 1
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-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F12/00—Accessing, addressing or allocating within memory systems or architectures
- G06F12/02—Addressing or allocation; Relocation
- G06F12/08—Addressing or allocation; Relocation in hierarchically structured memory systems, e.g. virtual memory systems
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F9/00—Arrangements for program control, e.g. control units
- G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
- G06F9/30—Arrangements for executing machine instructions, e.g. instruction decode
- G06F9/38—Concurrent instruction execution, e.g. pipeline or look ahead
- G06F9/3802—Instruction prefetching
- G06F9/3814—Implementation provisions of instruction buffers, e.g. prefetch buffer; banks
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-
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- Memory System Of A Hierarchy Structure (AREA)
Abstract
(57)【要約】
【課題】 ルックアサイドキャッシュアーキテクチャの
データ処理システムに設けられる、改善されたメモリコ
ントローラが開示される。 【解決手段】 データ処理システムは上位レベルキャッ
シュを結合されたプロセッサと、コントローラメモリを
結合されたメモリコントローラと、プロセッサとメモリ
コントローラとの間に接続されたプロセッサバスと、メ
インメモリとを含む。さらに、データ処理システムは、
プロセッおサとメモリコントローラに並列にプロセッサ
バスへ接続された下位レベルキャッシュを含む。本発明
の第一の局面に従えば、メモリコントローラに設けられ
たロジックは、書き込み要求が下位レベルキャッシュに
よってサービスされない場合に、その書き込み要求に関
連づけられたデータが置換され変更されたキャッシュラ
インであれば、その書き込み要求の受け取りに応答し
て、メモリコントローラに結合されたコントローラメモ
リの中に上記関連づけられたデータを記憶し、よってデ
ータ処理システム内のデータ記憶を最適化する。
データ処理システムに設けられる、改善されたメモリコ
ントローラが開示される。 【解決手段】 データ処理システムは上位レベルキャッ
シュを結合されたプロセッサと、コントローラメモリを
結合されたメモリコントローラと、プロセッサとメモリ
コントローラとの間に接続されたプロセッサバスと、メ
インメモリとを含む。さらに、データ処理システムは、
プロセッおサとメモリコントローラに並列にプロセッサ
バスへ接続された下位レベルキャッシュを含む。本発明
の第一の局面に従えば、メモリコントローラに設けられ
たロジックは、書き込み要求が下位レベルキャッシュに
よってサービスされない場合に、その書き込み要求に関
連づけられたデータが置換され変更されたキャッシュラ
インであれば、その書き込み要求の受け取りに応答し
て、メモリコントローラに結合されたコントローラメモ
リの中に上記関連づけられたデータを記憶し、よってデ
ータ処理システム内のデータ記憶を最適化する。
Description
【０００１】
【発明の属する技術分野】本発明は一般的にはデータ処
理装置に関し、具体的にはデータ処理システム内でデー
タの記憶を管理する装置に関する。さらに具体的には、
本発明は、ルックアサイドキャッシュアーキテクチャの
データ処理システム内で、スタック動作をキャッシュし
選択された情報をプリフェッチしてプロセッサの次のア
クセスに備えるメモリコントローラに関する。
理装置に関し、具体的にはデータ処理システム内でデー
タの記憶を管理する装置に関する。さらに具体的には、
本発明は、ルックアサイドキャッシュアーキテクチャの
データ処理システム内で、スタック動作をキャッシュし
選択された情報をプリフェッチしてプロセッサの次のア
クセスに備えるメモリコントローラに関する。
【０００２】
【従来の技術】遅延を減少させるため、データ処理シス
テムはキャッシュメモリ構成をますます使用するように
なった。当業者に周知であるように、キャッシュは高
速、高価、ゼロ待ち状態の小型メモリであって、メイン
メモリに存在する命令とデータの中で頻繁にアクセスさ
れるもののコピーを記憶するために使用される。８０４
８６、Ｉｎｔｅｌ Ｐｅｎｔｉｕｍ（ＴＭ）、ＩＢＭ
ＰｏｗｅｒＰＣ（ＴＭ）、または同類のプロセッサを使
用する最新世代のパーソナルコンピュータは、典型的に
オンチップのレベル１（Ｌ１）プロセッサキャッシュを
含んでいる。さらに、これらのパーソナルコンピュータ
は、しばしばレベル２（Ｌ２）キャッシュを含んでお
り、システムパフォーマンスを高めている。Ｌ１および
Ｌ２キャッシュの双方を備えるキャッシュシステムは、
典型的に二つの形式の一つで構成される。第一のキャッ
シュシステム構成では、Ｌ２キャッシュはプロセッサと
システムバスまたはメモリバスとの間で直列にインター
フェースされている。この構成は、通常、ルックスルー
（ｌｏｏｋ−ｔｈｒｏｕｇｈ）構成またはインライン
（ｉｎ−ｌｉｎｅ）構成と呼ばれ、プロセッサはメモリ
またはシステムバスと直接に通信することはできず、Ｌ
２キャッシュコントローラによって提供されるインター
フェースを介して通信する。
テムはキャッシュメモリ構成をますます使用するように
なった。当業者に周知であるように、キャッシュは高
速、高価、ゼロ待ち状態の小型メモリであって、メイン
メモリに存在する命令とデータの中で頻繁にアクセスさ
れるもののコピーを記憶するために使用される。８０４
８６、Ｉｎｔｅｌ Ｐｅｎｔｉｕｍ（ＴＭ）、ＩＢＭ
ＰｏｗｅｒＰＣ（ＴＭ）、または同類のプロセッサを使
用する最新世代のパーソナルコンピュータは、典型的に
オンチップのレベル１（Ｌ１）プロセッサキャッシュを
含んでいる。さらに、これらのパーソナルコンピュータ
は、しばしばレベル２（Ｌ２）キャッシュを含んでお
り、システムパフォーマンスを高めている。Ｌ１および
Ｌ２キャッシュの双方を備えるキャッシュシステムは、
典型的に二つの形式の一つで構成される。第一のキャッ
シュシステム構成では、Ｌ２キャッシュはプロセッサと
システムバスまたはメモリバスとの間で直列にインター
フェースされている。この構成は、通常、ルックスルー
（ｌｏｏｋ−ｔｈｒｏｕｇｈ）構成またはインライン
（ｉｎ−ｌｉｎｅ）構成と呼ばれ、プロセッサはメモリ
またはシステムバスと直接に通信することはできず、Ｌ
２キャッシュコントローラによって提供されるインター
フェースを介して通信する。
【０００３】インラインＬ２キャッシュ構成は概して最
適のパフォーマンスを実現するが、多くのパーソナルコ
ンピュータシステムは、ルックアサイド構成ではＬ２キ
ャッシュをオプションとしてサポートするように設計さ
れている。それはエントリレベルのコンピュータシステ
ムの価格を下げるためであり、Ｌ２キャッシュの取り付
けは、パフォーマンスを高めるためのオプションとして
提供するのである。ルックアサイド構成では、Ｌ２キャ
ッシュはプロセッサおよびメモリコントローラの両者と
並列にプロセッサバスに接続されるので、プロセッサバ
スに接続されたプラグ可能モジュール上に便宜的に取り
付けることができる。
適のパフォーマンスを実現するが、多くのパーソナルコ
ンピュータシステムは、ルックアサイド構成ではＬ２キ
ャッシュをオプションとしてサポートするように設計さ
れている。それはエントリレベルのコンピュータシステ
ムの価格を下げるためであり、Ｌ２キャッシュの取り付
けは、パフォーマンスを高めるためのオプションとして
提供するのである。ルックアサイド構成では、Ｌ２キャ
ッシュはプロセッサおよびメモリコントローラの両者と
並列にプロセッサバスに接続されるので、プロセッサバ
スに接続されたプラグ可能モジュール上に便宜的に取り
付けることができる。
【０００４】ルックアサイドＬ２キャッシュ構成を使用
するコンピュータシステムでは、Ｌ２キャッシュとメモ
リコントローラの各々は、メモリ読み取りを始動するプ
ロセッサに応答して、同時にプロセッサメモリ読み取り
サイクルを開始する。Ｌ２キャッシュの読み取りヒット
に応答して、Ｌ２キャッシュは指示されたメモリ読み取
りを中止するようにメモリコントローラへ信号を出し、
要求されたデータをゼロ待ち状態でプロセッサへ戻す。
しかし、Ｌ２キャッシュの読み取りミスの場合には、メ
モリコントローラが要求されたデータをメインメモリか
らフェッチし、そのデータをＬ２キャッシュが存在しな
かったかのようにプロセッサへ戻す。Ｌ２キャッシュと
メモリコントローラの双方は、プロセッサのデータ読み
取り要求に対して同時にサービスを開始するので、ルッ
クアサイドキャッシュアーキテクチャのコンピュータシ
ステムでは、データの読み取り中にＬ２キャッシュミス
の不利が生じることはない。
するコンピュータシステムでは、Ｌ２キャッシュとメモ
リコントローラの各々は、メモリ読み取りを始動するプ
ロセッサに応答して、同時にプロセッサメモリ読み取り
サイクルを開始する。Ｌ２キャッシュの読み取りヒット
に応答して、Ｌ２キャッシュは指示されたメモリ読み取
りを中止するようにメモリコントローラへ信号を出し、
要求されたデータをゼロ待ち状態でプロセッサへ戻す。
しかし、Ｌ２キャッシュの読み取りミスの場合には、メ
モリコントローラが要求されたデータをメインメモリか
らフェッチし、そのデータをＬ２キャッシュが存在しな
かったかのようにプロセッサへ戻す。Ｌ２キャッシュと
メモリコントローラの双方は、プロセッサのデータ読み
取り要求に対して同時にサービスを開始するので、ルッ
クアサイドキャッシュアーキテクチャのコンピュータシ
ステムでは、データの読み取り中にＬ２キャッシュミス
の不利が生じることはない。
【０００５】しかし、ルックアサイド構成を使用するコ
ンピュータシステム内にＬ２キャッシュを実装すると、
必然的にパフォーマンスの不利が生じる。たとえば、デ
ータの書き込み中にルックアサイドＬ２キャッシュのキ
ャッシュミスが起こると、パフォーマンス上の不利が生
じる。なぜなら、Ｌ２キャッシュは、プロセッサがメモ
リコントローラへデータを書き込んでいる間、必要なキ
ャッシュラインをフェッチするためにプロセッサバスの
制御を得ることができないからである。そのため、典型
的に、ルックアサイドＬ２キャッシュは、書き込みミス
でキャッシュラインの割り振りを実行しない。さらに、
Ｉ／Ｏ動作中に、システムバスへの競争がシステムパフ
ォーマンスを低下させる。なぜなら、プロセッサはＩ／
Ｏ動作中にＬ２キャッシュにアクセスできないからであ
る。さらに、ルックアサイドＬ２キャッシュ構成の制約
は、それがＬ１キャッシュラインのサイズよりも大きな
キャッシュラインのサイズを効率的にサポートしないこ
とである。これに対して、インラインＬ２キャッシュラ
インは、しばしばＬ１キャッシュラインの長さの２倍に
なるように設計される。その理由は、データ局在性の統
計的確率に基づいて命令とデータをプリフェッチするこ
とによりキャッシュミス率を減少させるためである。
ンピュータシステム内にＬ２キャッシュを実装すると、
必然的にパフォーマンスの不利が生じる。たとえば、デ
ータの書き込み中にルックアサイドＬ２キャッシュのキ
ャッシュミスが起こると、パフォーマンス上の不利が生
じる。なぜなら、Ｌ２キャッシュは、プロセッサがメモ
リコントローラへデータを書き込んでいる間、必要なキ
ャッシュラインをフェッチするためにプロセッサバスの
制御を得ることができないからである。そのため、典型
的に、ルックアサイドＬ２キャッシュは、書き込みミス
でキャッシュラインの割り振りを実行しない。さらに、
Ｉ／Ｏ動作中に、システムバスへの競争がシステムパフ
ォーマンスを低下させる。なぜなら、プロセッサはＩ／
Ｏ動作中にＬ２キャッシュにアクセスできないからであ
る。さらに、ルックアサイドＬ２キャッシュ構成の制約
は、それがＬ１キャッシュラインのサイズよりも大きな
キャッシュラインのサイズを効率的にサポートしないこ
とである。これに対して、インラインＬ２キャッシュラ
インは、しばしばＬ１キャッシュラインの長さの２倍に
なるように設計される。その理由は、データ局在性の統
計的確率に基づいて命令とデータをプリフェッチするこ
とによりキャッシュミス率を減少させるためである。
【０００６】これらのことから分かるように、データ処
理システム内にオプションのルックアサイドＬ２キャッ
シュを実装するための改善された方法およびシステムを
提供することが望ましい。特に、ルックアサイドＬ２キ
ャッシュ構成のデータ処理システム内で、Ｌ２書き込み
ミスでの割り振りをサポートし、データと命令のプリフ
ェッチを可能にする改善されたキャッシュシステムを提
供することが望ましい。
理システム内にオプションのルックアサイドＬ２キャッ
シュを実装するための改善された方法およびシステムを
提供することが望ましい。特に、ルックアサイドＬ２キ
ャッシュ構成のデータ処理システム内で、Ｌ２書き込み
ミスでの割り振りをサポートし、データと命令のプリフ
ェッチを可能にする改善されたキャッシュシステムを提
供することが望ましい。
【０００７】
【発明が解決しようとする課題】本発明の目的は、改善
されたデータ処理システムを提供することである。
されたデータ処理システムを提供することである。
【０００８】本発明の他の目的は、データ処理システム
内でデータの記憶を管理する改善された装置を提供する
ことである。
内でデータの記憶を管理する改善された装置を提供する
ことである。
【０００９】さらに、本発明の他の目的は、ルックアサ
イドキャッシュアーキテクチャのデータ処理システム内
で、スタック動作をキャッシュし選択された情報をプリ
フェッチして、プロセッサによる次のアクセスに備える
改善されたメモリコントローラを提供することである。
イドキャッシュアーキテクチャのデータ処理システム内
で、スタック動作をキャッシュし選択された情報をプリ
フェッチして、プロセッサによる次のアクセスに備える
改善されたメモリコントローラを提供することである。
【００１０】
【課題を解決するための手段】前述した目的はこれから
説明するようにして達成される。すなわち、ルックアサ
イドキャッシュアーキテクチャを備えたデータ処理シス
テム内の改善されたメモリコントローラが開示される。
データ処理システムは、上位レベルのキャッシュを結合
されたプロセッサと、コントローラメモリを結合された
メモリコントローラと、プロセッサとメモリコントロー
ラとの間で接続されたプロセッサバスと、メインメモリ
とを含む。さらに、データ処理システムは、プロセッサ
およびメモリコントローラと並列にプロセッサバスへ接
続された下位レベルのキャッシュを含む。本発明の第一
の局面に従えば、メモリコントローラはロジックを含
み、このロジックは、下位レベルキャッシュによってサ
ービスされない書き込み要求で、関連するデータが修正
済みの置換されたキャッシュラインではないような書き
込み要求を受け取って、メモリコントローラに結合され
たコントローラメモリ内に、関連するデータを記憶し、
よってデータ処理システム内のデータ記憶を最適化す
る。本発明の第二の局面に従えば、メモリコントローラ
はロジックを含み、このロジックは、メインメモリ内に
のみ存在する情報への要求を受け取って、要求された情
報をメインメモリからフェッチし、メインメモリ内で上
記要求されたデータに隣接している追加情報をプリフェ
ッチバッファに記憶し、よってプリフェッチされた情報
へのアクセスタイムを最小にする。
説明するようにして達成される。すなわち、ルックアサ
イドキャッシュアーキテクチャを備えたデータ処理シス
テム内の改善されたメモリコントローラが開示される。
データ処理システムは、上位レベルのキャッシュを結合
されたプロセッサと、コントローラメモリを結合された
メモリコントローラと、プロセッサとメモリコントロー
ラとの間で接続されたプロセッサバスと、メインメモリ
とを含む。さらに、データ処理システムは、プロセッサ
およびメモリコントローラと並列にプロセッサバスへ接
続された下位レベルのキャッシュを含む。本発明の第一
の局面に従えば、メモリコントローラはロジックを含
み、このロジックは、下位レベルキャッシュによってサ
ービスされない書き込み要求で、関連するデータが修正
済みの置換されたキャッシュラインではないような書き
込み要求を受け取って、メモリコントローラに結合され
たコントローラメモリ内に、関連するデータを記憶し、
よってデータ処理システム内のデータ記憶を最適化す
る。本発明の第二の局面に従えば、メモリコントローラ
はロジックを含み、このロジックは、メインメモリ内に
のみ存在する情報への要求を受け取って、要求された情
報をメインメモリからフェッチし、メインメモリ内で上
記要求されたデータに隣接している追加情報をプリフェ
ッチバッファに記憶し、よってプリフェッチされた情報
へのアクセスタイムを最小にする。
【００１１】本発明の上記および他の目的、特徴、およ
び利点は以下に記載する詳細な説明から明らかとなる。
び利点は以下に記載する詳細な説明から明らかとなる。
【００１２】
【発明の実施の形態】ここで図１を参照すると、そこに
は本発明の方法およびシステムに従ったデータ処理シス
テムの実施例のブロック図が示される。当業者に明らか
であるように、データ処理システム１０の本発明に関連
しない詳細部分の多くは、説明を明瞭にするために省い
てある。図示されるように、データ処理システム１０
は、ソフトウェア命令を実行する中央処理装置（ＣＰ
Ｕ）１２を含む。中央処理装置（ＣＰＵ）１２として
は、任意の適切なマイクロプロセッサを使用できるが、
中央処理装置（ＣＰＵ）１２は、ＩＢＭ Ｍｉｃｒｏｅ
ｌｅｃｔｒｏｎｉｃｓから提供されるＰｏｗｅｒＰＣ
（ＴＭ）系マイクロプロセッサの一つであることが望ま
しい。それに替えて、中央処理装置（ＣＰＵ）１２はＩ
ｎｔｅｌ Ｐｅｎｔｉｕｍ（ＴＭ）または８０４８６マ
イクロプロセッサを使用できる。データおよび命令のア
クセスタイムを改善するために、中央処理装置（ＣＰ
Ｕ）１２はオンボードのレベル１（Ｌ１）キャッシュ１
４を備えている。以下の説明では、レベル１（Ｌ１）キ
ャッシュ１４のキャッシュラインサイズはＸバイトの長
さとして記述されているが、中央処理装置（ＣＰＵ）１
２のワード長が８バイトである本発明の実施例では、レ
ベル１（Ｌ１）キャッシュ１４のキャッシュライン長は
３２バイトである。中央処理装置（ＣＰＵ）１２はプロ
セッサバス１８へ接続される。プロセッサバス１８は、
中央処理装置（ＣＰＵ）１２、レベル２（Ｌ２）キャッ
シュ１６、およびメモリコントローラ２０の間でデータ
と命令のやりとりを容易にするために、８バイトのバン
ドワイズであることが望ましい。
は本発明の方法およびシステムに従ったデータ処理シス
テムの実施例のブロック図が示される。当業者に明らか
であるように、データ処理システム１０の本発明に関連
しない詳細部分の多くは、説明を明瞭にするために省い
てある。図示されるように、データ処理システム１０
は、ソフトウェア命令を実行する中央処理装置（ＣＰ
Ｕ）１２を含む。中央処理装置（ＣＰＵ）１２として
は、任意の適切なマイクロプロセッサを使用できるが、
中央処理装置（ＣＰＵ）１２は、ＩＢＭ Ｍｉｃｒｏｅ
ｌｅｃｔｒｏｎｉｃｓから提供されるＰｏｗｅｒＰＣ
（ＴＭ）系マイクロプロセッサの一つであることが望ま
しい。それに替えて、中央処理装置（ＣＰＵ）１２はＩ
ｎｔｅｌ Ｐｅｎｔｉｕｍ（ＴＭ）または８０４８６マ
イクロプロセッサを使用できる。データおよび命令のア
クセスタイムを改善するために、中央処理装置（ＣＰ
Ｕ）１２はオンボードのレベル１（Ｌ１）キャッシュ１
４を備えている。以下の説明では、レベル１（Ｌ１）キ
ャッシュ１４のキャッシュラインサイズはＸバイトの長
さとして記述されているが、中央処理装置（ＣＰＵ）１
２のワード長が８バイトである本発明の実施例では、レ
ベル１（Ｌ１）キャッシュ１４のキャッシュライン長は
３２バイトである。中央処理装置（ＣＰＵ）１２はプロ
セッサバス１８へ接続される。プロセッサバス１８は、
中央処理装置（ＣＰＵ）１２、レベル２（Ｌ２）キャッ
シュ１６、およびメモリコントローラ２０の間でデータ
と命令のやりとりを容易にするために、８バイトのバン
ドワイズであることが望ましい。
【００１３】図示されるように、ルックアサイドキャッ
シュ構成では、レベル２（Ｌ２）キャッシュ１６は中央
処理装置（ＣＰＵ）１２およびメモリコントローラ２０
と並列にプロセッサバス１８へ接続される。したがっ
て、中央処理装置（ＣＰＵ）１２によりプロセッサバス
１８を介して転送された読み取りおよび書き込み要求
は、メモリコントローラ２０およびレベル２（Ｌ２）キ
ャッシュ１６によって同時に受け取られる。レベル２
（Ｌ２）キャッシュ１６は、Ｌ２キャッシュのヒットに
応答して、指示された動作を中止するようメモリコント
ローラ２０へ信号を出し、要求されたデータをゼロ待ち
状態で中央処理装置（ＣＰＵ）１２へ戻す。レベル２
（Ｌ２）キャッシュ１６は、共用バス上で種々のキャッ
シュラインサイズをもつ複数のキャッシュをサポートす
ることから生じる複雑性を避けるために、Ｘバイトのキ
ャッシュライン長であることが望ましい。図示されるよ
うに、レベル２（Ｌ２）キャッシュ１６はＬ２キャッシ
ュコントローラ１７を含む。Ｌ２キャッシュコントロー
ラ１７は、レベル２（Ｌ２）キャッシュ１６の動作を制
御する。したがって、Ｌ２キャッシュコントローラ１７
は、選択された整合プロトコルに従うことによってＬ２
キャッシュの整合性を維持し、メインメモリ２２内のメ
モリアドレスに関連づけられたデータがキャッシュ可能
かどうか、またはそのようなデータがレベル２（Ｌ２）
キャッシュ１６内に存在できるかどうかを決定し、また
他の通常のキャッシュ管理機能を実行する。
シュ構成では、レベル２（Ｌ２）キャッシュ１６は中央
処理装置（ＣＰＵ）１２およびメモリコントローラ２０
と並列にプロセッサバス１８へ接続される。したがっ
て、中央処理装置（ＣＰＵ）１２によりプロセッサバス
１８を介して転送された読み取りおよび書き込み要求
は、メモリコントローラ２０およびレベル２（Ｌ２）キ
ャッシュ１６によって同時に受け取られる。レベル２
（Ｌ２）キャッシュ１６は、Ｌ２キャッシュのヒットに
応答して、指示された動作を中止するようメモリコント
ローラ２０へ信号を出し、要求されたデータをゼロ待ち
状態で中央処理装置（ＣＰＵ）１２へ戻す。レベル２
（Ｌ２）キャッシュ１６は、共用バス上で種々のキャッ
シュラインサイズをもつ複数のキャッシュをサポートす
ることから生じる複雑性を避けるために、Ｘバイトのキ
ャッシュライン長であることが望ましい。図示されるよ
うに、レベル２（Ｌ２）キャッシュ１６はＬ２キャッシ
ュコントローラ１７を含む。Ｌ２キャッシュコントロー
ラ１７は、レベル２（Ｌ２）キャッシュ１６の動作を制
御する。したがって、Ｌ２キャッシュコントローラ１７
は、選択された整合プロトコルに従うことによってＬ２
キャッシュの整合性を維持し、メインメモリ２２内のメ
モリアドレスに関連づけられたデータがキャッシュ可能
かどうか、またはそのようなデータがレベル２（Ｌ２）
キャッシュ１６内に存在できるかどうかを決定し、また
他の通常のキャッシュ管理機能を実行する。
【００１４】さらに、データ処理システム１０はメモリ
コントローラ２０を含む。メモリコントローラ２０はロ
ジック回路を含み、このロジック回路は、レベル２（Ｌ
２）キャッシュ１６によってサービスを受けることがで
きない読み取り要求および書き込み要求を中央処理装置
（ＣＰＵ）１２から受け取ったとき、メインメモリ２２
からデータと命令をフェッチする。したがって、メモリ
コントローラ２０は中央処理装置（ＣＰＵ）１２とメイ
ンメモリ２２との間のメモリインターフェースを提供す
る。さらに、メモリコントローラ２０は、システムバス
２４と中央処理装置（ＣＰＵ）１２とメインメモリ２２
との間のシステムバスインターフェースを提供するロジ
ック回路を含む。本発明の実施例において、メモリコン
トローラ２０内のシステムバスインターフェースは、指
定されたアドレスがＩ／Ｏ装置に割り当てられたアドレ
スへマップされるとき、中央処理装置（ＣＰＵ）１２か
ら受け取られたデータをシステムバス２４へ転送するこ
とによってメモリマップＩ／Ｏをサポートする。
コントローラ２０を含む。メモリコントローラ２０はロ
ジック回路を含み、このロジック回路は、レベル２（Ｌ
２）キャッシュ１６によってサービスを受けることがで
きない読み取り要求および書き込み要求を中央処理装置
（ＣＰＵ）１２から受け取ったとき、メインメモリ２２
からデータと命令をフェッチする。したがって、メモリ
コントローラ２０は中央処理装置（ＣＰＵ）１２とメイ
ンメモリ２２との間のメモリインターフェースを提供す
る。さらに、メモリコントローラ２０は、システムバス
２４と中央処理装置（ＣＰＵ）１２とメインメモリ２２
との間のシステムバスインターフェースを提供するロジ
ック回路を含む。本発明の実施例において、メモリコン
トローラ２０内のシステムバスインターフェースは、指
定されたアドレスがＩ／Ｏ装置に割り当てられたアドレ
スへマップされるとき、中央処理装置（ＣＰＵ）１２か
ら受け取られたデータをシステムバス２４へ転送するこ
とによってメモリマップＩ／Ｏをサポートする。
【００１５】さらに図１に示されるように、データ処理
システム１０は読み取り専用メモリ（ＲＯＭ）２６、Ｉ
／Ｏアダプタ２８、２次記憶装置３０、およびディスプ
レイアダプタ３２を含む。これらの各々はシステムバス
２４へ接続される。読み取り専用メモリ（ＲＯＭ）２６
および２次記憶装置３０は、オペレーティングシステ
ム、アプリケーションプログラム、およびデータのため
の記憶装置となる。Ｉ／Ｏアダプタ２８はデータ処理シ
ステム１０への入力装置（マウスやキーボードなど）の
接続をサポートし、ユーザがデータや命令を入力できる
ようにする。ディスプレイアダプタ３２はビデオ表示装
置の接続を可能にし、データをユーザへ出力できるよう
にする。
システム１０は読み取り専用メモリ（ＲＯＭ）２６、Ｉ
／Ｏアダプタ２８、２次記憶装置３０、およびディスプ
レイアダプタ３２を含む。これらの各々はシステムバス
２４へ接続される。読み取り専用メモリ（ＲＯＭ）２６
および２次記憶装置３０は、オペレーティングシステ
ム、アプリケーションプログラム、およびデータのため
の記憶装置となる。Ｉ／Ｏアダプタ２８はデータ処理シ
ステム１０への入力装置（マウスやキーボードなど）の
接続をサポートし、ユーザがデータや命令を入力できる
ようにする。ディスプレイアダプタ３２はビデオ表示装
置の接続を可能にし、データをユーザへ出力できるよう
にする。
【００１６】ここで図２を参照すると、そこには本発明
の方法およびシステムに従うメモリコントローラ２０の
論理構造の詳細が示される。図示されるように、メモリ
コントローラ２０は通常の読み取り／書き込みバッファ
４０と書き込みバッファ４２とを含む。読み取り／書き
込みバッファ４０は、プロセッサバス１８を介して中央
処理装置（ＣＰＵ）１２との間で転送されるデータをバ
ッファするために使用される。書き込みバッファ４２
は、メインメモリ２２へ書き込まれるべきデータをバッ
ファするために使用される。読み取り／書き込みバッフ
ァ４０と書き込みバッファ４２の各々は、レベル１（Ｌ
１）キャッシュ１４のキャッシュラインと同じ長さであ
ることが望ましい。それは、メモリコントローラ２０と
中央処理装置（ＣＰＵ）１２との間で効率的なデータ転
送（たとえば、バースト転送）をサポートするためであ
る。
の方法およびシステムに従うメモリコントローラ２０の
論理構造の詳細が示される。図示されるように、メモリ
コントローラ２０は通常の読み取り／書き込みバッファ
４０と書き込みバッファ４２とを含む。読み取り／書き
込みバッファ４０は、プロセッサバス１８を介して中央
処理装置（ＣＰＵ）１２との間で転送されるデータをバ
ッファするために使用される。書き込みバッファ４２
は、メインメモリ２２へ書き込まれるべきデータをバッ
ファするために使用される。読み取り／書き込みバッフ
ァ４０と書き込みバッファ４２の各々は、レベル１（Ｌ
１）キャッシュ１４のキャッシュラインと同じ長さであ
ることが望ましい。それは、メモリコントローラ２０と
中央処理装置（ＣＰＵ）１２との間で効率的なデータ転
送（たとえば、バースト転送）をサポートするためであ
る。
【００１７】本発明に従えば、メモリコントローラ２０
はさらに命令プリフェッチバッファ（ＩＰＢ）４４とデ
ータプリフェッチバッファ（ＤＰＢ）４６とを含む。命
令プリフェッチバッファ（ＩＰＢ）４４とデータプリフ
ェッチバッファ（ＤＰＢ）４６とは、中央処理装置（Ｃ
ＰＵ）１２のためにデータと命令をプリフェッチするた
めにメモリコントローラ２０によって使用される。前述
したように、参照の局在性原理に基づいて、メモリから
の各フェッチでデータおよび命令の追加のＬ１キャッシ
ュラインをプリフェッチするために、Ｌ２対Ｌ１のキャ
ッシュラインサイズを２：１にすることによって、キャ
ッシュミス率が大幅に減少することが分かっている。ル
ックアサイドキャッシュ構成の場合、Ｌ２およびＬ１キ
ャッシュラインのサイズを違ったものにすると、サポー
トが容易でなくなるので、メモリコントローラ２０は、
フェッチ動作の間にメインメモリ２２から２キャッシュ
ライン分のデータまたは命令をフェッチし、中央処理装
置（ＣＰＵ）１２によって直ちには要求されていないキ
ャッシュライン内に含まれているデータまたは命令を、
命令プリフェッチバッファ（ＩＰＢ）４４およびデータ
プリフェッチバッファ（ＤＰＢ）４６の適切な一つに記
憶する。したがって、以下で詳細に説明するように、メ
モリコントローラ２０は、レベル２（Ｌ２）キャッシュ
１６のルックアサイド構成と組み合わせた、データおよ
び命令のプリフェッチをサポートする。
はさらに命令プリフェッチバッファ（ＩＰＢ）４４とデ
ータプリフェッチバッファ（ＤＰＢ）４６とを含む。命
令プリフェッチバッファ（ＩＰＢ）４４とデータプリフ
ェッチバッファ（ＤＰＢ）４６とは、中央処理装置（Ｃ
ＰＵ）１２のためにデータと命令をプリフェッチするた
めにメモリコントローラ２０によって使用される。前述
したように、参照の局在性原理に基づいて、メモリから
の各フェッチでデータおよび命令の追加のＬ１キャッシ
ュラインをプリフェッチするために、Ｌ２対Ｌ１のキャ
ッシュラインサイズを２：１にすることによって、キャ
ッシュミス率が大幅に減少することが分かっている。ル
ックアサイドキャッシュ構成の場合、Ｌ２およびＬ１キ
ャッシュラインのサイズを違ったものにすると、サポー
トが容易でなくなるので、メモリコントローラ２０は、
フェッチ動作の間にメインメモリ２２から２キャッシュ
ライン分のデータまたは命令をフェッチし、中央処理装
置（ＣＰＵ）１２によって直ちには要求されていないキ
ャッシュライン内に含まれているデータまたは命令を、
命令プリフェッチバッファ（ＩＰＢ）４４およびデータ
プリフェッチバッファ（ＤＰＢ）４６の適切な一つに記
憶する。したがって、以下で詳細に説明するように、メ
モリコントローラ２０は、レベル２（Ｌ２）キャッシュ
１６のルックアサイド構成と組み合わせた、データおよ
び命令のプリフェッチをサポートする。
【００１８】さらに、本発明の他の局面に従えば、メモ
リコントローラ２０は、書き込み割り振り／読み取り無
効（ＷＡ／ＲＩ）キャッシュ４８と、それに結合された
キャッシュコントロール兼タグ５０とを含む。ルックア
サイドＬ２キャッシュを実装した通常のデータ処理シス
テムでは、メモリコントローラは、Ｌ２キャッシュ書き
込みミスに応答して、プロセッサから受け取られたデー
タを単純にメインメモリへ書き込む。したがって、通常
のルックアサイドキャッシュは、典型的に書き込みミス
に応答してキャッシュラインを割り振ることはしない。
この記憶管理方式は、書き込まれるべきデータが置換さ
れたＬ１またはＬ２キャッシュラインである場合に有利
である。なぜなら、置換されたキャッシュラインがすぐ
に再びアクセスされる確率は小さいからである。しか
し、データ書き込みがスタック動作である場合、書き込
みミスに応答してキャッシュラインを割り振ることがで
きないと、システムパフォーマンスが低下する。
リコントローラ２０は、書き込み割り振り／読み取り無
効（ＷＡ／ＲＩ）キャッシュ４８と、それに結合された
キャッシュコントロール兼タグ５０とを含む。ルックア
サイドＬ２キャッシュを実装した通常のデータ処理シス
テムでは、メモリコントローラは、Ｌ２キャッシュ書き
込みミスに応答して、プロセッサから受け取られたデー
タを単純にメインメモリへ書き込む。したがって、通常
のルックアサイドキャッシュは、典型的に書き込みミス
に応答してキャッシュラインを割り振ることはしない。
この記憶管理方式は、書き込まれるべきデータが置換さ
れたＬ１またはＬ２キャッシュラインである場合に有利
である。なぜなら、置換されたキャッシュラインがすぐ
に再びアクセスされる確率は小さいからである。しか
し、データ書き込みがスタック動作である場合、書き込
みミスに応答してキャッシュラインを割り振ることがで
きないと、システムパフォーマンスが低下する。
【００１９】当業者に周知であるように、スタックは先
入れ後出し（ｆｉｒｓｔ−ｉｎ／ｌａｓｔ−ｏｕｔ）
（ＦＩＬＯ）待ち行列である。この待ち行列は、パラメ
ータを保管するプロシージャ呼び出しや他のソフトウェ
ア動作の間にパラメータを保管するために使用される。
スタック動作はパラメータを最初にデータ位置へ書き込
み（プッシュ）、その後でそのデータ位置から読み取る
（ポップ）傾向がある。スタックデータは典型的にただ
一回だけ読み取られるので、ポップに続くスタックデー
タは無効と考えられる。本発明に従えば、プッシュスタ
ック動作を効率的にサポートするために、メモリコント
ローラ２０内の書き込み割り振り／読み取り無効（ＷＡ
／ＲＩ）キャッシュ４８は、レベル２（Ｌ２）キャッシ
ュ１６の、単一ワード（非バースト）書き込みのミスで
キャッシュラインを割り振る。書き込み割り振り／読み
取り無効（ＷＡ／ＲＩ）キャッシュ４８は、複数ワード
書き込み（バースト書き込み）でキャッシュラインを割
り振ることはしない。なぜなら、バースト書き込みは典
型的にもはやキャッシュされる必要のない置換されたキ
ャッシュラインを表すからである。さらに、書き込み割
り振り／読み取り無効（ＷＡ／ＲＩ）キャッシュ４８
は、読み取りヒット（ポップ）に続いてデータを無効に
する。
入れ後出し（ｆｉｒｓｔ−ｉｎ／ｌａｓｔ−ｏｕｔ）
（ＦＩＬＯ）待ち行列である。この待ち行列は、パラメ
ータを保管するプロシージャ呼び出しや他のソフトウェ
ア動作の間にパラメータを保管するために使用される。
スタック動作はパラメータを最初にデータ位置へ書き込
み（プッシュ）、その後でそのデータ位置から読み取る
（ポップ）傾向がある。スタックデータは典型的にただ
一回だけ読み取られるので、ポップに続くスタックデー
タは無効と考えられる。本発明に従えば、プッシュスタ
ック動作を効率的にサポートするために、メモリコント
ローラ２０内の書き込み割り振り／読み取り無効（ＷＡ
／ＲＩ）キャッシュ４８は、レベル２（Ｌ２）キャッシ
ュ１６の、単一ワード（非バースト）書き込みのミスで
キャッシュラインを割り振る。書き込み割り振り／読み
取り無効（ＷＡ／ＲＩ）キャッシュ４８は、複数ワード
書き込み（バースト書き込み）でキャッシュラインを割
り振ることはしない。なぜなら、バースト書き込みは典
型的にもはやキャッシュされる必要のない置換されたキ
ャッシュラインを表すからである。さらに、書き込み割
り振り／読み取り無効（ＷＡ／ＲＩ）キャッシュ４８
は、読み取りヒット（ポップ）に続いてデータを無効に
する。
【００２０】最後に、メモリコントローラ２０は制御回
路５２を含む。制御回路５２は図３から図６までに示さ
れる論理プロセスに従ってメモリコントローラ２０の動
作を管理する。図３から図６までを参照すると、直列形
式で書かれた多くの動作が実際には並列に実行できるこ
とが、当業者に明らかであろう。まず図３を参照する
と、そこには本発明の方法およびシステムに従うメモリ
コントローラ２０の動作の高レベル論理フローチャート
が示される。図示されるように、プロセスはブロック６
０で始まり、その後でブロック６２へ進む。ブロック６
２は、中央処理装置（ＣＰＵ）１２からプロセッサバス
１８を介して受け取られた動作要求が命令フェッチ要求
であるかどうかを決定する。動作要求が命令フェッチ要
求ではないという決定に応答して、プロセスはブロック
６４へ進む。しかし、動作要求が命令フェッチ要求であ
るという決定に応答して、プロセスはオフページコネク
タＡを通り図４のオンページコネクタＡに進む。
路５２を含む。制御回路５２は図３から図６までに示さ
れる論理プロセスに従ってメモリコントローラ２０の動
作を管理する。図３から図６までを参照すると、直列形
式で書かれた多くの動作が実際には並列に実行できるこ
とが、当業者に明らかであろう。まず図３を参照する
と、そこには本発明の方法およびシステムに従うメモリ
コントローラ２０の動作の高レベル論理フローチャート
が示される。図示されるように、プロセスはブロック６
０で始まり、その後でブロック６２へ進む。ブロック６
２は、中央処理装置（ＣＰＵ）１２からプロセッサバス
１８を介して受け取られた動作要求が命令フェッチ要求
であるかどうかを決定する。動作要求が命令フェッチ要
求ではないという決定に応答して、プロセスはブロック
６４へ進む。しかし、動作要求が命令フェッチ要求であ
るという決定に応答して、プロセスはオフページコネク
タＡを通り図４のオンページコネクタＡに進む。
【００２１】ここで図４を参照すると、本発明の方法お
よびシステムに従って命令をプリフェッチするためにメ
モリコントローラ２０によって使用されるプロセスの実
施例の高レベル論理ブロック図が示される。図示される
ように、プロセスはオンページコネクタＡからブロック
７０へ進む。ブロック７０では、命令フェッチ要求がＬ
２キャッシュのヒットを生じたかどうかが決定される。
要求された命令をレベル２（Ｌ２）キャッシュ１６が記
憶していれば、レベル２（Ｌ２）キャッシュ１６はメモ
リコントローラ２０へその動作を中止するように信号を
出す。したがって、指定されたメモリアドレスに関連づ
けられた命令がレベル２（Ｌ２）キャッシュ１６内に記
憶されていれば、プロセスはブロック７０からブロック
１１８へ進んで終了する。しかし、ブロック７０で、命
令フェッチ要求がＬ２キャッシュミスを生じたことが決
定されると、レベル２（Ｌ２）キャッシュ１６はその命
令フェッチ要求をサービスすることはできず、プロセス
はブロック７２へ進む。
よびシステムに従って命令をプリフェッチするためにメ
モリコントローラ２０によって使用されるプロセスの実
施例の高レベル論理ブロック図が示される。図示される
ように、プロセスはオンページコネクタＡからブロック
７０へ進む。ブロック７０では、命令フェッチ要求がＬ
２キャッシュのヒットを生じたかどうかが決定される。
要求された命令をレベル２（Ｌ２）キャッシュ１６が記
憶していれば、レベル２（Ｌ２）キャッシュ１６はメモ
リコントローラ２０へその動作を中止するように信号を
出す。したがって、指定されたメモリアドレスに関連づ
けられた命令がレベル２（Ｌ２）キャッシュ１６内に記
憶されていれば、プロセスはブロック７０からブロック
１１８へ進んで終了する。しかし、ブロック７０で、命
令フェッチ要求がＬ２キャッシュミスを生じたことが決
定されると、レベル２（Ｌ２）キャッシュ１６はその命
令フェッチ要求をサービスすることはできず、プロセス
はブロック７２へ進む。
【００２２】ブロック７２では、命令フェッチ要求によ
って指定された命令が書き込み割り振り／読み取り無効
（ＷＡ／ＲＩ）キャッシュ４８内に記憶されているかど
うかが決定される。もし記憶されていなければ、プロセ
スはブロック７２からブロック８０へ進む。しかし、ブ
ロック７２で、書き込み割り振り／読み取り無効（ＷＡ
／ＲＩ）キャッシュ４８が要求された命令を記憶してい
ることが決定されると、プロセスはブロック７２からブ
ロック７４−７８に進む。ブロック７４−７８では、メ
モリコントローラ２０が、要求された命令をプロセッサ
バス１８を介して中央処理装置（ＣＰＵ）１２へ転送
し、要求された命令を含むＷＡ／ＲＩキャッシュライン
をメインメモリ２２へ書き戻し、要求された命令を含む
ＷＡ／ＲＩキャッシュラインを無効にする。その後で、
プロセスはブロック１１８へ進んで終了する。ブロック
７２へ戻って、要求された命令が書き込み割り振り／読
み取り無効（ＷＡ／ＲＩ）キャッシュ４８内に記憶され
ていないという決定がなされると、プロセスはブロック
８０へ進む。ブロック８０では、要求された命令がデー
タプリフェッチバッファ（ＤＰＢ）４６内に記憶されて
いるかどうかについて決定が行われる。中央処理装置
（ＣＰＵ）１２によって出された動作要求は命令フェッ
チ要求であるが、メモリコントローラ２０は、データプ
リフェッチバッファ（ＤＰＢ）４６が要求された命令を
記憶しているかどうかを決定する。なぜなら、コンピュ
ータアーキテクチャは、典型的に、自己修正コードをサ
ポートするために、情報が命令としてアクセスされるこ
ともデータとしてアクセスされることも許すからであ
る。要求された命令がデータプリフェッチバッファ（Ｄ
ＰＢ）４６内に記憶されているという決定に応答して、
プロセスはブロック８０からブロック８２へ進む。ブロ
ック８２では、メモリコントローラ２０が要求された命
令を中央処理装置（ＣＰＵ）１２へ転送する。次に、プ
ロセスはブロック８４−８６へ進む。これらのブロック
では、Ｌ１キャッシュラインの全体が中央処理装置（Ｃ
ＰＵ）１２へ転送された場合に、無効ビット４７をセッ
トすることによってデータプリフェッチバッファ（ＤＰ
Ｂ）４６が無効にされる。次に、プロセスはブロック１
１８へ進んで終了する。
って指定された命令が書き込み割り振り／読み取り無効
（ＷＡ／ＲＩ）キャッシュ４８内に記憶されているかど
うかが決定される。もし記憶されていなければ、プロセ
スはブロック７２からブロック８０へ進む。しかし、ブ
ロック７２で、書き込み割り振り／読み取り無効（ＷＡ
／ＲＩ）キャッシュ４８が要求された命令を記憶してい
ることが決定されると、プロセスはブロック７２からブ
ロック７４−７８に進む。ブロック７４−７８では、メ
モリコントローラ２０が、要求された命令をプロセッサ
バス１８を介して中央処理装置（ＣＰＵ）１２へ転送
し、要求された命令を含むＷＡ／ＲＩキャッシュライン
をメインメモリ２２へ書き戻し、要求された命令を含む
ＷＡ／ＲＩキャッシュラインを無効にする。その後で、
プロセスはブロック１１８へ進んで終了する。ブロック
７２へ戻って、要求された命令が書き込み割り振り／読
み取り無効（ＷＡ／ＲＩ）キャッシュ４８内に記憶され
ていないという決定がなされると、プロセスはブロック
８０へ進む。ブロック８０では、要求された命令がデー
タプリフェッチバッファ（ＤＰＢ）４６内に記憶されて
いるかどうかについて決定が行われる。中央処理装置
（ＣＰＵ）１２によって出された動作要求は命令フェッ
チ要求であるが、メモリコントローラ２０は、データプ
リフェッチバッファ（ＤＰＢ）４６が要求された命令を
記憶しているかどうかを決定する。なぜなら、コンピュ
ータアーキテクチャは、典型的に、自己修正コードをサ
ポートするために、情報が命令としてアクセスされるこ
ともデータとしてアクセスされることも許すからであ
る。要求された命令がデータプリフェッチバッファ（Ｄ
ＰＢ）４６内に記憶されているという決定に応答して、
プロセスはブロック８０からブロック８２へ進む。ブロ
ック８２では、メモリコントローラ２０が要求された命
令を中央処理装置（ＣＰＵ）１２へ転送する。次に、プ
ロセスはブロック８４−８６へ進む。これらのブロック
では、Ｌ１キャッシュラインの全体が中央処理装置（Ｃ
ＰＵ）１２へ転送された場合に、無効ビット４７をセッ
トすることによってデータプリフェッチバッファ（ＤＰ
Ｂ）４６が無効にされる。次に、プロセスはブロック１
１８へ進んで終了する。
【００２３】ブロック８０へ戻って、要求された命令が
データプリフェッチバッファ（ＤＰＢ）４６内に記憶さ
れていないという決定がなされると、プロセスはブロッ
ク８８へ進む。ブロック８８では、要求された命令が命
令プリフェッチバッファ（ＩＰＢ）４４に記憶されてい
るかどうかについて決定が行われる。要求された命令が
命令プリフェッチバッファ（ＩＰＢ）４４に記憶されて
いるという決定に応答して、プロセスはブロック９０へ
進む。ブロック９０では、メモリコントローラ２０が要
求された命令を中央処理装置（ＣＰＵ）１２へ転送す
る。次に、プロセスはブロック９２へ進む。ブロック９
２では、命令のＬ１キャッシュラインの全体が中央処理
装置（ＣＰＵ）１２へ転送されたかどうかが決定され
る。転送されていなければ、プロセスは単にブロック１
１８へ進んで終了する。しかし、Ｌ１キャッシュライン
の全体が転送されたのであれば、プロセスはブロック９
４へ進む。ブロック９４では、メモリコントローラ２０
が無効ビット４５をセットすることによって命令プリフ
ェッチバッファ（ＩＰＢ）４４の内容を無効にする。次
に、プロセスはブロック９６へ進む。ブロック９６で
は、メインメモリ２２内で要求された命令に続くＸバイ
ト（Ｘはレベル１（Ｌ１）キャッシュ１４のキャッシュ
ライン長である）がキャッシュ可能かどうかについて決
定が行われる。キャッシュ可能でなければ、プロセスは
ブロック１１８へ進んで終了する。しかし、メインメモ
リ２２内の次のＸバイトがキャッシュ可能であるという
決定がなされると、プロセスはブロック９８へ進む。ブ
ロック９８では、メモリコントローラ２０が要求された
命令に続くＸバイトをフェッチし、それらを命令プリフ
ェッチバッファ（ＩＰＢ）４４に記憶し、そして無効ビ
ット４５をクリアする。その後で、プロセスはブロック
１１８へ進んで終了する。
データプリフェッチバッファ（ＤＰＢ）４６内に記憶さ
れていないという決定がなされると、プロセスはブロッ
ク８８へ進む。ブロック８８では、要求された命令が命
令プリフェッチバッファ（ＩＰＢ）４４に記憶されてい
るかどうかについて決定が行われる。要求された命令が
命令プリフェッチバッファ（ＩＰＢ）４４に記憶されて
いるという決定に応答して、プロセスはブロック９０へ
進む。ブロック９０では、メモリコントローラ２０が要
求された命令を中央処理装置（ＣＰＵ）１２へ転送す
る。次に、プロセスはブロック９２へ進む。ブロック９
２では、命令のＬ１キャッシュラインの全体が中央処理
装置（ＣＰＵ）１２へ転送されたかどうかが決定され
る。転送されていなければ、プロセスは単にブロック１
１８へ進んで終了する。しかし、Ｌ１キャッシュライン
の全体が転送されたのであれば、プロセスはブロック９
４へ進む。ブロック９４では、メモリコントローラ２０
が無効ビット４５をセットすることによって命令プリフ
ェッチバッファ（ＩＰＢ）４４の内容を無効にする。次
に、プロセスはブロック９６へ進む。ブロック９６で
は、メインメモリ２２内で要求された命令に続くＸバイ
ト（Ｘはレベル１（Ｌ１）キャッシュ１４のキャッシュ
ライン長である）がキャッシュ可能かどうかについて決
定が行われる。キャッシュ可能でなければ、プロセスは
ブロック１１８へ進んで終了する。しかし、メインメモ
リ２２内の次のＸバイトがキャッシュ可能であるという
決定がなされると、プロセスはブロック９８へ進む。ブ
ロック９８では、メモリコントローラ２０が要求された
命令に続くＸバイトをフェッチし、それらを命令プリフ
ェッチバッファ（ＩＰＢ）４４に記憶し、そして無効ビ
ット４５をクリアする。その後で、プロセスはブロック
１１８へ進んで終了する。
【００２４】ブロック８８へ戻って、要求された命令が
命令プリフェッチバッファ（ＩＰＢ）４４内に存在して
いないという決定がなされると、プロセスはブロック１
００へ進む。ブロック１００では、要求された命令がＬ
１キャッシュラインの全体を表し、また要求された命令
を含むアドレスおよび後続のＸバイトの情報を含むアド
レスが共にキャッシュ可能かについて決定が行われる。
もしそうであれば、プロセスはブロック１０２へ進む。
ブロック１０２では、メインメモリ２２から２つのＬ１
キャッシュライン長の情報バイトがフェッチされる。次
に、ブロック１０４で示されるように、メモリコントロ
ーラ２０は命令の最初のＸバイトを中央処理装置（ＣＰ
Ｕ）１２へ転送し、二番目のＸバイトを命令プリフェッ
チバッファ（ＩＰＢ）４４に記憶する。このようにし
て、二番目のＸバイト情報内にある命令が続いて要求さ
れる可能性があるために、メモリコントローラ２０は命
令の二番目のＬ１キャッシュラインを効果的にプリフェ
ッチする。次に、プロセスはブロック１１８へ進んで終
了する。
命令プリフェッチバッファ（ＩＰＢ）４４内に存在して
いないという決定がなされると、プロセスはブロック１
００へ進む。ブロック１００では、要求された命令がＬ
１キャッシュラインの全体を表し、また要求された命令
を含むアドレスおよび後続のＸバイトの情報を含むアド
レスが共にキャッシュ可能かについて決定が行われる。
もしそうであれば、プロセスはブロック１０２へ進む。
ブロック１０２では、メインメモリ２２から２つのＬ１
キャッシュライン長の情報バイトがフェッチされる。次
に、ブロック１０４で示されるように、メモリコントロ
ーラ２０は命令の最初のＸバイトを中央処理装置（ＣＰ
Ｕ）１２へ転送し、二番目のＸバイトを命令プリフェッ
チバッファ（ＩＰＢ）４４に記憶する。このようにし
て、二番目のＸバイト情報内にある命令が続いて要求さ
れる可能性があるために、メモリコントローラ２０は命
令の二番目のＬ１キャッシュラインを効果的にプリフェ
ッチする。次に、プロセスはブロック１１８へ進んで終
了する。
【００２５】ブロック１００へ戻って、Ｌ１キャッシュ
ラインの全体が中央処理装置（ＣＰＵ）１２によって要
求されなかったか、または２Ｘバイトがキャッシュ可能
でないという決定がなされると、プロセスは１０６へ進
む。ブロック１０６では、要求された命令のメインメモ
リ２２内のアドレスを含むＸバイトがキャッシュ可能か
どうかについて決定が行われる。キャッシュ可能でなけ
れば、プロセスはブロック１０８へ進む。ブロック１０
８では、メモリコントローラ２０が要求された命令をメ
インメモリ２２からフェッチし、要求された命令を中央
処理装置（ＣＰＵ）１２へ送る。次に、プロセスはブロ
ック１１８へ進んで終了する。しかし、ブロック１０６
で、要求された命令を含むＸバイトの情報がキャッシュ
可能であるという決定がなされると、プロセスはブロッ
ク１１０および１１２へ進む。これらのブロックでは、
メモリコントローラ２０が、要求された命令を含むＸバ
イトをメインメモリ２２からフェッチし、要求された命
令を中央処理装置（ＣＰＵ）１２へ転送する。次に、ブ
ロック１１４で、Ｌ１キャッシュラインの全体より成る
Ｘバイトが中央処理装置（ＣＰＵ）１２へ送られたかど
うかについて決定がなされる。もし送られたのであれ
ば、プロセスはブロック１１８へ進んで終了する。しか
し、キャッシュラインの全体よりも少ない命令バイトが
中央処理装置（ＣＰＵ）１２へ送られたのであれば、プ
ロセスはブロック１１６へ進む。ブロック１１６では、
フェッチされたＸバイトの情報を命令プリフェッチバッ
ファ（ＩＰＢ）４４に記憶し、無効ビット４５をクリア
することによってそれらＸバイトを有効としてマークす
る。その後で、プロセスはブロック１１８へ進んで終了
する。
ラインの全体が中央処理装置（ＣＰＵ）１２によって要
求されなかったか、または２Ｘバイトがキャッシュ可能
でないという決定がなされると、プロセスは１０６へ進
む。ブロック１０６では、要求された命令のメインメモ
リ２２内のアドレスを含むＸバイトがキャッシュ可能か
どうかについて決定が行われる。キャッシュ可能でなけ
れば、プロセスはブロック１０８へ進む。ブロック１０
８では、メモリコントローラ２０が要求された命令をメ
インメモリ２２からフェッチし、要求された命令を中央
処理装置（ＣＰＵ）１２へ送る。次に、プロセスはブロ
ック１１８へ進んで終了する。しかし、ブロック１０６
で、要求された命令を含むＸバイトの情報がキャッシュ
可能であるという決定がなされると、プロセスはブロッ
ク１１０および１１２へ進む。これらのブロックでは、
メモリコントローラ２０が、要求された命令を含むＸバ
イトをメインメモリ２２からフェッチし、要求された命
令を中央処理装置（ＣＰＵ）１２へ転送する。次に、ブ
ロック１１４で、Ｌ１キャッシュラインの全体より成る
Ｘバイトが中央処理装置（ＣＰＵ）１２へ送られたかど
うかについて決定がなされる。もし送られたのであれ
ば、プロセスはブロック１１８へ進んで終了する。しか
し、キャッシュラインの全体よりも少ない命令バイトが
中央処理装置（ＣＰＵ）１２へ送られたのであれば、プ
ロセスはブロック１１６へ進む。ブロック１１６では、
フェッチされたＸバイトの情報を命令プリフェッチバッ
ファ（ＩＰＢ）４４に記憶し、無効ビット４５をクリア
することによってそれらＸバイトを有効としてマークす
る。その後で、プロセスはブロック１１８へ進んで終了
する。
【００２６】ここで再び図３を参照する。ブロック６２
で、メモリコントローラ２０によって受け取られたＣＰ
Ｕ動作要求が命令フェッチ要求ではないという決定がな
されると、プロセスはブロック６４へ進む。ブロック６
４では、ＣＰＵ動作要求がデータ書き込み要求であるか
どうかについて決定がなされる。もしデータ書き込み要
求であれば、プロセスはブロック６４からオフページコ
ネクタＢを介して図５へ進む。図５は、データ書き込み
要求をサービスするためにメモリコントローラ２０によ
って使用されるプロセスの実施例を示す。
で、メモリコントローラ２０によって受け取られたＣＰ
Ｕ動作要求が命令フェッチ要求ではないという決定がな
されると、プロセスはブロック６４へ進む。ブロック６
４では、ＣＰＵ動作要求がデータ書き込み要求であるか
どうかについて決定がなされる。もしデータ書き込み要
求であれば、プロセスはブロック６４からオフページコ
ネクタＢを介して図５へ進む。図５は、データ書き込み
要求をサービスするためにメモリコントローラ２０によ
って使用されるプロセスの実施例を示す。
【００２７】ここで図５を参照すると、データ書き込み
要求をサービスするためにメモリコントローラ２０によ
って使用されるプロセスは、オンページコネクタＢから
始まり、その後でブロック１３０へ進む。ブロック１３
０では、データ書き込み要求がレベル２（Ｌ２）キャッ
シュ１６によってサービスされるかどうかについて決定
が行われる。命令フェッチ要求に関して前述したよう
に、レベル２（Ｌ２）キャッシュ１６は、中止信号をメ
モリコントローラ２０へ転送することによって、指定さ
れたアドレスに記憶されたデータのコピーが、レベル２
（Ｌ２）キャッシュ１６内に存在することを知らせる。
データ書き込み要求がレベル２（Ｌ２）キャッシュ１６
によってサービスされることを示す中止信号の受け取り
に応答して、プロセスはブロック１３０からブロック１
７２へ進んで終了する。しかし、データ書き込み要求が
レベル２（Ｌ２）キャッシュ１６によってサービスされ
ないとの決定がなされると、プロセスはブロック１３０
からブロック１３２へ進む。ブロック１３２では、デー
タ書き込み要求に関連づけられたデータが、レベル１
（Ｌ１）キャッシュ１４またはレベル２（Ｌ２）キャッ
シュ１６からカーストアウトされた（置換された）キャ
ッシュラインであるか、ロックされているか、またはキ
ャッシュ可能でないかについて決定が行われる。肯定の
決定がなされると、プロセスはブロック１３２からブロ
ック１３４へ進む。ブロック１３４では、メモリコント
ローラ２０がデータ書き込み要求に関連づけられたデー
タをメインメモリ２２内の指定されたアドレスへ書き込
む。次に、ブロック１３６で、メモリコントローラ２０
は書き込み割り振り／読み取り無効（ＷＡ／ＲＩ）キャ
ッシュ４８、命令プリフェッチバッファ（ＩＰＢ）４
４、およびデータプリフェッチバッファ（ＤＰＢ）４６
を調べて、指定されたアドレスに対応するメモリコント
ローラ２０内のデータを無効にする。次に、プロセスは
ブロック１７２へ進んで終了する。ブロック１３２へ戻
って、データ書き込み要求に関連づけられたデータが、
レベル１（Ｌ１）キャッシュ１４またはレベル２（Ｌ
２）キャッシュ１６からカーストアウトされたキャッシ
ュラインではなく、またロックされておらず、またキャ
ッシュ可能であれば、プロセスはブロック１３８へ進
む。ブロック１３８では、データプリフェッチバッファ
（ＤＰＢ）４６が指定されたアドレスに対応するデータ
を記憶しているかどうかが決定される。もし記憶してお
れば、プロセスはブロック１３８からブロック１４０へ
進む。ブロック１４０では、データ書き込み要求に関連
づけられたデータがデータプリフェッチバッファ（ＤＰ
Ｂ）４６内のデータと組み合わせられる。次に、ブロッ
ク１４２で、データプリフェッチバッファ（ＤＰＢ）４
６内の情報は書き込み割り振り／読み取り無効（ＷＡ／
ＲＩ）キャッシュ４８へ書き込まれる。その後で、デー
タプリフェッチバッファ（ＤＰＢ）４６の内容は無効ビ
ット４７をセットすることによって無効にされ、プロセ
スはブロック１７２へ進んで終了する。
要求をサービスするためにメモリコントローラ２０によ
って使用されるプロセスは、オンページコネクタＢから
始まり、その後でブロック１３０へ進む。ブロック１３
０では、データ書き込み要求がレベル２（Ｌ２）キャッ
シュ１６によってサービスされるかどうかについて決定
が行われる。命令フェッチ要求に関して前述したよう
に、レベル２（Ｌ２）キャッシュ１６は、中止信号をメ
モリコントローラ２０へ転送することによって、指定さ
れたアドレスに記憶されたデータのコピーが、レベル２
（Ｌ２）キャッシュ１６内に存在することを知らせる。
データ書き込み要求がレベル２（Ｌ２）キャッシュ１６
によってサービスされることを示す中止信号の受け取り
に応答して、プロセスはブロック１３０からブロック１
７２へ進んで終了する。しかし、データ書き込み要求が
レベル２（Ｌ２）キャッシュ１６によってサービスされ
ないとの決定がなされると、プロセスはブロック１３０
からブロック１３２へ進む。ブロック１３２では、デー
タ書き込み要求に関連づけられたデータが、レベル１
（Ｌ１）キャッシュ１４またはレベル２（Ｌ２）キャッ
シュ１６からカーストアウトされた（置換された）キャ
ッシュラインであるか、ロックされているか、またはキ
ャッシュ可能でないかについて決定が行われる。肯定の
決定がなされると、プロセスはブロック１３２からブロ
ック１３４へ進む。ブロック１３４では、メモリコント
ローラ２０がデータ書き込み要求に関連づけられたデー
タをメインメモリ２２内の指定されたアドレスへ書き込
む。次に、ブロック１３６で、メモリコントローラ２０
は書き込み割り振り／読み取り無効（ＷＡ／ＲＩ）キャ
ッシュ４８、命令プリフェッチバッファ（ＩＰＢ）４
４、およびデータプリフェッチバッファ（ＤＰＢ）４６
を調べて、指定されたアドレスに対応するメモリコント
ローラ２０内のデータを無効にする。次に、プロセスは
ブロック１７２へ進んで終了する。ブロック１３２へ戻
って、データ書き込み要求に関連づけられたデータが、
レベル１（Ｌ１）キャッシュ１４またはレベル２（Ｌ
２）キャッシュ１６からカーストアウトされたキャッシ
ュラインではなく、またロックされておらず、またキャ
ッシュ可能であれば、プロセスはブロック１３８へ進
む。ブロック１３８では、データプリフェッチバッファ
（ＤＰＢ）４６が指定されたアドレスに対応するデータ
を記憶しているかどうかが決定される。もし記憶してお
れば、プロセスはブロック１３８からブロック１４０へ
進む。ブロック１４０では、データ書き込み要求に関連
づけられたデータがデータプリフェッチバッファ（ＤＰ
Ｂ）４６内のデータと組み合わせられる。次に、ブロッ
ク１４２で、データプリフェッチバッファ（ＤＰＢ）４
６内の情報は書き込み割り振り／読み取り無効（ＷＡ／
ＲＩ）キャッシュ４８へ書き込まれる。その後で、デー
タプリフェッチバッファ（ＤＰＢ）４６の内容は無効ビ
ット４７をセットすることによって無効にされ、プロセ
スはブロック１７２へ進んで終了する。
【００２８】ブロック１３８へ戻って、データプリフェ
ッチバッファ（ＤＰＢ）４６が、指定されたアドレスに
関連づけられたデータを含んでいないという決定がなさ
れると、プロセスはブロック１３８からブロック１４６
へ進む。ブロック１４６では、命令プリフェッチバッフ
ァ（ＩＰＢ）４４が、指定されたアドレスに関連づけら
れた情報を記憶しているかどうかについて決定が行われ
る。もし記憶しておれば、プロセスはブロック１４８−
１５２へ進む。これらのブロックでは、ブロック１４０
−１４４と同じように、メモリコントローラ２０がデー
タ書き込み要求に関連づけられたデータを命令プリフェ
ッチバッファ（ＩＰＢ）４４の内容と組み合わせ、命令
プリフェッチバッファ（ＩＰＢ）４４の内容を書き込み
割り振り／読み取り無効（ＷＡ／ＲＩ）キャッシュ４８
に記憶し、その後で、無効ビット４５をセットすること
によって命令プリフェッチバッファ（ＩＰＢ）４４を無
効にする。次に、プロセスはブロック１７２へ進んで終
了する。ブロック１４６へ戻って、命令プリフェッチバ
ッファ（ＩＰＢ）４４が、指定されたアドレスに関連づ
けられた情報を記憶していないという決定がなされる
と、プロセスはブロック１４６からブロック１５４へ進
む。ブロック１５４では、指定されたアドレスに関連づ
けられた情報が書き込み割り振り／読み取り無効（ＷＡ
／ＲＩ）キャッシュ４８内に記憶されているかどうかに
ついて決定が行われる。ブロック１５４の決定は、指定
されたアドレス内の選択されたビットをキャッシュコン
トロール兼タグ５０内に記憶されたアドレスタグと比較
することによって行うことが望ましい。指定されたアド
レス内の選択されたビットが、キャッシュコントロール
兼タグ５０内に記憶されたアドレスタグの一つと一致す
れば、それは書き込み割り振り／読み取り無効（ＷＡ／
ＲＩ）キャッシュ４８が、指定されたアドレスに関連づ
けられた情報を記憶していることを示し、プロセスはブ
ロック１５４からブロック１５６へ進む。ブロック１５
６では、メモリコントローラ２０がデータ書き込み要求
に関連づけられたデータでＷＡ／ＲＩキャッシュライン
を更新する。次に、プロセスはブロック１７２へ進んで
終了する。
ッチバッファ（ＤＰＢ）４６が、指定されたアドレスに
関連づけられたデータを含んでいないという決定がなさ
れると、プロセスはブロック１３８からブロック１４６
へ進む。ブロック１４６では、命令プリフェッチバッフ
ァ（ＩＰＢ）４４が、指定されたアドレスに関連づけら
れた情報を記憶しているかどうかについて決定が行われ
る。もし記憶しておれば、プロセスはブロック１４８−
１５２へ進む。これらのブロックでは、ブロック１４０
−１４４と同じように、メモリコントローラ２０がデー
タ書き込み要求に関連づけられたデータを命令プリフェ
ッチバッファ（ＩＰＢ）４４の内容と組み合わせ、命令
プリフェッチバッファ（ＩＰＢ）４４の内容を書き込み
割り振り／読み取り無効（ＷＡ／ＲＩ）キャッシュ４８
に記憶し、その後で、無効ビット４５をセットすること
によって命令プリフェッチバッファ（ＩＰＢ）４４を無
効にする。次に、プロセスはブロック１７２へ進んで終
了する。ブロック１４６へ戻って、命令プリフェッチバ
ッファ（ＩＰＢ）４４が、指定されたアドレスに関連づ
けられた情報を記憶していないという決定がなされる
と、プロセスはブロック１４６からブロック１５４へ進
む。ブロック１５４では、指定されたアドレスに関連づ
けられた情報が書き込み割り振り／読み取り無効（ＷＡ
／ＲＩ）キャッシュ４８内に記憶されているかどうかに
ついて決定が行われる。ブロック１５４の決定は、指定
されたアドレス内の選択されたビットをキャッシュコン
トロール兼タグ５０内に記憶されたアドレスタグと比較
することによって行うことが望ましい。指定されたアド
レス内の選択されたビットが、キャッシュコントロール
兼タグ５０内に記憶されたアドレスタグの一つと一致す
れば、それは書き込み割り振り／読み取り無効（ＷＡ／
ＲＩ）キャッシュ４８が、指定されたアドレスに関連づ
けられた情報を記憶していることを示し、プロセスはブ
ロック１５４からブロック１５６へ進む。ブロック１５
６では、メモリコントローラ２０がデータ書き込み要求
に関連づけられたデータでＷＡ／ＲＩキャッシュライン
を更新する。次に、プロセスはブロック１７２へ進んで
終了する。
【００２９】ブロック１５４へ戻って、データ書き込み
要求が書き込み割り振り／読み取り無効（ＷＡ／ＲＩ）
キャッシュ４８のキャッシュミスになったことが決定さ
れると、プロセスはブロック１５４からブロック１５８
へ進む。ブロック１５８では、データ書き込み要求に関
連づけられたデータに対して、書き込み割り振り／読み
取り無効（ＷＡ／ＲＩ）キャッシュ４８内のキャッシュ
ラインを割り振る。次に、ブロック１６０で、メモリコ
ントローラ２０が、指定されたアドレスを含むＸバイト
のデータをメインメモリ２２からフェッチし、フェッチ
されたデータを読み取り／書き込みバッファ４０に記憶
する。さらに、メモリコントローラはデータ書き込み要
求に関連づけられたデータを読み取り／書き込みバッフ
ァ４０の内容と組み合わせる。次に、プロセスはブロッ
ク１６２へ進む。ブロック１６２では、置換されるＷＡ
／ＲＩキャッシュラインが変更されたかどうかを決定す
る。ブロック１６２の決定は、たとえばキャッシュライ
ンに関連づけられた整合プロトコルビットを検査するこ
とによってなされてよい。キャッシュラインが変更され
たものとしてマークされていれば、プロセスはブロック
１６４へ進む。ブロック１６４では、置換されるＷＡ／
ＲＩキャッシュラインをメインメモリ２２へ書き込む。
次に、プロセスはブロック１６４またはブロック１６２
からブロック１６８へ進む。ブロック１６８では、読み
取り／書き込みバッファ４０の内容を、割り振られたＷ
Ａ／ＲＩキャッシュラインへ記憶する。次に、ブロック
１７０で、キャッシュラインは変更（有効）としてマー
クされる。その後で、プロセスはブロック１７２へ進ん
で終了する。
要求が書き込み割り振り／読み取り無効（ＷＡ／ＲＩ）
キャッシュ４８のキャッシュミスになったことが決定さ
れると、プロセスはブロック１５４からブロック１５８
へ進む。ブロック１５８では、データ書き込み要求に関
連づけられたデータに対して、書き込み割り振り／読み
取り無効（ＷＡ／ＲＩ）キャッシュ４８内のキャッシュ
ラインを割り振る。次に、ブロック１６０で、メモリコ
ントローラ２０が、指定されたアドレスを含むＸバイト
のデータをメインメモリ２２からフェッチし、フェッチ
されたデータを読み取り／書き込みバッファ４０に記憶
する。さらに、メモリコントローラはデータ書き込み要
求に関連づけられたデータを読み取り／書き込みバッフ
ァ４０の内容と組み合わせる。次に、プロセスはブロッ
ク１６２へ進む。ブロック１６２では、置換されるＷＡ
／ＲＩキャッシュラインが変更されたかどうかを決定す
る。ブロック１６２の決定は、たとえばキャッシュライ
ンに関連づけられた整合プロトコルビットを検査するこ
とによってなされてよい。キャッシュラインが変更され
たものとしてマークされていれば、プロセスはブロック
１６４へ進む。ブロック１６４では、置換されるＷＡ／
ＲＩキャッシュラインをメインメモリ２２へ書き込む。
次に、プロセスはブロック１６４またはブロック１６２
からブロック１６８へ進む。ブロック１６８では、読み
取り／書き込みバッファ４０の内容を、割り振られたＷ
Ａ／ＲＩキャッシュラインへ記憶する。次に、ブロック
１７０で、キャッシュラインは変更（有効）としてマー
クされる。その後で、プロセスはブロック１７２へ進ん
で終了する。
【００３０】ここで再び図３を参照すると、ブロック６
４で、メモリコントローラ２０で受け取られたＣＰＵ動
作要求がデータ書き込み要求ではないという決定がなさ
れると、プロセスはブロック６６へ進む。ブロック６６
では、ＣＰＵ動作要求がデータ読み取り要求であるかど
うかについて決定が行われる。データ読み取り要求でな
ければ、プロセスはブロック６８へ進んで終了する。し
かし、ブロック６６で、ＣＰＵ動作要求がデータ読み取
り要求であると決定されると、プロセスはオフページコ
ネクタＣを介して図６のオンページコネクタＣへ進む。
ここで図６を参照すると、そこにはデータ読み取り要求
をサービスするために本発明によって使用される方法の
実施例の高レベルフローチャートが示される。図示され
るように、プロセスはオンページコネクタＣからブロッ
ク１８０へ進む。ブロック１８０では、ＣＰＵ動作要求
がレベル２（Ｌ２）キャッシュ１６によってサービスさ
れるかどうかについて決定が行われる。サービスされる
のであれば、プロセスは単にブロック２３２へ進んで終
了する。しかし、ブロック１８０の決定が、レベル２
（Ｌ２）キャッシュ１６がＣＰＵ動作要求をサービスし
ないことであれば、プロセスはブロック１８２へ進む。
ブロック１８２では、データ読み取り要求内で指定され
たアドレスに関連づけられたデータが書き込み割り振り
／読み取り無効（ＷＡ／ＲＩ）キャッシュ４８内に記憶
されているかどうかについて決定が行われる。記憶され
ていれば、プロセスはブロック１８２からブロック１８
４−１９０へ進む。これらのブロックでは、書き込み割
り振り／読み取り無効（ＷＡ／ＲＩ）キャッシュ４８の
読み取り無効動作が行われる。まず、ブロック１８４で
示されるように、データ読み取り要求内で指定されたア
ドレスに関連づけられたデータが、プロセッサバス１８
を介して中央処理装置（ＣＰＵ）１２へ転送される。次
に、プロセスはブロック１８６へ進む。ブロック１８６
では、Ｘバイトのデータ（Ｌ１キャッシュラインの全
体）が中央処理装置（ＣＰＵ）１２へ転送されたかどう
かについて決定が行われる。転送されていなければ、プ
ロセスはブロック２３２へ進んで終了する。しかし、Ｌ
１キャッシュラインの全体が中央処理装置（ＣＰＵ）１
２へ転送されたのであれば、プロセスはブロック１８８
−１９０へ進む。これらのブロックでは、メモリコント
ローラ２０が、要求されたデータＬを含むＷＡ／ＲＩキ
ャッシュラインをメインメモリ２２へ書き戻し、キャッ
シュラインを無効とマークする。次に、プロセスはブロ
ック２３２へ進んで終了する。
４で、メモリコントローラ２０で受け取られたＣＰＵ動
作要求がデータ書き込み要求ではないという決定がなさ
れると、プロセスはブロック６６へ進む。ブロック６６
では、ＣＰＵ動作要求がデータ読み取り要求であるかど
うかについて決定が行われる。データ読み取り要求でな
ければ、プロセスはブロック６８へ進んで終了する。し
かし、ブロック６６で、ＣＰＵ動作要求がデータ読み取
り要求であると決定されると、プロセスはオフページコ
ネクタＣを介して図６のオンページコネクタＣへ進む。
ここで図６を参照すると、そこにはデータ読み取り要求
をサービスするために本発明によって使用される方法の
実施例の高レベルフローチャートが示される。図示され
るように、プロセスはオンページコネクタＣからブロッ
ク１８０へ進む。ブロック１８０では、ＣＰＵ動作要求
がレベル２（Ｌ２）キャッシュ１６によってサービスさ
れるかどうかについて決定が行われる。サービスされる
のであれば、プロセスは単にブロック２３２へ進んで終
了する。しかし、ブロック１８０の決定が、レベル２
（Ｌ２）キャッシュ１６がＣＰＵ動作要求をサービスし
ないことであれば、プロセスはブロック１８２へ進む。
ブロック１８２では、データ読み取り要求内で指定され
たアドレスに関連づけられたデータが書き込み割り振り
／読み取り無効（ＷＡ／ＲＩ）キャッシュ４８内に記憶
されているかどうかについて決定が行われる。記憶され
ていれば、プロセスはブロック１８２からブロック１８
４−１９０へ進む。これらのブロックでは、書き込み割
り振り／読み取り無効（ＷＡ／ＲＩ）キャッシュ４８の
読み取り無効動作が行われる。まず、ブロック１８４で
示されるように、データ読み取り要求内で指定されたア
ドレスに関連づけられたデータが、プロセッサバス１８
を介して中央処理装置（ＣＰＵ）１２へ転送される。次
に、プロセスはブロック１８６へ進む。ブロック１８６
では、Ｘバイトのデータ（Ｌ１キャッシュラインの全
体）が中央処理装置（ＣＰＵ）１２へ転送されたかどう
かについて決定が行われる。転送されていなければ、プ
ロセスはブロック２３２へ進んで終了する。しかし、Ｌ
１キャッシュラインの全体が中央処理装置（ＣＰＵ）１
２へ転送されたのであれば、プロセスはブロック１８８
−１９０へ進む。これらのブロックでは、メモリコント
ローラ２０が、要求されたデータＬを含むＷＡ／ＲＩキ
ャッシュラインをメインメモリ２２へ書き戻し、キャッ
シュラインを無効とマークする。次に、プロセスはブロ
ック２３２へ進んで終了する。
【００３１】ブロック１８２へ戻って、要求されたデー
タが書き込み割り振り／読み取り無効（ＷＡ／ＲＩ）キ
ャッシュ４８内に記憶されていないという決定がなされ
ると、プロセスはブロック１９２へ進む。ブロック１９
２では、要求されたデータが命令プリフェッチバッファ
（ＩＰＢ）４４内に記憶されているかどうかについて決
定が行われる。要求された情報が命令プリフェッチバッ
ファ（ＩＰＢ）４４に記憶されているという決定がなさ
れると、プロセスはブロック１９４へ進む。ブロック１
９４では、要求されたデータが中央処理装置（ＣＰＵ）
１２へ戻される。次に、ブロック１９６で、要求された
データがＬ１キャッシュラインの全体から構成されるか
どうかについて決定が行われる。構成されていなけれ
ば、プロセスはブロック２３２へ進んで終了する。しか
し、要求されたデータがＬ１キャッシュラインの全体か
ら構成されるという決定がなされると、プロセスはブロ
ック１９８へ進む。ブロック１９８では、無効ビット４
５をセットすることによって命令プリフェッチバッファ
（ＩＰＢ）４４の内容が無効にされる。次に、プロセス
はブロック２３２へ進んで終了する。ブロック１９２へ
戻って、もし命令プリフェッチバッファ（ＩＰＢ）４４
が要求されたデータを含まないという決定がなされる
と、プロセスはブロック２００へ進む。ブロック２００
では、要求されたデータがデータプリフェッチバッファ
（ＤＰＢ）４６内に存在するかどうかについて決定がな
される。もし存在すれば、プロセスはブロック２００か
らブロック２０２へ進む。ブロック２０２では、要求さ
れたデータが中央処理装置（ＣＰＵ）１２へ戻される。
次に、ブロック２０４で、要求されたデータがＬ１キャ
ッシュラインの全体から構成されるかどうかについて決
定がなされる。構成されていなければ、プロセスはブロ
ック２３２へ進んで終了する。しかし、要求されたデー
タがＬ１キャッシュラインの全体から構成されていれ
ば、プロセスはブロック２０６へ進む。ブロック２０６
では、メモリコントローラ２０が無効ビット４７をセッ
トすることによってデータプリフェッチバッファ（ＤＰ
Ｂ）４６の内容を無効にする。プロセスはブロック２０
６からブロック２０８へ進む。ブロック２０８では、メ
インメモリ２２内で、要求されたＸバイトのデータに続
く次のＸバイトの情報がキャッシュ可能かどうかについ
て決定が行われる。キャッシュ可能でなければ、プロセ
スはブロック２３２へ進んで終了する。しかし、メイン
メモリ２２内の次のＸバイトの情報がキャッシュ可能で
あると決定されると、プロセスはブロック２０８からブ
ロック２１０へ進む。ブロック２１０では、メモリコン
トローラ２０がメインメモリ２２から後続のＸバイトの
情報をフェッチし、そのＸバイトをデータプリフェッチ
バッファ（ＤＰＢ）４６内に記憶する。さらに、メモリ
コントローラ２０は無効ビット４７をクリアすることに
よってデータプリフェッチバッファ（ＤＰＢ）を有効と
マークする。また、ブロック２１０では、メモリコント
ローラ２０が、Ｌ２キャッシュミスから生じる将来のメ
インメモリアクセスを避けるため、参照の局在性原理に
基づいてデータをプリフェッチする。
タが書き込み割り振り／読み取り無効（ＷＡ／ＲＩ）キ
ャッシュ４８内に記憶されていないという決定がなされ
ると、プロセスはブロック１９２へ進む。ブロック１９
２では、要求されたデータが命令プリフェッチバッファ
（ＩＰＢ）４４内に記憶されているかどうかについて決
定が行われる。要求された情報が命令プリフェッチバッ
ファ（ＩＰＢ）４４に記憶されているという決定がなさ
れると、プロセスはブロック１９４へ進む。ブロック１
９４では、要求されたデータが中央処理装置（ＣＰＵ）
１２へ戻される。次に、ブロック１９６で、要求された
データがＬ１キャッシュラインの全体から構成されるか
どうかについて決定が行われる。構成されていなけれ
ば、プロセスはブロック２３２へ進んで終了する。しか
し、要求されたデータがＬ１キャッシュラインの全体か
ら構成されるという決定がなされると、プロセスはブロ
ック１９８へ進む。ブロック１９８では、無効ビット４
５をセットすることによって命令プリフェッチバッファ
（ＩＰＢ）４４の内容が無効にされる。次に、プロセス
はブロック２３２へ進んで終了する。ブロック１９２へ
戻って、もし命令プリフェッチバッファ（ＩＰＢ）４４
が要求されたデータを含まないという決定がなされる
と、プロセスはブロック２００へ進む。ブロック２００
では、要求されたデータがデータプリフェッチバッファ
（ＤＰＢ）４６内に存在するかどうかについて決定がな
される。もし存在すれば、プロセスはブロック２００か
らブロック２０２へ進む。ブロック２０２では、要求さ
れたデータが中央処理装置（ＣＰＵ）１２へ戻される。
次に、ブロック２０４で、要求されたデータがＬ１キャ
ッシュラインの全体から構成されるかどうかについて決
定がなされる。構成されていなければ、プロセスはブロ
ック２３２へ進んで終了する。しかし、要求されたデー
タがＬ１キャッシュラインの全体から構成されていれ
ば、プロセスはブロック２０６へ進む。ブロック２０６
では、メモリコントローラ２０が無効ビット４７をセッ
トすることによってデータプリフェッチバッファ（ＤＰ
Ｂ）４６の内容を無効にする。プロセスはブロック２０
６からブロック２０８へ進む。ブロック２０８では、メ
インメモリ２２内で、要求されたＸバイトのデータに続
く次のＸバイトの情報がキャッシュ可能かどうかについ
て決定が行われる。キャッシュ可能でなければ、プロセ
スはブロック２３２へ進んで終了する。しかし、メイン
メモリ２２内の次のＸバイトの情報がキャッシュ可能で
あると決定されると、プロセスはブロック２０８からブ
ロック２１０へ進む。ブロック２１０では、メモリコン
トローラ２０がメインメモリ２２から後続のＸバイトの
情報をフェッチし、そのＸバイトをデータプリフェッチ
バッファ（ＤＰＢ）４６内に記憶する。さらに、メモリ
コントローラ２０は無効ビット４７をクリアすることに
よってデータプリフェッチバッファ（ＤＰＢ）を有効と
マークする。また、ブロック２１０では、メモリコント
ローラ２０が、Ｌ２キャッシュミスから生じる将来のメ
インメモリアクセスを避けるため、参照の局在性原理に
基づいてデータをプリフェッチする。
【００３２】ブロック２００へ戻って、要求されたデー
タがデータプリフェッチバッファ（ＤＰＢ）４６内に存
在しないという決定がなされると、要求されたデータは
メインメモリ２２からフェッチされなければならず、プ
ロセスはブロック２１２へ進む。ブロック２１２では、
データ読み取り要求がＸバイトの情報を要求しているか
どうか、また指定されたアドレスを含むメインメモリ２
２内の２Ｘバイトの情報がキャッシュ可能かどうかにつ
いて決定がなされる。決定結果が肯定であれば、プロセ
スはブロック２１２から２１４へ進む。ブロック２１４
では、指定されたアドレスを含む２Ｘバイトの情報がメ
インメモリ２２からフェッチされる。次に、ブロック２
１６−２１８で、メモリコントローラ２０は、最初のＸ
バイトの情報を中央処理装置（ＣＰＵ）１２へ転送し、
二番目のＸバイトの情報をデータプリフェッチバッファ
（ＤＰＢ）４６内に記憶し、無効ビット４７をクリアす
ることによってそれらＸバイトを有効とマークする。そ
の後で、プロセスはブロック２３２で終了する。ブロッ
ク２１２へ戻って、要求されたデータがＬ１キャッシュ
ラインの全体から構成されていないか、２つのキャッシ
ュライン分のデータがキャッシュ可能ではないという決
定がなされると、プロセスはブロック２２０へ進む。ブ
ロック２２０では、メインメモリ内の指定されたアドレ
スに続くＸバイトの情報がキャッシュ可能かどうかにつ
いて決定が行われる。キャッシュ可能であれば、プロセ
スはブロック２２０からブロック２２２へ進む。ブロッ
ク２２２では、指定されたアドレスに続くＸバイトのデ
ータがメインメモリ２２からフェッチされ、要求された
データが中央処理装置（ＣＰＵ）１２へ送られる。次
に、ブロック２２４で、要求されたデータがＬ１キャッ
シュラインの全体から構成されるかどうかについて決定
がなされる。もしＬ１キャッシュラインの全体から構成
されていれば、プロセスはブロック２３２へ進んで終了
する。しかし、要求されたデータがＬ１キャッシュライ
ンの全体から構成されていなければ、プロセスはブロッ
ク２２６へ進む。ブロック２２６では、メモリコントロ
ーラ２０がメインメモリ２２からフェッチされたＸバイ
トのデータをデータプリフェッチバッファ（ＤＰＢ）４
６内に記憶し、無効ビット４７をクリアする。次に、プ
ロセスはブロック２３２へ進んで終了する。
タがデータプリフェッチバッファ（ＤＰＢ）４６内に存
在しないという決定がなされると、要求されたデータは
メインメモリ２２からフェッチされなければならず、プ
ロセスはブロック２１２へ進む。ブロック２１２では、
データ読み取り要求がＸバイトの情報を要求しているか
どうか、また指定されたアドレスを含むメインメモリ２
２内の２Ｘバイトの情報がキャッシュ可能かどうかにつ
いて決定がなされる。決定結果が肯定であれば、プロセ
スはブロック２１２から２１４へ進む。ブロック２１４
では、指定されたアドレスを含む２Ｘバイトの情報がメ
インメモリ２２からフェッチされる。次に、ブロック２
１６−２１８で、メモリコントローラ２０は、最初のＸ
バイトの情報を中央処理装置（ＣＰＵ）１２へ転送し、
二番目のＸバイトの情報をデータプリフェッチバッファ
（ＤＰＢ）４６内に記憶し、無効ビット４７をクリアす
ることによってそれらＸバイトを有効とマークする。そ
の後で、プロセスはブロック２３２で終了する。ブロッ
ク２１２へ戻って、要求されたデータがＬ１キャッシュ
ラインの全体から構成されていないか、２つのキャッシ
ュライン分のデータがキャッシュ可能ではないという決
定がなされると、プロセスはブロック２２０へ進む。ブ
ロック２２０では、メインメモリ内の指定されたアドレ
スに続くＸバイトの情報がキャッシュ可能かどうかにつ
いて決定が行われる。キャッシュ可能であれば、プロセ
スはブロック２２０からブロック２２２へ進む。ブロッ
ク２２２では、指定されたアドレスに続くＸバイトのデ
ータがメインメモリ２２からフェッチされ、要求された
データが中央処理装置（ＣＰＵ）１２へ送られる。次
に、ブロック２２４で、要求されたデータがＬ１キャッ
シュラインの全体から構成されるかどうかについて決定
がなされる。もしＬ１キャッシュラインの全体から構成
されていれば、プロセスはブロック２３２へ進んで終了
する。しかし、要求されたデータがＬ１キャッシュライ
ンの全体から構成されていなければ、プロセスはブロッ
ク２２６へ進む。ブロック２２６では、メモリコントロ
ーラ２０がメインメモリ２２からフェッチされたＸバイ
トのデータをデータプリフェッチバッファ（ＤＰＢ）４
６内に記憶し、無効ビット４７をクリアする。次に、プ
ロセスはブロック２３２へ進んで終了する。
【００３３】ブロック２２０へ戻って、メインメモリ２
２内の指定されたアドレスを含むＸバイトの情報がキャ
ッシュ可能でないと決定されると、プロセスはブロック
２２８−２３０へ進む。これらのブロックでは、メモリ
コントローラ２０が、要求されたデータをメインメモリ
２２からフェッチし、要求されたデータを中央処理装置
（ＣＰＵ）１２へ転送する。その後で、プロセスはブロ
ック２３２で終了する。
２内の指定されたアドレスを含むＸバイトの情報がキャ
ッシュ可能でないと決定されると、プロセスはブロック
２２８−２３０へ進む。これらのブロックでは、メモリ
コントローラ２０が、要求されたデータをメインメモリ
２２からフェッチし、要求されたデータを中央処理装置
（ＣＰＵ）１２へ転送する。その後で、プロセスはブロ
ック２３２で終了する。
【００３４】これまでの説明から明らかであるように、
ルックアサイドキャッシュ構成のデータ処理システム内
でデータの記憶を管理する改善された方法およびシステ
ムが提供される。特に、本発明は、スタック動作を効率
的に処理するためメモリコントローラ内に書き込み割り
振り／読み取り無効（ＷＡ／ＲＩ）キャッシュを設ける
ことによってデータのアクセスタイムを最適化する。さ
らに、本発明に従えば、メモリコントローラは、Ｌ２ル
ックアサイドキャッシュのミスによって引き起こされる
遅延を最小にするプリフェッチバッファを備えている。
ルックアサイドキャッシュ構成のデータ処理システム内
でデータの記憶を管理する改善された方法およびシステ
ムが提供される。特に、本発明は、スタック動作を効率
的に処理するためメモリコントローラ内に書き込み割り
振り／読み取り無効（ＷＡ／ＲＩ）キャッシュを設ける
ことによってデータのアクセスタイムを最適化する。さ
らに、本発明に従えば、メモリコントローラは、Ｌ２ル
ックアサイドキャッシュのミスによって引き起こされる
遅延を最小にするプリフェッチバッファを備えている。
【００３５】まとめとして、本発明の構成に関して以下
の事項を開示する。 （１）ルックアサイドキャッシュ構成のデータ処理シス
テム内でデータ記憶を管理するメモリコントローラにし
て、上記データ処理システムは上位レベルキャッシュを
結合されているプロセッサと、上記メモリコントローラ
へ接続するためのコントローラメモリと、上記プロセッ
サと上記メモリコントローラとの間を接続するプロセッ
サバスと、上記プロセッサと並列に上記プロセッサバス
へ接続された下位レベルキャッシュと、メインメモリと
を含み、上記高レベルキャッシュと上記下位レベルキャ
ッシュの各々は１つまたは複数のキャッシュラインを含
み、さらに上記メモリコントローラは、上記メインメモ
リ内の指定されたアドレスに対する書き込み要求とデー
タの受け取りに応答して、上記書き込み要求が上記下位
レベルキャッシュによってサービスされるかどうか、ま
た上記データが上記上位レベルキャッシュまたは上記下
位レベルキャッシュから置換された変更済みのキャッシ
ュラインであるかどうかを決定する手段と、上記書き込
み要求が上記下位レベルキャッシュによってサービスさ
れず上記データが上記上位レベルキャッシュまたは上記
下位レベルキャッシュから置換された変更済みキャッシ
ュラインであるという決定に応答して、上記データを上
記メインメモリ内の上記指定されたアドレスに記憶する
手段と、上記書き込み要求が上記下位レベルキャッシュ
によってサービスされず上記データが上記上位レベルキ
ャッシュまたは上記下位レベルキャッシュから置換され
た変更済みキャッシュラインではないという決定に応答
して、上記データを上記メモリコントローラに結合され
たコントローラメモリ内に記憶する手段とを備え、よっ
て上記データ処理システム内のデータ記憶を最適化する
ようにしたメモリコントローラ。 （２）上記（１）に記載されたメモリコントローラにお
いて、上記データが上記プロセッサによってアクセスさ
れたことに応答して上記コントローラメモリ内の上記デ
ータを無効にする手段を具備するメモリコントローラ。 （３）上記（１）に記載されたメモリコントローラにお
いて、上記コントローラメモリが上記メモリコントロー
ラ内にオンボードのキャッシュメモリを含むことを特徴
とするメモリコントローラ。 （４）プロセッサと、上記プロセッサに接続されたプロ
セッサバスと、上記プロセッサに接続された上位レベル
キャッシュと、上記プロセッサと並列に上記プロセッサ
バスに接続された下位レベルキャッシュと、メインメモ
リと、上記メインメモリと上記プロセッサバスに接続さ
れコントローラメモリと制御ロジックを備えたメモリコ
ントローラであって、上記制御ロジックが、上記メイン
メモリ内の指定されたアドレスに対する書き込み要求と
データを受け取り、上記書き込み要求が上記下位レベル
キャッシュによってサービスされず上記データが上記上
位レベルキャッシュまたは下位レベルキャッシュから置
換された変更済みキャッシュラインでないことに応答し
て、上記データを上記コントローラメモリ内に記憶する
メモリコントローラと、上記メモリコントローラに接続
されたシステムバスと、上記システムバスへ接続された
１つまたは複数のアダプタと、を具備するデータ処理シ
ステムであって、該アダプタが上記データ処理システム
への入力を受け取り、また上記データ処理システムの出
力をユーザに与えるように構成したデータ処理システ
ム。 （５）上記（４）に記載されたデータ処理システムにお
いて、上記メモリコントローラの上記制御ロジックが、
上記コントローラメモリ内に記憶されたデータを上記プ
ロセッサがアクセスしたことに応答して該データを無効
にする手段を含むことを特徴とするデータ処理システ
ム。 （６）上記（４）に記載されたデータ処理システムにお
いて、上記コントローラメモリが上記メモリコントロー
ラ内のオンボードキャッシュメモリであることを特徴と
するデータ処理システム。 （７）分散型キャッシュメモリを備えたプロセッサとメ
インメモリとを含むデータ処理システム内で使用される
メモリコントローラであって、プリフェッチバッファ
と、上記プロセッサが情報を要求したことに応答して、
上記要求された情報が上記分散型キャッシュメモリ内に
記憶されているかどうかを決定する手段と、上記要求さ
れた情報が上記分散型キャッシュメモリ内に記憶されて
いないという決定に応答して、上記要求された情報が上
記メモリコントローラ内の上記プリフェッチバッファに
記憶されているかどうかを決定する手段と、上記要求さ
れた情報が上記プリフェッチバッファに記憶されている
という決定に応答して、上記要求された情報を上記プロ
セッサへ転送する手段と、上記要求された情報が上記プ
リフェッチバッファに記憶されていないという決定に応
答して、上記プロセッサのために上記メインメモリから
上記要求された情報をフェッチし、上記メインメモリ内
で上記要求されたデータに隣接している追加情報を上記
プリフェッチバッファに記憶する手段とを備え、プリフ
ェッチされた情報への上記プロセッサのアクセスタイム
を最小にするように構成したメリコントローラ。 （８）上記（７）に記載されたメモリコントローラにお
いて、上記要求された情報が少なくとも１つの命令を含
むことを特徴とするメモリコントローラ。 （９）上記（８）に記載されたメモリコントローラにお
いて、該メモリコントローラがメモリコントローラキャ
ッシュを含み、上記要求された情報が上記分散型キャッ
シュメモリ内に記憶されているかどうかを決定する上記
手段が、上記メモリコントローラキャッシュの中に少な
くとも１つの命令が含まれているかどうかを決定する手
段を含んでいることを特徴とするメモリコントローラ。 （１０）上記（９）に記載されたメモリコントローラに
おいて、上記要求された情報が上記メモリコントローラ
キャッシュ内に記憶されているという決定に応答するこ
とと、上記少なくとも１つの命令を上記プロセッサへ転
送する手段と、上記少なくとも１つの命令を含んでいる
上記メモリコントローラキャッシュのラインを上記メイ
ンメモリ内に記憶する手段と、上記メモリコントローラ
キャッシュの上記ラインを無効にする手段と、を具備す
るメモリコントローラ。 （１１）上記（８）のメモリコントローラにおいて、該
メモリコントローラが命令プリフェッチバッファとデー
タプリフェッチバッファを備え、上記分散型キャッシュ
メモリが少なくとも上位レベルキャッシュを含み、該上
位レベルキャッシュがＸバイトのキャッシュライン長を
もつ１つまたは複数のキャッシュラインを含み、さらに
上記メモリコントローラは、上記要求された情報が上記
命令プリフェッチバッファ内に記憶されているという決
定に応答する手段であって、上記要求された情報がＸバ
イトで構成されるとき上記要求された情報が上記プロセ
ッサへ転送されたことに続いて上記命令プリフェッチバ
ッファ内に記憶された情報を無効にする手段と、上記命
令プリフェッチバッファ内の上記情報が無効にされたこ
とに応答して、上記メインメモリ内で上記Ｘバイトの要
求された情報に隣接しているＸバイトの情報がキャッシ
ュ可能かどうかを決定する手段と、上記メインメモリ内
で上記Ｘバイトの要求された情報に隣接しているＸバイ
トの情報がキャッシュ可能であるという決定に応答し
て、上記メインメモリから上記Ｘバイトの要求された情
報に隣接している上記Ｘバイトの情報をフェッチし、フ
ェッチされた上記Ｘバイトの情報を上記命令プリフェッ
チバッファの中に記憶する手段と、を具備するメモリコ
ントローラ。 （１２）上記（８）に記載されたメモリコントローラに
おいて、上記分散型キャッシュメモリは少なくとも上位
レベルキャッシュを含み、該上位レベルキャッシュはＸ
バイトのキャッシュライン長をもつ１つまたは複数のキ
ャッシュラインを含み、上記プロセッサのために上記要
求された情報を上記メインメモリからフェッチして上記
メインメモリ内で上記要求されたデータに隣接している
追加情報を上記プリフェッチバッファの中に記憶する手
段は、上記要求された情報がＸバイトで構成されるかど
うか、また後続のＸバイトの情報がキャッシュ可能かど
うかを決定する手段と、上記要求された情報がＸバイト
で構成され、また後続のＸバイトの情報がキャッシュ可
能であるという決定に応答することと、上記Ｘバイトの
要求された情報と上記後続のＸバイトの情報を上記メイ
ンメモリからフェッチする手段と、上記Ｘバイトの要求
された情報を上記プロセッサへ転送する手段と、上記後
続のＸバイトの情報を上記プリフェッチバッファの中に
記憶する手段と、上記要求された情報がＸバイトで構成
されていないという決定、または上記後続のＸバイトの
情報がキャッシュ可能ではないという決定に応答して、
上記メインメモリ内で上記要求された情報を含んでいる
Ｘバイトの情報がキャッシュ可能かどうかを決定する手
段と、上記メインメモリ内で上記要求された情報を含ん
でいる上記Ｘバイトの情報がキャッシュ可能であるとの
決定に応答することと、上記要求された情報がＸバイト
よりも少ないバイトで構成される場合、上記要求された
情報を含む上記Ｘバイトの情報を上記メインメモリから
フェッチして、フェッチされた上記Ｘバイトの情報を上
記プリフェッチバッファの中に記憶する手段と、上記要
求された情報を上記プロセッサへ転送する手段と、を具
備するメモリコントローラ。 （１３）上記（７）に記載されたメモリコントローラに
おいて、上記要求された情報がデータで構成されるメモ
リコントローラ。 （１４）上記（１３）に記載されたメモリコントローラ
において、該メモリコントローラがメモリコントローラ
キャッシュを含み、上記要求された情報が上記分散型キ
ャッシュメモリ内に記憶されているかどうかを決定する
手段が、上記少なくとも１つの命令が上記メモリコント
ローラキャッシュ内に記憶されているかどうかを決定す
る手段を含んでいるメモリコントローラ。 （１５）上記（１４）に記載されたメモリコントローラ
において、上記分散型キャッシュメモリが少なくとも上
位レベルキャッシュを含み、該上位レベルキャッシュが
Ｘバイトのキャッシュライン長をもつ１つまたは複数の
キャッシュラインを含み、さらに上記メモリコントロー
ラが、上記要求されたデータが上記メモリコントローラ
キャッシュ内に記憶されているという決定に応答するこ
とと、上記要求されたデータを上記プロセッサへ転送す
る手段と、上記要求されたデータがＸバイトのデータで
構成されるかどうかを決定する手段と、上記要求された
データがＸバイトのデータで構成されるという決定に応
答して、上記要求されたデータを含む上記メモリコント
ローラキャッシュのラインを上記メインメモリの中に記
憶し、上記メモリコントローラキャッシュの上記ライン
を無効にする手段と、を具備するメモリコントローラ。 （１６）上記（１３）に記載されたメモリコントローラ
において、上記分散型キャッシュメモリが少なくとも上
位レベルキャッシュを含み、該上位レベルキャッシュが
Ｘバイトのキャッシュライン長をもつ１つまたは複数の
キャッシュラインを含み、上記メモリコントローラが命
令プリフェッチバッファとデータプリフェッチバッファ
とを備え、さらに上記メモリコントローラが、上記要求
された情報が上記データプリフェッチバッファ内に記憶
されているという決定に応答して、上記要求された情報
がＸバイトで構成されるとき上記要求された情報が上記
プロセッサへ転送されたことに続いて上記データプリフ
ェッチバッファ内に記憶された情報を無効にする手段
と、上記データプリフェッチバッファ内の上記情報が無
効にされたことに応答して、上記メインメモリ内で上記
Ｘバイトの要求された情報に隣接しているＸバイトの情
報がキャッシュ可能かどうかを決定する手段と、上記メ
インメモリ内で上記Ｘバイトの要求された情報に隣接し
ているＸバイトの情報がキャッシュ可能であるという決
定に応答して、上記Ｘバイトの要求された情報に隣接し
ている上記Ｘバイトの情報を上記メインメモリからフェ
ッチし、フェッチされた上記Ｘバイトの情報を上記デー
タプリフェッチバッファの中に記憶する手段と、を具備
するメモリコントローラ。 （１７）上記（１３）に記載されたメモリコントローラ
において、上記分散型キャッシュメモリが少なくとも上
位レベルキャッシュを含み、該上位レベルキャッシュは
Ｘバイトのキャッシュライン長をもつ１つまたは複数の
キャッシュラインを含み、上記プロセッサのために上記
メインメモリから上記要求された情報をフェッチし上記
メインメモリ内で上記要求されたデータに隣接している
追加情報を上記プリフェッチバッファの中に記憶する上
記手段が、上記要求された情報がＸバイトで構成される
かどうか、また後続のＸバイトの情報がキャッシュ可能
かどうかを決定する手段と、上記要求された情報がＸバ
イトで構成され後続のＸバイトの情報がキャッシュ可能
であるという決定に応答することと、上記Ｘバイトの要
求された情報と上記後続のＸバイトの情報を上記メイン
メモリからフェッチする手段と、上記Ｘバイトの要求さ
れた情報を上記プロセッサへ転送する手段と、上記後続
のＸバイトの情報を上記プリフェッチバッファの中に記
憶する手段と、上記要求された情報がＸバイトで構成さ
れないとの決定、または上記後続のＸバイトの情報がキ
ャッシュ可能でないとの決定に応答して、上記要求され
た情報を含む上記メインメモリ内のＸバイトの情報がキ
ャッシュ可能であるかどうかを決定する手段と、上記メ
インメモリ内で上記要求された情報を含む上記Ｘバイト
がキャッシュ可能であるという決定に応答することと、
上記要求された情報がＸバイトよりも少ないバイトで構
成される場合、上記要求された情報を含む上記Ｘバイト
を上記メインメモリからフェッチし、フェッチされた上
記Ｘバイトの情報を上記プリフェッチバッファの中に記
憶する手段と、上記要求された情報を上記プロセッサへ
転送する手段と、を具備するメモリコントローラ。 （１８）プロセッサバスと、上記プロセッサバスに接続
されたプロセッサと、上記プロセッサへ接続された分散
型キャッシュメモリと、メインメモリと、上記プロセッ
サバスと上記メインメモリへ接続されたメモリコントロ
ーラとを具備し、上記メモリコントローラは、プリフェ
ッチバッファと、上記プロセッサによる情報の要求に応
答して、上記要求された情報が上記分散型キャッシュメ
モリ内に記憶されているかどうかを決定する手段と、上
記要求された情報が上記分散型キャッシュメモリ内に記
憶されていないという決定に応答して、上記要求された
情報が上記メモリコントローラ内の上記プリフェッチバ
ッファの中に記憶されているかどうかを決定する手段
と、上記要求された情報が上記プリフェッチバッファ内
に記憶されているという決定に応答して、上記要求され
た情報を上記プロセッサへ転送する手段と、上記要求さ
れた情報が上記プリフェッチバッファの中に記憶されて
いないという決定に応答して、上記要求された情報を上
記メインメモリから上記プロセッサのためにフェッチ
し、上記メインメモリ内で上記要求された情報に隣接し
ている追加情報を上記プリフェッチバッファの中に記憶
する手段と、上記メモリコントローラへ接続されたシス
テムバスと、上記システムバスへ接続された１つまたは
複数のアダプタと、を具備するデータ処理システムであ
って、上記アダプタが、上記データ処理システムへの入
力を受け取り、上記データ処理システムの出力をユーザ
へ与えるように構成されたデータ処理システム。 （１９）上記（１８）に記載されたデータ処理システム
において、上記分散型キャッシュメモリが、上記プロセ
ッサへ接続された上位レベルキャッシュを含み、また上
記プロセッサおよび上記メモリコントローラと並列に上
記プロセッサバスへ接続された下位レベルキャッシュを
含むことを特徴とするデータ処理システム。 （２０）上記（１９）に記載されたデータ処理システム
において、上記分散型キャッシュメモリが上記メモリコ
ントローラ内にメモリコントローラキャッシュを含むこ
とを特徴とするデータ処理システム。
の事項を開示する。 （１）ルックアサイドキャッシュ構成のデータ処理シス
テム内でデータ記憶を管理するメモリコントローラにし
て、上記データ処理システムは上位レベルキャッシュを
結合されているプロセッサと、上記メモリコントローラ
へ接続するためのコントローラメモリと、上記プロセッ
サと上記メモリコントローラとの間を接続するプロセッ
サバスと、上記プロセッサと並列に上記プロセッサバス
へ接続された下位レベルキャッシュと、メインメモリと
を含み、上記高レベルキャッシュと上記下位レベルキャ
ッシュの各々は１つまたは複数のキャッシュラインを含
み、さらに上記メモリコントローラは、上記メインメモ
リ内の指定されたアドレスに対する書き込み要求とデー
タの受け取りに応答して、上記書き込み要求が上記下位
レベルキャッシュによってサービスされるかどうか、ま
た上記データが上記上位レベルキャッシュまたは上記下
位レベルキャッシュから置換された変更済みのキャッシ
ュラインであるかどうかを決定する手段と、上記書き込
み要求が上記下位レベルキャッシュによってサービスさ
れず上記データが上記上位レベルキャッシュまたは上記
下位レベルキャッシュから置換された変更済みキャッシ
ュラインであるという決定に応答して、上記データを上
記メインメモリ内の上記指定されたアドレスに記憶する
手段と、上記書き込み要求が上記下位レベルキャッシュ
によってサービスされず上記データが上記上位レベルキ
ャッシュまたは上記下位レベルキャッシュから置換され
た変更済みキャッシュラインではないという決定に応答
して、上記データを上記メモリコントローラに結合され
たコントローラメモリ内に記憶する手段とを備え、よっ
て上記データ処理システム内のデータ記憶を最適化する
ようにしたメモリコントローラ。 （２）上記（１）に記載されたメモリコントローラにお
いて、上記データが上記プロセッサによってアクセスさ
れたことに応答して上記コントローラメモリ内の上記デ
ータを無効にする手段を具備するメモリコントローラ。 （３）上記（１）に記載されたメモリコントローラにお
いて、上記コントローラメモリが上記メモリコントロー
ラ内にオンボードのキャッシュメモリを含むことを特徴
とするメモリコントローラ。 （４）プロセッサと、上記プロセッサに接続されたプロ
セッサバスと、上記プロセッサに接続された上位レベル
キャッシュと、上記プロセッサと並列に上記プロセッサ
バスに接続された下位レベルキャッシュと、メインメモ
リと、上記メインメモリと上記プロセッサバスに接続さ
れコントローラメモリと制御ロジックを備えたメモリコ
ントローラであって、上記制御ロジックが、上記メイン
メモリ内の指定されたアドレスに対する書き込み要求と
データを受け取り、上記書き込み要求が上記下位レベル
キャッシュによってサービスされず上記データが上記上
位レベルキャッシュまたは下位レベルキャッシュから置
換された変更済みキャッシュラインでないことに応答し
て、上記データを上記コントローラメモリ内に記憶する
メモリコントローラと、上記メモリコントローラに接続
されたシステムバスと、上記システムバスへ接続された
１つまたは複数のアダプタと、を具備するデータ処理シ
ステムであって、該アダプタが上記データ処理システム
への入力を受け取り、また上記データ処理システムの出
力をユーザに与えるように構成したデータ処理システ
ム。 （５）上記（４）に記載されたデータ処理システムにお
いて、上記メモリコントローラの上記制御ロジックが、
上記コントローラメモリ内に記憶されたデータを上記プ
ロセッサがアクセスしたことに応答して該データを無効
にする手段を含むことを特徴とするデータ処理システ
ム。 （６）上記（４）に記載されたデータ処理システムにお
いて、上記コントローラメモリが上記メモリコントロー
ラ内のオンボードキャッシュメモリであることを特徴と
するデータ処理システム。 （７）分散型キャッシュメモリを備えたプロセッサとメ
インメモリとを含むデータ処理システム内で使用される
メモリコントローラであって、プリフェッチバッファ
と、上記プロセッサが情報を要求したことに応答して、
上記要求された情報が上記分散型キャッシュメモリ内に
記憶されているかどうかを決定する手段と、上記要求さ
れた情報が上記分散型キャッシュメモリ内に記憶されて
いないという決定に応答して、上記要求された情報が上
記メモリコントローラ内の上記プリフェッチバッファに
記憶されているかどうかを決定する手段と、上記要求さ
れた情報が上記プリフェッチバッファに記憶されている
という決定に応答して、上記要求された情報を上記プロ
セッサへ転送する手段と、上記要求された情報が上記プ
リフェッチバッファに記憶されていないという決定に応
答して、上記プロセッサのために上記メインメモリから
上記要求された情報をフェッチし、上記メインメモリ内
で上記要求されたデータに隣接している追加情報を上記
プリフェッチバッファに記憶する手段とを備え、プリフ
ェッチされた情報への上記プロセッサのアクセスタイム
を最小にするように構成したメリコントローラ。 （８）上記（７）に記載されたメモリコントローラにお
いて、上記要求された情報が少なくとも１つの命令を含
むことを特徴とするメモリコントローラ。 （９）上記（８）に記載されたメモリコントローラにお
いて、該メモリコントローラがメモリコントローラキャ
ッシュを含み、上記要求された情報が上記分散型キャッ
シュメモリ内に記憶されているかどうかを決定する上記
手段が、上記メモリコントローラキャッシュの中に少な
くとも１つの命令が含まれているかどうかを決定する手
段を含んでいることを特徴とするメモリコントローラ。 （１０）上記（９）に記載されたメモリコントローラに
おいて、上記要求された情報が上記メモリコントローラ
キャッシュ内に記憶されているという決定に応答するこ
とと、上記少なくとも１つの命令を上記プロセッサへ転
送する手段と、上記少なくとも１つの命令を含んでいる
上記メモリコントローラキャッシュのラインを上記メイ
ンメモリ内に記憶する手段と、上記メモリコントローラ
キャッシュの上記ラインを無効にする手段と、を具備す
るメモリコントローラ。 （１１）上記（８）のメモリコントローラにおいて、該
メモリコントローラが命令プリフェッチバッファとデー
タプリフェッチバッファを備え、上記分散型キャッシュ
メモリが少なくとも上位レベルキャッシュを含み、該上
位レベルキャッシュがＸバイトのキャッシュライン長を
もつ１つまたは複数のキャッシュラインを含み、さらに
上記メモリコントローラは、上記要求された情報が上記
命令プリフェッチバッファ内に記憶されているという決
定に応答する手段であって、上記要求された情報がＸバ
イトで構成されるとき上記要求された情報が上記プロセ
ッサへ転送されたことに続いて上記命令プリフェッチバ
ッファ内に記憶された情報を無効にする手段と、上記命
令プリフェッチバッファ内の上記情報が無効にされたこ
とに応答して、上記メインメモリ内で上記Ｘバイトの要
求された情報に隣接しているＸバイトの情報がキャッシ
ュ可能かどうかを決定する手段と、上記メインメモリ内
で上記Ｘバイトの要求された情報に隣接しているＸバイ
トの情報がキャッシュ可能であるという決定に応答し
て、上記メインメモリから上記Ｘバイトの要求された情
報に隣接している上記Ｘバイトの情報をフェッチし、フ
ェッチされた上記Ｘバイトの情報を上記命令プリフェッ
チバッファの中に記憶する手段と、を具備するメモリコ
ントローラ。 （１２）上記（８）に記載されたメモリコントローラに
おいて、上記分散型キャッシュメモリは少なくとも上位
レベルキャッシュを含み、該上位レベルキャッシュはＸ
バイトのキャッシュライン長をもつ１つまたは複数のキ
ャッシュラインを含み、上記プロセッサのために上記要
求された情報を上記メインメモリからフェッチして上記
メインメモリ内で上記要求されたデータに隣接している
追加情報を上記プリフェッチバッファの中に記憶する手
段は、上記要求された情報がＸバイトで構成されるかど
うか、また後続のＸバイトの情報がキャッシュ可能かど
うかを決定する手段と、上記要求された情報がＸバイト
で構成され、また後続のＸバイトの情報がキャッシュ可
能であるという決定に応答することと、上記Ｘバイトの
要求された情報と上記後続のＸバイトの情報を上記メイ
ンメモリからフェッチする手段と、上記Ｘバイトの要求
された情報を上記プロセッサへ転送する手段と、上記後
続のＸバイトの情報を上記プリフェッチバッファの中に
記憶する手段と、上記要求された情報がＸバイトで構成
されていないという決定、または上記後続のＸバイトの
情報がキャッシュ可能ではないという決定に応答して、
上記メインメモリ内で上記要求された情報を含んでいる
Ｘバイトの情報がキャッシュ可能かどうかを決定する手
段と、上記メインメモリ内で上記要求された情報を含ん
でいる上記Ｘバイトの情報がキャッシュ可能であるとの
決定に応答することと、上記要求された情報がＸバイト
よりも少ないバイトで構成される場合、上記要求された
情報を含む上記Ｘバイトの情報を上記メインメモリから
フェッチして、フェッチされた上記Ｘバイトの情報を上
記プリフェッチバッファの中に記憶する手段と、上記要
求された情報を上記プロセッサへ転送する手段と、を具
備するメモリコントローラ。 （１３）上記（７）に記載されたメモリコントローラに
おいて、上記要求された情報がデータで構成されるメモ
リコントローラ。 （１４）上記（１３）に記載されたメモリコントローラ
において、該メモリコントローラがメモリコントローラ
キャッシュを含み、上記要求された情報が上記分散型キ
ャッシュメモリ内に記憶されているかどうかを決定する
手段が、上記少なくとも１つの命令が上記メモリコント
ローラキャッシュ内に記憶されているかどうかを決定す
る手段を含んでいるメモリコントローラ。 （１５）上記（１４）に記載されたメモリコントローラ
において、上記分散型キャッシュメモリが少なくとも上
位レベルキャッシュを含み、該上位レベルキャッシュが
Ｘバイトのキャッシュライン長をもつ１つまたは複数の
キャッシュラインを含み、さらに上記メモリコントロー
ラが、上記要求されたデータが上記メモリコントローラ
キャッシュ内に記憶されているという決定に応答するこ
とと、上記要求されたデータを上記プロセッサへ転送す
る手段と、上記要求されたデータがＸバイトのデータで
構成されるかどうかを決定する手段と、上記要求された
データがＸバイトのデータで構成されるという決定に応
答して、上記要求されたデータを含む上記メモリコント
ローラキャッシュのラインを上記メインメモリの中に記
憶し、上記メモリコントローラキャッシュの上記ライン
を無効にする手段と、を具備するメモリコントローラ。 （１６）上記（１３）に記載されたメモリコントローラ
において、上記分散型キャッシュメモリが少なくとも上
位レベルキャッシュを含み、該上位レベルキャッシュが
Ｘバイトのキャッシュライン長をもつ１つまたは複数の
キャッシュラインを含み、上記メモリコントローラが命
令プリフェッチバッファとデータプリフェッチバッファ
とを備え、さらに上記メモリコントローラが、上記要求
された情報が上記データプリフェッチバッファ内に記憶
されているという決定に応答して、上記要求された情報
がＸバイトで構成されるとき上記要求された情報が上記
プロセッサへ転送されたことに続いて上記データプリフ
ェッチバッファ内に記憶された情報を無効にする手段
と、上記データプリフェッチバッファ内の上記情報が無
効にされたことに応答して、上記メインメモリ内で上記
Ｘバイトの要求された情報に隣接しているＸバイトの情
報がキャッシュ可能かどうかを決定する手段と、上記メ
インメモリ内で上記Ｘバイトの要求された情報に隣接し
ているＸバイトの情報がキャッシュ可能であるという決
定に応答して、上記Ｘバイトの要求された情報に隣接し
ている上記Ｘバイトの情報を上記メインメモリからフェ
ッチし、フェッチされた上記Ｘバイトの情報を上記デー
タプリフェッチバッファの中に記憶する手段と、を具備
するメモリコントローラ。 （１７）上記（１３）に記載されたメモリコントローラ
において、上記分散型キャッシュメモリが少なくとも上
位レベルキャッシュを含み、該上位レベルキャッシュは
Ｘバイトのキャッシュライン長をもつ１つまたは複数の
キャッシュラインを含み、上記プロセッサのために上記
メインメモリから上記要求された情報をフェッチし上記
メインメモリ内で上記要求されたデータに隣接している
追加情報を上記プリフェッチバッファの中に記憶する上
記手段が、上記要求された情報がＸバイトで構成される
かどうか、また後続のＸバイトの情報がキャッシュ可能
かどうかを決定する手段と、上記要求された情報がＸバ
イトで構成され後続のＸバイトの情報がキャッシュ可能
であるという決定に応答することと、上記Ｘバイトの要
求された情報と上記後続のＸバイトの情報を上記メイン
メモリからフェッチする手段と、上記Ｘバイトの要求さ
れた情報を上記プロセッサへ転送する手段と、上記後続
のＸバイトの情報を上記プリフェッチバッファの中に記
憶する手段と、上記要求された情報がＸバイトで構成さ
れないとの決定、または上記後続のＸバイトの情報がキ
ャッシュ可能でないとの決定に応答して、上記要求され
た情報を含む上記メインメモリ内のＸバイトの情報がキ
ャッシュ可能であるかどうかを決定する手段と、上記メ
インメモリ内で上記要求された情報を含む上記Ｘバイト
がキャッシュ可能であるという決定に応答することと、
上記要求された情報がＸバイトよりも少ないバイトで構
成される場合、上記要求された情報を含む上記Ｘバイト
を上記メインメモリからフェッチし、フェッチされた上
記Ｘバイトの情報を上記プリフェッチバッファの中に記
憶する手段と、上記要求された情報を上記プロセッサへ
転送する手段と、を具備するメモリコントローラ。 （１８）プロセッサバスと、上記プロセッサバスに接続
されたプロセッサと、上記プロセッサへ接続された分散
型キャッシュメモリと、メインメモリと、上記プロセッ
サバスと上記メインメモリへ接続されたメモリコントロ
ーラとを具備し、上記メモリコントローラは、プリフェ
ッチバッファと、上記プロセッサによる情報の要求に応
答して、上記要求された情報が上記分散型キャッシュメ
モリ内に記憶されているかどうかを決定する手段と、上
記要求された情報が上記分散型キャッシュメモリ内に記
憶されていないという決定に応答して、上記要求された
情報が上記メモリコントローラ内の上記プリフェッチバ
ッファの中に記憶されているかどうかを決定する手段
と、上記要求された情報が上記プリフェッチバッファ内
に記憶されているという決定に応答して、上記要求され
た情報を上記プロセッサへ転送する手段と、上記要求さ
れた情報が上記プリフェッチバッファの中に記憶されて
いないという決定に応答して、上記要求された情報を上
記メインメモリから上記プロセッサのためにフェッチ
し、上記メインメモリ内で上記要求された情報に隣接し
ている追加情報を上記プリフェッチバッファの中に記憶
する手段と、上記メモリコントローラへ接続されたシス
テムバスと、上記システムバスへ接続された１つまたは
複数のアダプタと、を具備するデータ処理システムであ
って、上記アダプタが、上記データ処理システムへの入
力を受け取り、上記データ処理システムの出力をユーザ
へ与えるように構成されたデータ処理システム。 （１９）上記（１８）に記載されたデータ処理システム
において、上記分散型キャッシュメモリが、上記プロセ
ッサへ接続された上位レベルキャッシュを含み、また上
記プロセッサおよび上記メモリコントローラと並列に上
記プロセッサバスへ接続された下位レベルキャッシュを
含むことを特徴とするデータ処理システム。 （２０）上記（１９）に記載されたデータ処理システム
において、上記分散型キャッシュメモリが上記メモリコ
ントローラ内にメモリコントローラキャッシュを含むこ
とを特徴とするデータ処理システム。
【図１】本発明の方法およびシステムに従ったデータ処
理システムの高レベルのブロック図である。
理システムの高レベルのブロック図である。
【図２】本発明の方法およびシステムに従ったメモリコ
ントローラの詳細なブロック図である。
ントローラの詳細なブロック図である。
【図３】本発明の高レベルの論理フローチャートであ
る。
る。
【図４】本発明に従って命令フェッチ要求をサービスす
るためにメモリコントローラが使用する方法の高レベル
論理フローチャートである。
るためにメモリコントローラが使用する方法の高レベル
論理フローチャートである。
【図５】本発明に従ってデータ書き込み要求をサービス
するためにメモリコントローラが使用する方法の高レベ
ル論理フローチャートである。
するためにメモリコントローラが使用する方法の高レベ
ル論理フローチャートである。
【図６】本発明に従ってデータ読み取り要求をサービス
するためにメモリコントローラが使用する方法の高レベ
ル論理フローチャートである。
するためにメモリコントローラが使用する方法の高レベ
ル論理フローチャートである。
１０ データ処理システム １２ 中央処理装置（ＣＰＵ） １４ レベル１（Ｌ１）キャッシュ １６ レベル２（Ｌ２）キャッシュ １７ Ｌ２キャッシュコントローラ １８ プロセッサバス ２０ メモリコントローラ ２２ メインメモリ ２４ システムバス ２６ 読み取り専用メモリ（ＲＯＭ） ２８ Ｉ／Ｏアダプタ ３０ ２次記憶装置 ３２ ディスプレイアダプタ ４０ 読み取り／書き込みバッファ ４２ 書き込みバッファ ４４ 命令プリフェッチバッファ（ＩＰＢ） ４５ 無効ビット ４６ データプリフェッチバッファ（ＤＰＢ） ４７ 無効ビット ４８ 書き込み割り振り／読み取り無効（ＷＡ
／ＲＩ）キャッシュ ５０ キャッシュコントロール兼タグ ５２ 制御回路
／ＲＩ）キャッシュ ５０ キャッシュコントロール兼タグ ５２ 制御回路
フロントページの続き (72)発明者 エドワード・ロバート・ヴェンダースライ ス アメリカ合衆国33486、フロリダ州 ボカ ラトンサウスウェスト サーティーンス ストリート 1339
Claims (20)
- 【請求項１】 ルックアサイドキャッシュ構成のデータ
処理システム内でデータ記憶を管理するメモリコントロ
ーラにして、上記データ処理システムは上位レベルキャ
ッシュを結合されているプロセッサと、上記メモリコン
トローラへ接続するためのコントローラメモリと、上記
プロセッサと上記メモリコントローラとの間を接続する
プロセッサバスと、上記プロセッサと並列に上記プロセ
ッサバスへ接続された下位レベルキャッシュと、メイン
メモリとを含み、上記高レベルキャッシュと上記下位レ
ベルキャッシュの各々は１つまたは複数のキャッシュラ
インを含み、さらに上記メモリコントローラは、上記メ
インメモリ内の指定されたアドレスに対する書き込み要
求とデータの受け取りに応答して、上記書き込み要求が
上記下位レベルキャッシュによってサービスされるかど
うか、また上記データが上記上位レベルキャッシュまた
は上記下位レベルキャッシュから置換された変更済みの
キャッシュラインであるかどうかを決定する手段と、上
記書き込み要求が上記下位レベルキャッシュによってサ
ービスされず上記データが上記上位レベルキャッシュま
たは上記下位レベルキャッシュから置換された変更済み
キャッシュラインであるという決定に応答して、上記デ
ータを上記メインメモリ内の上記指定されたアドレスに
記憶する手段と、上記書き込み要求が上記下位レベルキ
ャッシュによってサービスされず上記データが上記上位
レベルキャッシュまたは上記下位レベルキャッシュから
置換された変更済みキャッシュラインではないという決
定に応答して、上記データを上記メモリコントローラに
結合されたコントローラメモリ内に記憶する手段とを備
え、よって上記データ処理システム内のデータ記憶を最
適化するようにしたメモリコントローラ。 - 【請求項２】請求項１に記載されたメモリコントローラ
において、上記データが上記プロセッサによってアクセ
スされたことに応答して上記コントローラメモリ内の上
記データを無効にする手段を具備するメモリコントロー
ラ。 - 【請求項３】請求項１に記載されたメモリコントローラ
において、上記コントローラメモリが上記メモリコント
ローラ内にオンボードのキャッシュメモリを含むことを
特徴とするメモリコントローラ。 - 【請求項４】プロセッサと、上記プロセッサに接続され
たプロセッサバスと、上記プロセッサに接続された上位
レベルキャッシュと、上記プロセッサと並列に上記プロ
セッサバスに接続された下位レベルキャッシュと、メイ
ンメモリと、上記メインメモリと上記プロセッサバスに
接続されコントローラメモリと制御ロジックを備えたメ
モリコントローラであって、上記制御ロジックが、上記
メインメモリ内の指定されたアドレスに対する書き込み
要求とデータを受け取り、上記書き込み要求が上記下位
レベルキャッシュによってサービスされず上記データが
上記上位レベルキャッシュまたは下位レベルキャッシュ
から置換された変更済みキャッシュラインでないことに
応答して、上記データを上記コントローラメモリ内に記
憶するメモリコントローラと、上記メモリコントローラ
に接続されたシステムバスと、上記システムバスへ接続
された１つまたは複数のアダプタと、を具備するデータ
処理システムであって、該アダプタが上記データ処理シ
ステムへの入力を受け取り、また上記データ処理システ
ムの出力をユーザに与えるように構成したデータ処理シ
ステム。 - 【請求項５】請求項４に記載されたデータ処理システム
において、上記メモリコントローラの上記制御ロジック
が、上記コントローラメモリ内に記憶されたデータを上
記プロセッサがアクセスしたことに応答して該データを
無効にする手段を含むことを特徴とするデータ処理シス
テム。 - 【請求項６】請求項４に記載されたデータ処理システム
において、上記コントローラメモリが上記メモリコント
ローラ内のオンボードキャッシュメモリであることを特
徴とするデータ処理システム。 - 【請求項７】分散型キャッシュメモリを備えたプロセッ
サとメインメモリとを含むデータ処理システム内で使用
されるメモリコントローラであって、プリフェッチバッ
ファと、上記プロセッサが情報を要求したことに応答し
て、上記要求された情報が上記分散型キャッシュメモリ
内に記憶されているかどうかを決定する手段と、上記要
求された情報が上記分散型キャッシュメモリ内に記憶さ
れていないという決定に応答して、上記要求された情報
が上記メモリコントローラ内の上記プリフェッチバッフ
ァに記憶されているかどうかを決定する手段と、上記要
求された情報が上記プリフェッチバッファに記憶されて
いるという決定に応答して、上記要求された情報を上記
プロセッサへ転送する手段と、上記要求された情報が上
記プリフェッチバッファに記憶されていないという決定
に応答して、上記プロセッサのために上記メインメモリ
から上記要求された情報をフェッチし、上記メインメモ
リ内で上記要求されたデータに隣接している追加情報を
上記プリフェッチバッファに記憶する手段とを備え、プ
リフェッチされた情報への上記プロセッサのアクセスタ
イムを最小にするように構成したメリコントローラ。 - 【請求項８】請求項７に記載されたメモリコントローラ
において、上記要求された情報が少なくとも１つの命令
を含むことを特徴とするメモリコントローラ。 - 【請求項９】請求項８に記載されたメモリコントローラ
において、該メモリコントローラがメモリコントローラ
キャッシュを含み、上記要求された情報が上記分散型キ
ャッシュメモリ内に記憶されているかどうかを決定する
上記手段が、上記メモリコントローラキャッシュの中に
少なくとも１つの命令が含まれているかどうかを決定す
る手段を含んでいることを特徴とするメモリコントロー
ラ。 - 【請求項１０】請求項９に記載されたメモリコントロー
ラにおいて、上記要求された情報が上記メモリコントロ
ーラキャッシュ内に記憶されているという決定に応答す
ることと、上記少なくとも１つの命令を上記プロセッサ
へ転送する手段と、上記少なくとも１つの命令を含んで
いる上記メモリコントローラキャッシュのラインを上記
メインメモリ内に記憶する手段と、上記メモリコントロ
ーラキャッシュの上記ラインを無効にする手段と、を具
備するメモリコントローラ。 - 【請求項１１】請求項８のメモリコントローラにおい
て、該メモリコントローラが命令プリフェッチバッファ
とデータプリフェッチバッファを備え、上記分散型キャ
ッシュメモリが少なくとも上位レベルキャッシュを含
み、該上位レベルキャッシュがＸバイトのキャッシュラ
イン長をもつ１つまたは複数のキャッシュラインを含
み、さらに上記メモリコントローラは、上記要求された
情報が上記命令プリフェッチバッファ内に記憶されてい
るという決定に応答する手段であって、上記要求された
情報がＸバイトで構成されるとき上記要求された情報が
上記プロセッサへ転送されたことに続いて上記命令プリ
フェッチバッファ内に記憶された情報を無効にする手段
と、上記命令プリフェッチバッファ内の上記情報が無効
にされたことに応答して、上記メインメモリ内で上記Ｘ
バイトの要求された情報に隣接しているＸバイトの情報
がキャッシュ可能かどうかを決定する手段と、上記メイ
ンメモリ内で上記Ｘバイトの要求された情報に隣接して
いるＸバイトの情報がキャッシュ可能であるという決定
に応答して、上記メインメモリから上記Ｘバイトの要求
された情報に隣接している上記Ｘバイトの情報をフェッ
チし、フェッチされた上記Ｘバイトの情報を上記命令プ
リフェッチバッファの中に記憶する手段と、を具備する
メモリコントローラ。 - 【請求項１２】請求項８に記載されたメモリコントロー
ラにおいて、上記分散型キャッシュメモリは少なくとも
上位レベルキャッシュを含み、該上位レベルキャッシュ
はＸバイトのキャッシュライン長をもつ１つまたは複数
のキャッシュラインを含み、上記プロセッサのために上
記要求された情報を上記メインメモリからフェッチして
上記メインメモリ内で上記要求されたデータに隣接して
いる追加情報を上記プリフェッチバッファの中に記憶す
る手段は、上記要求された情報がＸバイトで構成される
かどうか、また後続のＸバイトの情報がキャッシュ可能
かどうかを決定する手段と、上記要求された情報がＸバ
イトで構成され、また後続のＸバイトの情報がキャッシ
ュ可能であるという決定に応答することと、上記Ｘバイ
トの要求された情報と上記後続のＸバイトの情報を上記
メインメモリからフェッチする手段と、上記Ｘバイトの
要求された情報を上記プロセッサへ転送する手段と、上
記後続のＸバイトの情報を上記プリフェッチバッファの
中に記憶する手段と、上記要求された情報がＸバイトで
構成されていないという決定、または上記後続のＸバイ
トの情報がキャッシュ可能ではないという決定に応答し
て、上記メインメモリ内で上記要求された情報を含んで
いるＸバイトの情報がキャッシュ可能かどうかを決定す
る手段と、上記メインメモリ内で上記要求された情報を
含んでいる上記Ｘバイトの情報がキャッシュ可能である
との決定に応答することと、上記要求された情報がＸバ
イトよりも少ないバイトで構成される場合、上記要求さ
れた情報を含む上記Ｘバイトの情報を上記メインメモリ
からフェッチして、フェッチされた上記Ｘバイトの情報
を上記プリフェッチバッファの中に記憶する手段と、上
記要求された情報を上記プロセッサへ転送する手段と、
を具備するメモリコントローラ。 - 【請求項１３】請求項７に記載されたメモリコントロー
ラにおいて、上記要求された情報がデータで構成される
メモリコントローラ。 - 【請求項１４】請求項１３に記載されたメモリコントロ
ーラにおいて、該メモリコントローラがメモリコントロ
ーラキャッシュを含み、上記要求された情報が上記分散
型キャッシュメモリ内に記憶されているかどうかを決定
する手段が、上記少なくとも１つの命令が上記メモリコ
ントローラキャッシュ内に記憶されているかどうかを決
定する手段を含んでいるメモリコントローラ。 - 【請求項１５】請求項１４に記載されたメモリコントロ
ーラにおいて、上記分散型キャッシュメモリが少なくと
も上位レベルキャッシュを含み、該上位レベルキャッシ
ュがＸバイトのキャッシュライン長をもつ１つまたは複
数のキャッシュラインを含み、さらに上記メモリコント
ローラが、上記要求されたデータが上記メモリコントロ
ーラキャッシュ内に記憶されているという決定に応答す
ることと、上記要求されたデータを上記プロセッサへ転
送する手段と、上記要求されたデータがＸバイトのデー
タで構成されるかどうかを決定する手段と、上記要求さ
れたデータがＸバイトのデータで構成されるという決定
に応答して、上記要求されたデータを含む上記メモリコ
ントローラキャッシュのラインを上記メインメモリの中
に記憶し、上記メモリコントローラキャッシュの上記ラ
インを無効にする手段と、を具備するメモリコントロー
ラ。 - 【請求項１６】請求項１３に記載されたメモリコントロ
ーラにおいて、上記分散型キャッシュメモリが少なくと
も上位レベルキャッシュを含み、該上位レベルキャッシ
ュがＸバイトのキャッシュライン長をもつ１つまたは複
数のキャッシュラインを含み、上記メモリコントローラ
が命令プリフェッチバッファとデータプリフェッチバッ
ファとを備え、さらに上記メモリコントローラが、上記
要求された情報が上記データプリフェッチバッファ内に
記憶されているという決定に応答して、上記要求された
情報がＸバイトで構成されるとき上記要求された情報が
上記プロセッサへ転送されたことに続いて上記データプ
リフェッチバッファ内に記憶された情報を無効にする手
段と、上記データプリフェッチバッファ内の上記情報が
無効にされたことに応答して、上記メインメモリ内で上
記Ｘバイトの要求された情報に隣接しているＸバイトの
情報がキャッシュ可能かどうかを決定する手段と、上記
メインメモリ内で上記Ｘバイトの要求された情報に隣接
しているＸバイトの情報がキャッシュ可能であるという
決定に応答して、上記Ｘバイトの要求された情報に隣接
している上記Ｘバイトの情報を上記メインメモリからフ
ェッチし、フェッチされた上記Ｘバイトの情報を上記デ
ータプリフェッチバッファの中に記憶する手段と、を具
備するメモリコントローラ。 - 【請求項１７】請求項１３に記載されたメモリコントロ
ーラにおいて、上記分散型キャッシュメモリが少なくと
も上位レベルキャッシュを含み、該上位レベルキャッシ
ュはＸバイトのキャッシュライン長をもつ１つまたは複
数のキャッシュラインを含み、上記プロセッサのために
上記メインメモリから上記要求された情報をフェッチし
上記メインメモリ内で上記要求されたデータに隣接して
いる追加情報を上記プリフェッチバッファの中に記憶す
る上記手段が、上記要求された情報がＸバイトで構成さ
れるかどうか、また後続のＸバイトの情報がキャッシュ
可能かどうかを決定する手段と、上記要求された情報が
Ｘバイトで構成され後続のＸバイトの情報がキャッシュ
可能であるという決定に応答することと、上記Ｘバイト
の要求された情報と上記後続のＸバイトの情報を上記メ
インメモリからフェッチする手段と、上記Ｘバイトの要
求された情報を上記プロセッサへ転送する手段と、上記
後続のＸバイトの情報を上記プリフェッチバッファの中
に記憶する手段と、上記要求された情報がＸバイトで構
成されないとの決定、または上記後続のＸバイトの情報
がキャッシュ可能でないとの決定に応答して、上記要求
された情報を含む上記メインメモリ内のＸバイトの情報
がキャッシュ可能であるかどうかを決定する手段と、上
記メインメモリ内で上記要求された情報を含む上記Ｘバ
イトがキャッシュ可能であるという決定に応答すること
と、上記要求された情報がＸバイトよりも少ないバイト
で構成される場合、上記要求された情報を含む上記Ｘバ
イトを上記メインメモリからフェッチし、フェッチされ
た上記Ｘバイトの情報を上記プリフェッチバッファの中
に記憶する手段と、上記要求された情報を上記プロセッ
サへ転送する手段と、を具備するメモリコントローラ。 - 【請求項１８】プロセッサバスと、上記プロセッサバス
に接続されたプロセッサと、上記プロセッサへ接続され
た分散型キャッシュメモリと、メインメモリと、上記プ
ロセッサバスと上記メインメモリへ接続されたメモリコ
ントローラとを具備し、上記メモリコントローラは、プ
リフェッチバッファと、上記プロセッサによる情報の要
求に応答して、上記要求された情報が上記分散型キャッ
シュメモリ内に記憶されているかどうかを決定する手段
と、上記要求された情報が上記分散型キャッシュメモリ
内に記憶されていないという決定に応答して、上記要求
された情報が上記メモリコントローラ内の上記プリフェ
ッチバッファの中に記憶されているかどうかを決定する
手段と、上記要求された情報が上記プリフェッチバッフ
ァ内に記憶されているという決定に応答して、上記要求
された情報を上記プロセッサへ転送する手段と、上記要
求された情報が上記プリフェッチバッファの中に記憶さ
れていないという決定に応答して、上記要求された情報
を上記メインメモリから上記プロセッサのためにフェッ
チし、上記メインメモリ内で上記要求された情報に隣接
している追加情報を上記プリフェッチバッファの中に記
憶する手段と、上記メモリコントローラへ接続されたシ
ステムバスと、上記システムバスへ接続された１つまた
は複数のアダプタと、を具備するデータ処理システムで
あって、上記アダプタが、上記データ処理システムへの
入力を受け取り、上記データ処理システムの出力をユー
ザへ与えるように構成されたデータ処理システム。 - 【請求項１９】請求項１８に記載されたデータ処理シス
テムにおいて、上記分散型キャッシュメモリが、上記プ
ロセッサへ接続された上位レベルキャッシュを含み、ま
た上記プロセッサおよび上記メモリコントローラと並列
に上記プロセッサバスへ接続された下位レベルキャッシ
ュを含むことを特徴とするデータ処理システム。 - 【請求項２０】請求項１９に記載されたデータ処理シス
テムにおいて、上記分散型キャッシュメモリが上記メモ
リコントローラ内にメモリコントローラキャッシュを含
むことを特徴とするデータ処理システム。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US08/628230 | 1996-04-04 | ||
| US08/628,230 US5778422A (en) | 1996-04-04 | 1996-04-04 | Data processing system memory controller that selectively caches data associated with write requests |
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| Publication Number | Publication Date |
|---|---|
| JPH1055306A true JPH1055306A (ja) | 1998-02-24 |
Family
ID=24518023
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| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9073174A Pending JPH1055306A (ja) | 1996-04-04 | 1997-03-26 | メモリコントローラ |
Country Status (6)
| Country | Link |
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| US (1) | US5778422A (ja) |
| EP (1) | EP0800137B1 (ja) |
| JP (1) | JPH1055306A (ja) |
| KR (1) | KR100268204B1 (ja) |
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