JP2000227878A - 非同期ｉ／ｏキャッシュメモリ内のデ―タ管理方法 - Google Patents

Abstract

(57)【要約】 【課題】一般に、非同期Ｉ／Ｏキャッシュメモリのデー
タを管理するシステムにおいて、新たなデータのために
使用可能な追加のスペースが無い場合、既存のデータを
破棄して、その新たなデータのために場所を空けなけれ
ばならない。また、それによってディレクトリ／インデ
クスを更新しなければならない。キャッシュメモリ管理
のために更なる改良が望まれている。 【解決手段】本方法では、要求側装置へデータを通信
した直後に、キャッシュ・ラインの最後のデータ・バ
イトが要求側装置に送信された後で、正確なサイズま
たは終了バイトが既知である場合、キャッシュ・ライン
の最後のバイトを要求側装置へ送信した後で、及びそ
の他のタイミングで、キャッシュメモリからデータを破
棄することにより、必要な空キャッシュメモリーを確保
する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は概して、メモリ管理
システムに関し、特に、非同期Ｉ／Ｏキャッシュメモリ
のデータを管理するシステムに関する。

【０００２】

【従来の技術】コンピュータシステム設計において、第
１の目的は常に、より高速かつより効率のよいコンピュ
ータシステムを設計するということである。このため、
最も一般的な高性能のコンピュータシステムには、キャ
ッシュメモリが設けられている。周知のように、キャッ
シュメモリは、システム性能を向上させるためにコンピ
ュータシステムにおいてマイクロプロセッサと主メモリ
との間に配置された高速メモリである。一般に、キャッ
シュメモリまたはキャッシュは、プログラムの実行中に
中央処理装置（ＣＰＵ）によってアクティブに使用され
ている主メモリ・データの一部のコピーを記憶する。キ
ャッシュのアクセスタイムは主メモリのアクセスタイム
より高速とすることができるため、アクセスタイム全体
を短縮することができる。

【０００３】データ記憶システムにおいてキャッシュメ
モリを使用することにより、通常の状態で、比較的大容
量で低速な主メモリを比較的高速でアクセスすることが
できる。このキャッシュメモリは、比較的小さい高速メ
モリであって、主メモリに記憶されたデータの一部をい
つでも記憶することができる。また、キャッシュメモリ
は、記憶しているデータ要素のキャッシュ・ディレクト
リまたはインデクスを有する。このキャッシュ・ディレ
クトリを参照することにより、ある所定時刻に各データ
要素がキャッシュメモリ内にあるか否か、および、ある
場合は、キャッシュメモリにおけるそのデータ要素の現
ロケーションを示す内容が得られる。

【０００４】一般に、データ記憶システムは、ホストコ
ンピュータからのデータ・アクセス要求に応答する。こ
のデータ・アクセス要求には、例えば、読出し要求およ
び書込み要求がある。キャッシュメモリを有するデータ
記憶システムがデータへのアクセス要求を受信すると、
キャッシュ・ディレクトリを調べてアクセスすべきデー
タ要素がキャッシュメモリ内にあるか否かを判断する。
キャッシュメモリ内にある場合、データ記憶システム
は、キャッシュメモリ内のデータにアクセスする。キャ
ッシュメモリ内に無い場合、データ記憶システムは、主
メモリ内のデータにアクセスし、そのアクセスしたデー
タが近い将来に再びアクセスされる可能性がある場合
は、そのアクセスしたデータをキャッシュメモリ内にコ
ピーする。

【０００５】データ記憶システムによっては、アクセス
すべきデータ要素がキャッシュメモリ内に無い場合、常
に、そのデータ要素をキャッシュメモリにコピーする。
また、データ記憶システムによっては、ホストコンピュ
ータからの明示的な「先取り」コマンドに応答して、指
定されたデータが即時にホストコンピュータにアクセス
されない場合であっても、その指定されたデータをキャ
ッシュにコピーする。

【０００６】キャッシュメモリの容量は通常、主メモリ
の容量よりかなり小さいため、キャッシュメモリにコピ
ーすべき新たに受信するデータ要素のためのスペースを
キャッシュメモリ内に確保するために、しばしばキャッ
シュメモリ内のデータ要素を置換または削除する必要が
ある。概して、キャッシュメモリを有用なものとするた
めに、そのキャッシュメモリから置換または削除された
データ要素は、キャッシュメモリ内にステージされてい
るデータ要素よりも、近い将来にアクセスされる可能性
の低いものでなければならない。このプロセスは、キャ
ッシュ管理として従来から知られている。

【０００７】最適なシステム性能を得るためにキャッシ
ュメモリ内のデータを管理する方法および方式として、
多くのものが知られている。これらの方法は、しばし
ば、システム毎に、およびアプリケーション毎に異な
る。また、キャッシュメモリがディスクドライブ（主メ
モリ）上のデータをキャッシングする電子（例えば集積
回路）メモリであるか、または、キャッシュメモリがよ
り低速の電子メモリ（主メモリ）のデータをキャッシン
グする高速な電子メモリであるかにより、管理方法は異
なる可能性がある。更に、キャッシュメモリのサイズに
よっても管理方法は異なる場合がある。

【０００８】

【発明が解決しようとする課題】多くのキャッシュメモ
リ管理方法があるが、一般に、新たなデータのためにキ
ャッシュメモリ内に使用可能なスペースがある場合、そ
の新たなデータは単純にその使用可能なスペースにコピ
ーされ、キャッシュのディレクトリ／インデクスにログ
記録される。しかしながら、新たなデータのために使用
可能な追加のスペースが無い場合、既存のデータを破棄
して、その新たなデータのために場所を空けなければな
らない。また、それによってディレクトリ／インデクス
を更新しなければならない。上述したように、キャッシ
ュ内のいずれのデータを破棄すべきかを判断するための
多くの方法が知られ、実施されており、それらの方法は
各々、少なくとも近いうちに、再び使用される可能性の
低いデータを破棄しようとする。

【０００９】キャッシュメモリ管理のために多くの方法
が知られているが、更なる改良が望まれている。

【００１０】

【課題を解決するための手段】本発明のいくつかの目
的、利点および新規の特徴について、一部は以下の説明
で述べるが、一部は以下の内容を吟味することで当業者
には明らかとなるか、あるいは、本発明を実行すること
により知ることができるであろう。本発明の目的および
利点は、添付の特許請求の範囲で特に指摘する手段およ
び組合わせによって理解かつ取得することができる。

【００１１】本発明は、その利点および新規の特徴を得
るために概して、非同期Ｉ／Ｏキャッシュメモリにおけ
るメモリ管理を改良したシステムおよび方法に関してい
る。本発明の１つの態様によれば、方法が提供され、そ
の方法は、要求側装置によるシステムメモリからのデー
タに対する要求を識別するステップを含む。なお、上記
要求側装置は、Ｉ／Ｏバスを介してシステムメモリと通
信する装置である。そして、本方法では、システムメモ
リからキャッシュメモリへのデータの送信を制御する。
更に、本方法は、キャッシュメモリから要求側装置へデ
ータを送信するステップを含み、本方法では、要求側装
置へデータを通信した直後、キャッシュメモリからデー
タを破棄する。

【００１２】好ましい実施の形態によれば、本方法は、
Ｉ／Ｏキャッシュから一度に１ラインのデータをフラッ
シュする。１つの実現方法では、キャッシュ・ラインの
最後のデータ・バイトが要求側装置に送信された後、デ
ータの所定のキャッシュ・ラインがキャッシュからフラ
ッシュされる。しかしながら、より複雑な実現方法を採
用することも可能であることが認められよう。例えば、
キャッシュメモリ・コントローラが、要求側装置が１ブ
ロックの連続したデータを要求したと判断するようにし
てもよい。この場合、ブロックは、キャッシュ・ライン
内のある中間位置で終了する。しかしながら、本発明の
概念に従って、ブロックからの最後のデータ・バイトが
送信されたと判断すると、本発明では、その最後のデー
タ・バイトを含むキャッシュ・ラインを即時にフラッシ
ュすることができる。データ・ブロックが複数のキャッ
シュ・ラインに亙っていた場合、各ラインから要求側装
置に最後のデータ・バイトが送信されると、それより前
のキャッシュ・ラインはフラッシュされる。

【００１３】特定の例として、本発明の１つの実施の形
態では、ＡＴＭカードから発信されたデータ要求を識別
することができる。そして、本発明の実施の形態では、
単純なＡＴＭ通信が正確な４８バイトのペイロードにお
いて発生するということを認識し、正確に４８の連続し
たバイトが要求側装置に送信されるとみなすことができ
る。従って、本発明のこの実施の形態では、４８データ
・バイトの最後のバイトを送信すると、４８データ・バ
イトの最後のバイトを含むキャッシュ・データのライン
をフラッシュすることができる。４８データ・バイトの
最初のバイトが異なるキャッシュ・ラインに配置されて
いた場合、上述したように、キャッシュ・ラインから最
後のデータ・バイトを送信すると、その異なるキャッシ
ュ・ラインをフラッシュすることができる。

【００１４】本発明は、Ｉ／Ｏトラフィックが通常短い
時間内で頻発するものではない（ＣＰＵ命令およびある
他の種類のデータと異なり）ということを認識すること
によって、重要な性能強化を実現することができる、と
いうことが認められよう。特に、本発明により、比較的
大きく、連続したデータ・ブロックに対し、または小さ
いデータ・ブロックに対しても、正確なサイズ、または
終了バイトが既知である場合、重要な性能利得が得られ
る。多数のキャッシュ・ラインを使用する可能性のある
大きいデータ・ブロックについて、キャッシュ・ライン
の最後のバイトを要求側装置へ送信すると、各キャッシ
ュ・ラインがフラッシュされる。同様に、要求されたデ
ータの最後のバイトが既知である場合、そのバイトを送
信すると、その最後のバイトを含むキャッシュ・ライン
をフラッシュすることができる。これにより、別の状況
ではキャッシュ内のスペースのクリアに関連した待ち時
間を発生させることなく、受信する新たなデータに対し
これらのキャッシュ・ラインを即時に使用可能とするこ
とができる。

【００１５】本発明の他の態様によれば、キャッシュメ
モリ内のデータを管理するシステムが提供される。本シ
ステムは、キャッシュメモリ内の複数のデータ・ライン
を構成するメモリ・スペースを備えている。更に、本シ
ステムは、メモリ・スペース内のデータを管理するよう
構成されたメモリ・マネージャを備えている。ここで、
メモリ・マネージャは、いくつかの機能ユニットから構
成されている。１つの機能ユニットは、Ｉ／Ｏバスを介
して通信する要求側装置からのメモリ読出しを識別する
よう構成することができる。別の機能ユニットは、シス
テムメモリからキャッシュ内のメモリ・スペースの少な
くとも１ラインへのデータの送信を制御するよう構成さ
れている。更に別の機能ユニットは、キャッシュメモリ
のキャッシュメモリ・スペースからのデータの送信を制
御するよう構成されている。最後に、また別の機能ユニ
ットは、キャッシュ・データの各ラインを、そのライン
からの最後のデータ・バイトが要求側装置に送信される
と破棄するよう構成されている。

【００１６】本明細書に組込まれその一部を形成する添
付図面は、本発明のいくつかの態様を示し、その説明と
共に、本発明の原理を説明する役割を果たしている。

【００１７】

【発明の実施の形態】本発明のいくつかの態様について
要約したが、ここでより詳細に、図面に示されているよ
うな本発明の説明に言及する。本発明をこれらの図面と
関連して説明するが、ここで開示する実施の形態に本発
明を限定する意図はない。反対に、添付した特許請求の
範囲で定義されているような本発明の精神および範囲内
に含まれる代替物、変更態様および同等物をすべて包含
することを意図している。

【００１８】ここで、図１について説明する。図１は、
本発明の概念および教示内容に従って構成されたシステ
ム５０の最上位の概要を示すブロック図である。更に詳
細には、本発明は、特にシステムバス５８とＩ／Ｏバス
６０との間に介挿されるように構成された装置５２を備
えている。当業者には認められるように、システムバス
５８は、導線をグループ化したものであり、コンピュー
ティングシステム内のメモリ５４およびＣＰＵ５６等の
多数の装置間で相互通信するための手段である。同様
に、Ｉ／Ｏバス６０も導線をグループ化したものであ
り、システムバス５８上の装置５４、５６が他の遠隔装
置と相互通信するための手段である。

【００１９】図２に関連して更に後述するように、パー
ソナルコンピュータ等のコンピューティング環境では、
しばしばマザーボードを有するシステムが用いられ、こ
のマザーボード上には、メモリおよびＣＰＵ等のいくつ
かのシステム構成要素が設けられている。同様に、あら
ゆる異なる「拡張」カードに適応するために、複数の拡
張スロットがマザーボード上に設けられている。このよ
うな拡張カードには、ディスク・ドライブ・コントロー
ラ、モデムおよび他の通信カード等がある。これらのよ
うなカードまたは装置は、システムバス５８を介してＣ
ＰＵおよびメモリと相互通信することができるが、しば
しばＰＣＩバス等のＩ／Ｏバスを介して通信するカード
または装置もある。

【００２０】周知のように、システムバス５８を介して
相互通信する装置は一般に、共通のシステムクロックに
よって動作する限り同期して相互通信する。本発明で
は、システムバスとＩ／Ｏバスとの間に介挿された装置
５２を提供する。最も広い意味で、本発明は、キャッシ
ュデータ記憶領域７０と共にアドレス（またはタグ）記
憶領域７２およびコントローラ７６を有する装置として
見ることができる。以下の説明から認められるように、
本発明では、キャッシュメモリ内の使用可能なスペース
の量を最大にすることにより、その利点を得ることがで
きる。この目的を達成するために、近い将来使用される
可能性が低いと考えられるデータをキャッシュから即時
にフラッシュする。ここで、本発明の好ましい実施の形
態では、Ｉ／Ｏデータが繰返し使用される可能性が低い
ことを想定している。従って、データは、キャッシュメ
モリから要求側装置に送信されると、そのキャッシュメ
モリからフラッシュされる。

【００２１】ここで、図２を参照する。図２は、本発明
の好ましい実施の形態による環境の典型例である環境を
定義するコンピュータシステム１００を示す。ここで、
コンピュータシステム１００は、コンピュータ１０２お
よびモニタ１０４を有するハイエンド・ディスクトップ
・コンピューティング・システム等、あらゆる種類の高
性能コンピューティング・システムのうちの任意のもの
とすることができる。また、コンピュータ１０２はあら
ゆる形態をとることができるが、一般的なコンピュータ
１０２は、マザーボード１１０を有している。周知のよ
うに、一般にマザーボード１１０は、あらゆるオンボー
ド集積回路構成要素１２０を有している。これらオンボ
ード集積回路構成要素１２０には、ＣＰＵ１２２（例え
ばマイクロプロセッサ）、システムメモリ１２４および
コンピュータ・アーキテクチャにおいて周知でありその
コンピュータ・アーキテクチャに含まれる様々な他の集
積回路装置のような装置が含まれる。

【００２２】他の集積回路装置として、マザーボード上
に配置されているかまたはプラグイン・カード上に配置
されているかに関わらず、キャッシュメモリ１２６があ
る。このキャッシュメモリ１２６は、Ｉ／Ｏ回路１２８
を介してＰＣＩバス１３０と通信するよう配置されてい
る。また、本発明の概念および教示内容に従って、コン
ピュータシステム１００内には様々な他の回路構成要素
を設けることができる。実際に、大抵の高性能コンピュ
ーティング・システムには一般に、様々な他の支持回路
および追加機能回路が設けられている。このような他の
回路構成要素の追加および実装は、当業者には容易に理
解されるものであり、ここでは説明する必要がない。代
りに、本発明の概念および教示内容をよりよく説明する
ために、図２のコンピューティングシステム１００は、
選択した数個の構成要素のみを有するものとして示して
いる。

【００２３】更に周知のように、あらゆるオンボード回
路構成要素に加えて、通常コンピューティング・システ
ムは拡張機能を有している。この点で、大抵のコンピュ
ーティングシステム１００には、複数の拡張スロット１
４２、１４４、１４６が設けられており、それらによっ
て集積回路カードをコンピューティングシステム１００
のマザーボード１１０内にプラグ接続することができ
る。更に詳細には、一般に、拡張カード１４０は、コン
ピューティング・システムの使用すべてには必要ではな
いがあるユーザ・グループの限定された使用に必要であ
る専用の機能を提供する。例えば、モデムカード（図示
せず）により、コンピューティングシステム１００は、
音声およびデータ等の情報を通信リンクを介して遠隔コ
ンピューティング・システムまたはユーザに送信するこ
とができる。なお、ＣＰＵ１２２、システムメモリ１２
４およびキャッシュメモリ１２６のような要素は、マザ
ーボード１１０上に配置されているように図示されてい
るが、代りに拡張カードに設けることも可能であるとい
うことが認められよう。図２に示す特定の実施の形態
は、説明の目的のみのために提示されており、本発明の
範囲を限定していると考えるべきではない。

【００２４】コンピューティングシステム１００に関連
して様々な拡張カードを使用することができるが、本発
明の目的のために、拡張カードを１つだけ図示してい
る。特に、ここで図示している拡張カード１４０は、Ａ
ＴＭカード（以下、ＡＴＭカード１４０とする）であ
る。モデムと同様、このＡＴＭカード１４０により、コ
ンピュータシステム１００は、通信リンクを介して遠隔
システムと通信することができる。周知のように、通信
業界では広範囲の様々な規格およびプロトコルが使用さ
れている。後に更に説明するＡＴＭは、通信規格の単な
る一例である。従って、コンピューティングシステム１
００は、ＡＴＭカード１４０によりＡＴＭ規格に従って
遠隔システムと通信することができる。

【００２５】また、図２には、システムバス１５０およ
びＰＣＩバス１３０の両方を示す。一般に、システムバ
ス１５０は、システムメモリ１２４、ＣＰＵ１２２、キ
ャッシュ・メモリ１２６、およびコンピュータシステム
１００内に設けることができる他の装置（図示せず）を
相互接続する高速バスである。コンピューティングシス
テム１００の残りの部分とＡＴＭカード１４０との間の
通信は、ＰＣＩバス１３０を介して行うことができる。
更に後述するように、本発明は、ＡＴＭカード１４０を
介する通信に対し、システムメモリ１２４からＰＣＩバ
ス１３０にデータをフェッチする時に、コンピューティ
ングシステム１００の性能、動作および効率全体を強化
するシステムおよび方法に関している。

【００２６】しかしながら、本発明の特性について説明
する前に、まず、キャッシュメモリ装置についてある基
本的な情報を提供する。この情報は、本発明の教示内容
に従って構成されたシステムを完全に説明するという目
的のためだけに与えられる。しかしながら、当業者は、
以下に示すキャッシュメモリ装置の概念および動作を理
解し認めるであろう。

【００２７】キャッシュの基本 上述したように、キャッシュメモリは、システム性能を
向上させるためにコンピュータシステム内でマイクロプ
ロセッサと主メモリとの間に配置された高速メモリであ
る。キャッシュメモリ（またはキャッシュ）は、プログ
ラムの実行中に中央処理装置（ＣＰＵ）によってアクテ
ィブに使用されている主メモリ・データの一部のコピー
を記憶する。キャッシュのアクセスタイムは主メモリの
アクセスタイムより高速とすることができるため、アク
セスタイム全体を短縮することができる。

【００２８】マイクロプロセッサ・ベースのシステムの
多くは、「直接マップ」キャッシュメモリを実装してい
る。一般に、直接マップ・キャッシュメモリは、高速デ
ータ・ランダム・アクセス・メモリ（ＲＡＭ）と並列高
速タグＲＡＭとから構成されている。データ・キャッシ
ュ内の各ラインのＲＡＭアドレスは、エントリが対応す
る主メモリのラインのアドレスの下位部分と同じであ
り、主メモリのアドレスの上位部分は、タグＲＡＭに格
納される。従って、主メモリを、１以上のバイト各々の
２ⁿ「ライン」の２^mブロックとして考える場合、キャッ
シュのデータＲＡＭ内のｉ番目のラインは、主メモリの
２^mブロックのうちの１つのｉ番目のラインのコピーと
なる。そのラインが来た主メモリのブロックの識別情報
は、タグＲＡＭのｉ番目のロケーションに記憶される。

【００２９】ＣＰＵがメモリにデータを要求すると、ラ
イン・アドレスの下位部分が、キャッシュのデータＲＡ
ＭとキャッシュのタグＲＡＭとの両方に対するアドレス
として与えられる。選択されたキャッシュのエントリに
対するタグは、ＣＰＵのアドレスの上位部分と比較さ
れ、それが一致している場合、「キャッシュ・ヒット」
であると指摘され、キャッシュのデータＲＡＭからのデ
ータをシステムのデータ・バスに乗せることができる。
一方、タグがＣＰＵのアドレスの上位部分と一致しない
か、またはタグ・データが無効である場合、「キャッシ
ュ・ミス」が指摘され、データが主メモリからフェッチ
される。それはまた、前のエントリに上書きして、可能
性のある将来の使用のためにキャッシュ内に配置され
る。一般に、キャッシュ・ミスの場合、１バイトのみが
要求された場合であっても、ライン全体が主メモリから
読出されてキャッシュ内に配置される。ＣＰＵからのデ
ータ書込みにおいて、キャッシュＲＡＭまたは主メモリ
または両方を更新することができ、そのためには、一方
に対し、他方において書込みが発生したことを示すため
にフラグが必要であることが分かっている。

【００３０】従って、直接マップ・キャッシュにおい
て、補助メモリの各「ライン」を、キャッシュ内の１つ
のラインのみにマッピングすることができる。「完全連
想記憶方式（fully assocative)」キャッシュにおいて
は、補助メモリの特定のラインを、キャッシュ内のいず
れのラインにもマップすることができる。この場合、キ
ャッシング可能なアクセスにおいて、キャッシュ・ヒッ
トまたはキャッシュ・ミスが発生したか否かを判断する
ために、すべてのタグをアドレスと比較しなければなら
ない。また、直接マップ・キャッシュとフルアソシアテ
ィブ・キャッシュとの妥協を表す「k−ウェイセット連
想記憶方式（k-way set associative)」キャッシュ・ア
ーキテクチャもある。ｋウェイ・セット連想記憶方式キ
ャッシュ・アーキテクチャでは、補助メモリの各ライン
をキャッシュ内のｋ個のラインのいずれにもマップする
ことができる。この場合、キャッシュ・ヒットまたはキ
ャッシュ・ミスが発生したか否かを判断するために、キ
ャッシング可能な補助メモリのアクセス中にｋ個のタグ
をアドレスと比較しなければならない。また、キャッシ
ュは、「セクタ・バッファ」または「サブブロック」タ
イプのキャッシュとすることも可能である。この場合、
いくつかのキャッシュ・データ・ライン（各々が自身の
有効ビットを有する）が、１つのキャッシュ・タグＲＡ
Ｍエントリに対応する。

【００３１】ＣＰＵがキャッシュの内容を修正する命令
を実行する時、これらの修正は、主メモリ内でも行わな
ければならず、そうしなければ、主メモリ内のデータが
「古い」ものとなる。主メモリの内容をキャッシュの内
容と一致するよう維持する従来からの技術として、
（１）ライトスルー方法および（２）ライトバックまた
はコピーバック方法の２つの技術がある。ライトスルー
方法では、キャッシュの書込みがヒットすると、データ
が、キャッシュに書込まれた直後または書込まれている
間に、主メモリにも書込まれる。これによって、主メモ
リの内容が常に、有効かつキャッシュの内容と一致した
ものとなる。ライトバック方法では、キャッシュの書込
みがヒットすると、システムはキャッシュにデータを書
込み、データワードがキャッシュには書込まれたが主メ
モリには書込まれていないことを示す「ダーティビッ
ト」をセットする。そして、キャッシュ・コントローラ
は、キャッシュにデータのラインを上書きする前にダー
ティビットを検査し、ダーティビットがセットされてい
る場合は、キャッシュに新たなデータをロードする前に
そのデータのラインを主メモリに書込む。

【００３２】コンピュータシステムは、所定のアドレス
空間に対し複数レベルのキャッシュメモリを有すること
ができる。例えば、２レベルのキャッシュシステムで
は、第１のレベルである「レベル１」（Ｌ１）のキャッ
シュは、論理的にホストプロセッサに隣接している。第
２のレベル（Ｌ２）のキャッシュは、論理的に第１のレ
ベルのキャッシュの後ろにあり、ＤＲＡＭメモリ（この
場合、第３のメモリと言うことができる）は、論理的に
第２のレベルのキャッシュの後ろに配置されている。ホ
ストプロセッサがメモリアドレス空間におけるアドレス
へのアクセスを実行する場合、可能であれば第１のレベ
ルのキャッシュが応答する。第１のレベルのキャッシュ
が応答できない（例えば、Ｌ１キャッシュのミスによ
る）場合、可能であれば第２のレベルのキャッシュが応
答する。第２のレベルのキャッシュもまた応答できない
場合、ＤＲＡＭ自体にアクセスがなされる。ホストプロ
セッサは、システム内にキャッシングのレベルがいくつ
存在するかについて、または実際にキャッシングが存在
していることについて全く知る必要がない。同様に、第
１のレベルのキャッシュは、ＤＲＡＭの前に第２のレベ
ルのキャッシングが存在するか否かを知る必要がない。
このように、ホスト処理装置にとって、キャッシュとＤ
ＡＲＭとの組合せは、単に１つの主メモリ構造としかみ
なされない。同様に、Ｌ１キャッシュにとって、Ｌ２キ
ャッシュとＤＲＡＭとの組合せは、単に１つの主メモリ
構造としかみなされない。実際に、第３のレベルのキャ
ッシングは、Ｌ２キャッシュと実際のＤＲＡＭとの間に
含めることができ、Ｌ２キャッシュは、同様にＬ３およ
びＤＲＡＭの組合せを１つの主メモリ構造としてみな
す。

【００３３】コンピュータシステムにおけるキャッシュ
メモリは一般に、ＣＰＵに対し主メモリ・データをキャ
ッシングする。キャッシュがライトバック・プロトコル
を使用する場合、しばしばキャッシュメモリは、主メモ
リの対応するラインより最近のデータを保持することと
なる。これは、他のバスマスタ（およびマルチプロセッ
サシステム内の他のＣＰＵ）が主メモリのラインへのア
クセスを要求する場合に問題となる。主メモリのバージ
ョンがデータの最新バージョンであるか否かが分からな
いためである。従って、ライトバック・キャッシュ・コ
ントローラは、一般に問合せサイクル（スヌープサイク
ルとしても知られている）をサポートしている。この場
合、バスマスタがキャッシュメモリに対し、更に最近の
データのコピーを有しているかを示すよう問い合わせ
る。

【００３４】図３は、キャッシュメモリ１２６のいくつ
かの基本的な構成要素を示すブロック図である。これら
基本的な構成要素には、複数のタグ３０２、対応する複
数のデータ・ライン３０４およびディレクトリ／インデ
クス３０６（以下、ディレクトリ３０６とする）があ
る。周知のように、キャッシュのタグ３０２は一般に、
目標データのメモリ・ロケーションのブロック（ライ
ン）を定義するアドレス・ビットの部分（最上位ビッ
ト）を含んでいる。最下位ビット（don't care値とし
て表される）は、対応するデータ・ライン３０４におけ
る目標データ値の（ブロック内の）特定の位置を識別す
る。本発明の好ましい実施の形態によれば、キャッシュ
メモリ１２６は、６４バイトのデータ・ライン３０４を
使用する。従って、アドレス・ビットの６つの最下位ビ
ットは、所定のデータ・ライン３０４内の目標データ値
の特定のロケーションを指定する。

【００３５】また、図３には、ディレクトリ３０６が示
されている。周知のように、ディレクトリ３０６は、個
々のタグ３０２のログまたはデータベースを保持する。
スタートアップまたは初期化時には、キャッシュメモリ
１２６内にはデータが格納されていないため、ディレク
トリ３０６にはタグが格納されていない。従って、ある
装置がシステムメモリ１２４からのデータを読出すよう
要求した時、システムメモリ１２４からキャッシュメモ
リ１２６のデータ・ライン３０４にデータ・ライン全体
が読込まれる。アドレス・ビットの最上位ビットは、対
応するタグ３０２に書込まれ、ディレクトリ３０６に格
納される。指定したメモリ・ロケーションからのデータ
要求が次に発せられた時、キャッシュメモリ１２６は、
ディレクトリ３０６を調べて、そのデータ値が現在キャ
ッシュ内にあるか否かを判断する。実際にデータ値がキ
ャッシュメモリ１２６内にある場合、それを高速でアク
セスして読出すことができる。しかしながら、そのデー
タ値が現在キャッシュメモリ１２６内に無い場合、シス
テムメモリを検索し、キャッシュメモリ１２６の使用可
能なデータ・ライン３０４に書込む。上記と同様、アド
レス・ビットの最上位ビットは、対応するタグに書込ま
れ、ディレクトリ３０６にログが記録される。

【００３６】その後、システムメモリ１２４からのデー
タ要求に対し、上述したプロセスが繰返される。しかし
ながら、ある時点で、キャッシュメモリ１２６のすべて
のデータ・ライン３０４が一杯になる。この時点で、キ
ャッシュメモリ１２６は、キャッシュメモリ１２６内に
読込まれる新たなデータのために使用可能なスペースを
確保するため、少なくとも１ラインのデータ・ライン３
０４を破棄しなければならない。上述したように、いず
れのデータ・ライン３０４をキャッシュメモリ１２６か
ら破棄すべきかを決定する広範囲の様々なアルゴリズム
および方法が知られている。好ましくは、近い将来に再
び使用される可能性が最も低いデータ・ライン３０４を
破棄するアルゴリズムが選択される。データがキャッシ
ュメモリ１２６から破棄されると、それに従ってディレ
クトリ３０６が更新され、ディレクトリ・スペースから
対応するタグ３０２が削除される。

【００３７】本発明の作用 キャッシュメモリ装置のいくつかの基本的な面について
説明したが、ここでは、本発明の好ましい実施の形態に
ついて説明する。この点で、本発明は、キャッシュメモ
リ１２６内のデータを管理するシステムおよび方法に関
し、このシステムおよび方法によって、近い将来再び使
用されることがないと予想されるデータをキャッシュメ
モリ１２６から破棄する。より詳細には、本発明は、キ
ャッシュメモリ１２６を通して読出されるデータを破棄
するメモリ管理システムに関し、本発明によるシステム
は、Ｉ／Ｏバスを介してキャッシュメモリ１２６と通信
する装置と通信する。これにより、使用可能なスペース
が無い場合のキャッシュメモリ・スペースを解放する処
理に関連する待ち時間を発生させることなく、新たなま
たは追加のデータを受信するためにいつでも使用可能な
キャッシュメモリ・スペースの量を最大化することがで
きる。

【００３８】ここで、図４を参照する。図４は、本発明
に従って構成された、キャッシュメモリ１２６のいくつ
かの基本的な構成要素を示すブロック図である。基本的
に、キャッシュメモリ１２６は、メモリ・マネージャ４
０２、メモリ・スペース４０４およびディレクトリ／イ
ンデクス３０６を有している。メモリ・スペース４０４
は、図３に関連して説明したデータ・ライン３０４に対
応している。メモリ・マネージャ４０２は、好ましく
は、ハードウェアで実現され、あらゆる機能を実行する
よう特別に構成された集積回路４１０から構成される。
例えば、これらの機能には、転送（またはフェッチ）の
識別４１２、スペースを使用可能にするためのキャッシ
ュ・データの破棄４１４、キャッシュへのデータの読込
み４１６、Ｉ／Ｏバス（例えばＰＣＩバス）へのデータ
の書出し４１８およびキャッシュからのデータの破棄４
２０を含めることができる。

【００３９】好ましい実施の形態によれば、本発明は、
Ｉ／Ｏキャッシュから一度に１ラインのデータをフラッ
シュする。１つの実現方法では、キャッシュ・ラインの
最後のデータ・バイトが要求側装置に送信された後、デ
ータの所定のキャッシュ・ラインをフラッシュする。し
かしながら、より複雑な実現方法を採用することも可能
であるということが認められよう。例えば、キャッシュ
メモリ・コントローラが、要求側装置が１ブロックの連
続したデータを要求したと判断するようにしてもよい。
このブロックは、キャッシュ・ライン内のある中間位置
で終了する。しかしながら、本発明の概念に従って、そ
のブロックからの最後のデータ・バイトが送信されたと
判断すると、本発明では、その最後のデータ・バイトを
含むキャッシュ・ラインを即時にフラッシュすることが
できる。データ・ブロックが複数のキャッシュ・ライン
に亙っていた場合、最後のデータ・バイトが各ラインか
ら要求側装置に送信されると、それより前のキャッシュ
・ラインがフラッシュされる。

【００４０】本発明では、Ｉ／Ｏトラフィックは（ＣＰ
Ｕ命令および他のいくつかの種類のデータと異なり）通
常短い時間内に頻発しないということを認識することに
より、重要な性能強化を実現する、ということが認めら
れる。より詳細には、本発明により、比較的大きく、連
続したデータ・ブロックに対し、または小さいデータ・
ブロックに対してさえも、正確なサイズ（または終了バ
イト）が既知である場合、重要な性能利得が得られる。
多数のキャッシュ・ラインを使用する可能性のある大き
いデータ・ブロックに対し、キャッシュ・ラインの最後
のバイトを要求側装置に送信すると、各キャッシュ・ラ
インがフラッシュされる。同様に、要求されたデータの
最後のバイトが既知である場合、その最後のバイトを送
信すると、そのバイトを含むキャッシュ・ラインをフラ
ッシュすることができる。これにより、別の状況ではキ
ャッシュ内のスペースをクリアすることに関連する待ち
時間が発生することなく、これらのキャッシュ・ライン
を、受信する新たなデータに対して即時に使用可能とす
ることができる。

【００４１】本発明による高効率なメモリ管理装置およ
び方法により、比較的小さいＩ／Ｏキャッシュを実現す
ることができる。また、これは、比較的低コストで実現
することができる。好ましい実施の形態のＩ／Ｏキャッ
シュは、比較的小さい１６ラインのキャッシュであり、
各ラインは６４バイトのデータを有している。

【００４２】本発明の概念および教示内容は概して、Ｉ
／Ｏバスを介しＩ／Ｏキャッシュを通してシステムバス
により通信する広範囲の装置に対して適用可能である、
ということが認められよう。１つの例として、本発明の
概念は、ＰＣＩバスによるＡＴＭ通信に適用することが
できる。周知のように、ＡＴＭ通信は一般に、４８バイ
トのペイロードという特徴を有している。従って、本発
明に従って構成されたシステムは、ＡＴＭカードに対す
るデータ転送を識別した場合、４８バイトの連続したブ
ロックが送信されると想定する。例えば、最初のバイト
がキャッシュ・ラインの５０番目のバイトに配置されて
いる場合、最初の６４バイトのキャッシュ・ラインの最
後は、最初の１５データ・バイト分のみに対応するデー
タ・スペースを有することとなるため、４８バイトのペ
イロードには２つのキャッシュ・ラインが必要となる。
動作中、１５番目のデータ・バイト（最初のキャッシュ
・ラインの６４番目のバイト）が読出されると、最初の
キャッシュ・ラインをフラッシュすなわち破棄すること
ができ、即時にそれを新たなデータに使用可能とするこ
とができる。そして、残りの３３のデータ・バイトは、
要求側のＡＴＭカードに読出すことができる。

【００４３】１つの実施の形態によれば、第２のキャッ
シュ・ラインの最後のデータ・バイトがキャッシュから
読出されないため、第２のキャッシュ・ライン内のデー
タは即時には破棄されない。しかしながら、所定時間
後、および他のキャッシュ・ラインが一杯になりメモリ
・マネージャ４０２がスペースを必要とする時、このキ
ャッシュ・ラインは読出される可能性が低いとみなすこ
とができ、その時に破棄することができる。他の実施の
形態では、本発明を実現するシステムは、ＡＴＭペイロ
ードの最後のバイトがキャッシュから読出されたことを
認識し、その時にそのラインの残りのデータ値がいずれ
も必要とされないということを適切に想定し、第２のキ
ャッシュ・ラインを破棄することができる。

【００４４】本システムは、本発明の概念および教示内
容に従って、多数の方法でＡＴＭカードによってデータ
要求がなされたことを判断することができる。例えば、
本システムは、所定のカード・アドレス等の識別子がＰ
ＣＩバスを通過した、すなわち所定のカードがＡＴＭカ
ードであるということをシステム構成から知ることがで
きる。あるいは、システムが、単純に、所定のカードに
対するデータ転送の特性をある時間監視することによ
り、例えば、データ転送が常に４８バイト・ブロックで
発生することを識別することにより、この判断を行うよ
うにしてもよい。更に、本発明は、米国特許第５，７４
５，４８８号の教示内容を用いることができる。なお、
この特許を参照により援用し、本明細書の一部として取
込む。この特許は、通信ネットワークにおけるパケット
の種類を検出する方法を教示していると主張する。特
に、この特許は、パケット／セルのヘッダ情報を評価す
ることによりＡＴＭセルを検出するシステムおよび方法
を開示していると主張する。従って、この種のシステム
および方法を使用して、本発明に関連するＡＴＭ転送を
識別することができる。また、同様に、他の方法も使用
することができる。

【００４５】本発明の１つの態様によれば、図５に示す
ように、キャッシュのメモリ・マネージャ４０２の性能
を向上させる方法が提供される。ここで図５のフローチ
ャートに沿って説明する。 ステップ５０４：メモリ・マネージャ４０２、受信する
フェッチ要求を識別してデータの要求を識別する。 ステップ５０６：要求が検出されると、メモリ・マネー
ジャ４０２は、ディレクトリ３０６を調べて、メモリ・
スペース４０４がデータを受信するために使用可能であ
るか否かを判断する。 ステップ５０８：必要であれば、メモリ・マネージャ４
０２は、少なくとも１ラインのデータを破棄する。 ステップ５１０：メモリ・マネージャ４０２は、システ
ムメモリ１２４からキャッシュメモリ１２６にデータを
読込まむ。 ステップ５１２：メモリ・マネージャ４０２は、キャッ
シュメモリ１２６からＩＰＣＩバス１３０にデータを書
出す。 ステップ５１４：メモリ・マネージャ４０２は、データ
を破棄し、さらにディレクトリ３０６のタグを更新す
る。 ここで、図５のフローチャートについてさらに詳細な説
明を行う。本発明の１つの実施の形態によれば、メモリ
・マネージャ４０２またはその一部は、受信するフェッ
チ要求を識別してデータの要求を識別することができる
（ステップ５０４）。要求が検出されると、メモリ・マ
ネージャ４０２は、ディレクトリ３０６を調べて、メモ
リ・スペース４０４がデータを受信するために使用可能
であるかを判断することができる（ステップ５０６）。
そして、必要であれば、メモリ・マネージャ４０２は、
少なくとも１ラインのデータを、使用可能なスペースが
無いとみなして破棄する（ステップ５０８）。

【００４６】その後、メモリ・マネージャ４０２は、シ
ステムメモリ１２４からキャッシュメモリ１２６のメモ
リ・スペース４０４に読込まれるデータの配置を制御す
る（ステップ５１０）。このステップには、キャッシュ
メモリ１２６内に読込まれるデータ・ラインについてデ
ィレクトリ３０６のタグを更新するステップが含まれ
る。そして、メモリ・マネージャ４０２は、キャッシュ
メモリ１２６からＩ／Ｏバッファ１２８を介しＰＣＩバ
ス１３０に向かう通信およびデータを制御する。最後
に、メモリ・マネージャ４０２は、例えば、ディレクト
リ３０６からタグを破棄することによってデータを破棄
する。

【００４７】本発明の１つの実施の形態により、メモリ
・マネージャ４０２は、データ・ライン３０４の最後の
バイトをＰＣＩバス１３０に出力すると、データを破棄
する。Ｉ／Ｏデータは通常シーケンシャルであるため、
メモリ・マネージャ４０２は、最後のラインのバイトを
出力すると、そのデータ・ライン３０４のデータは二度
と必要とされないとみなすことができる。当然、ライン
が部分的に通信されることにより、そのラインの最後の
バイトがＩ／Ｏデータとして使用されていない場合、他
の機構を設けてそれらのラインを破棄することも可能で
ある。あるいは、それらのラインをキャッシュメモリ１
２６内に残し、最後に、通常の（例えば、最低使用頻
度）破棄アルゴリズムによって破棄することも可能であ
る。

【００４８】本発明の好ましい実施の形態について説明
したが、当業者には、本発明の広い概念が他のシステム
に対して同様に適用可能であるということが認められよ
う。この点で、本発明の広い目的は、近い将来再び読出
しまたは使用される可能性が非常に低いデータをキャッ
シュメモリから即時に破棄することにより、システム性
能を強化することである。好ましい実施の形態の１つの
適用例において、本発明では、ＡＴＭデータを識別し、
このデータが近いうちに再使用される可能性が低いもの
と認識することにより、キャッシュメモリからこのデー
タを即時に破棄する。同様にして、再使用の可能性が低
いものと容易に識別可能な他の種類のデータを、同様に
キャッシュメモリ１２６から破棄することができる。こ
れにより、キャッシュメモリ内に保持されている他のデ
ータを最初に破棄する必要なく、キャッシュ内の一定量
のスペースを、受信する新たなデータに対して直ぐに使
用可能な状態にする。

【００４９】従って、本発明は、システムメモリとその
システムメモリからのデータを要求する装置との間に介
挿されたキャッシュメモリを有し、そのデータがキャッ
シュメモリ１２６を通してフェッチされるシステムとし
て、適切に見ることができる。キャッシュのメモリ・マ
ネージャ４０２は、「一度だけの」データを識別するよ
う動作可能である。この「一度だけの」データは、近い
うちに再使用される可能性が低いデータである。従っ
て、本発明によれば、キャッシュのメモリ・マネージャ
４０２は、このデータを即時に破棄する。

【００５０】本発明の他の態様によれば、キャッシュメ
モリ１２６を、ＡＴＭデータ（またはより広く「一度だ
けの」データ）を一時的に保持するために使用されるデ
ータ・ラインのタグを、キャッシュのディレクトリ３０
６にまったくログ記録しないように構成することも可能
である。このように、それらのタグがディレクトリ３０
６にログ記録されないため、その後のシステムメモリ１
２４からのデータ要求は、自動的にキャッシュメモリ１
２６内のスペースを使用可能とする。

【００５１】本発明に従って、更に最適化することがで
きる。例えば、ＡＴＭデータ転送のコンテキストにおい
て、正確に４８バイトのデータがシステムメモリ１２４
からキャッシュメモリ１２６に読込まれるということが
わかっている。そのデータが、キャッシュメモリ１２６
から即時に破棄されることとなるため、本システムは、
キャッシュメモリ内のキャッシュ・ライン全体に読込む
必要はない。説明のために、ＡＴＭデータに対する要求
を考える。この場合、データの先頭アドレスがキャッシ
ュメモリ１２６内のデータ・ライン３０４の最初のバイ
トと一致するものとする。上述したように、そのデータ
・ラインの最初の４８バイトは使用されるが、そのデー
タ・ラインの最後の１６バイトは使用されない。従来の
キャッシュメモリでは、データのライン全部がキャッシ
ュ内に読込まれる。これは、データのそのラインタグに
対応するメモリ・ロケーションに対する後続する読出し
が、キャッシュメモリ１２６から直接行われるためであ
る。従って、従来はキャッシュ・ラインの終端のデータ
がシステムメモリと整合性を維持することが重要であっ
た。しかしながら、本発明によれば、そのＡＴＭデータ
を含むデータ・ラインがキャッシュメモリ１２６から即
時に破棄されることとなるため、この状態は起こらな
い。従って、システムメモリ１２４からキャッシュメモ
リ１２６に、６４バイトではなく４８バイトのみを転送
することにより、システムバス１５０の帯域幅を低減す
ることができる。

【００５２】以上、本発明の実施例について詳述した
が、以下、本発明の各実施態様の例を示す。

【００５３】（実施態様１）非同期Ｉ／Ｏキャッシュメ
モリ（１２６）を有し、該キャッシュメモリ（１２６）
が、システムメモリ（１２４）と、Ｉ／Ｏバス（１３
０）を介して該キャッシュメモリ（１２６）と通信する
よう配置された要求側装置との間に介挿されたコンピュ
ーティング・システム（１００）において、該キャッシ
ュメモリ（１２６）内のデータを管理する方法であっ
て、（ａ）前記要求側装置による前記システムメモリ
（１２４）からのデータに対する要求を、近い将来再び
要求される可能性が低いデータに対する要求であるとし
て識別するステップ（５０４）と、（ｃ）前記データを
前記システムメモリ（１２４）から前記キャッシュメモ
リ（１２６）内に読込むステップ（５１０）と、（ｄ）
前記キャッシュメモリ（１２６）から前記要求側装置に
前記データを送信するステップ（５１２）と、（ｅ）前
記キャッシュメモリ（１２６）から前記データを即時に
破棄するステップ（５１４）と、を含むことを特徴とす
る方法。

【００５４】（実施態様２）前記装置は、ＡＴＭカード
（１４０）であることを特徴とする実施態様１記載の方
法。

【００５５】（実施態様３）前記データを読込むステッ
プ（５１０）では、前記システムメモリ（１２４）から
前記キャッシュメモリ（１２６）に少なくとも４８バイ
トのデータを読込むことを特徴とする実施態様１記載の
方法。

【００５６】（実施態様４）システムメモリ（１２４）
とＩ／Ｏバス（１３０）との間に介挿されたキャッシュ
メモリ（１２６）を有するコンピューティング・システ
ム（１００）であり、前記システムメモリ（１２４）か
ら前記Ｉ／Ｏバス（１３０）に読出されるデータが、前
記キャッシュメモリ（１２６）を通して読出されるコン
ピューティング・システム（１００）において、該キャ
ッシュメモリ（１２６）内のデータを管理する方法であ
って、（ａ）Ｉ／Ｏバス上の装置による前記システムメ
モリ（１２４）からのデータに対する要求を識別するス
テップ（５０４）と、（ｂ）前記データを前記システム
メモリ（１２４）から前記キャッシュメモリ（１２６）
内に読込むステップ（５１０）と、（ｃ）要求側装置と
通信するために、前記キャッシュメモリ（１２６）から
前記Ｉ／Ｏバス（１３０）に前記データを送信するステ
ップ（５１２）と、（ｄ）前記キャッシュメモリ（１２
６）から前記データを即時に破棄するステップ（５１
４）と、を含むことを特徴とする方法。

【００５７】（実施態様５）前記要求側装置は、ＡＴＭ
カード（１４０）であることを特徴とする実施態様４記
載の方法。

【００５８】（実施態様６）前記システムメモリ（１２
４）から前記キャッシュメモリ（１２６）にデータを読
込む前記ステップ（５１０）では、該キャッシュメモリ
（１２６）に少なくとも４８バイトのデータを自動的に
読込むことを特徴とする実施態様５記載の方法。

【００５９】（実施態様７）前記システムメモリ（１２
４）から前記キャッシュメモリ（１２６）にデータを読
込む前記ステップ（５１０）では、該キャッシュメモリ
（１２６）に適切な数のキャッシュ・データ・ラインを
自動的に読込むことを特徴とする実施態様６記載の方
法。

【００６０】（実施態様８）前記システムメモリ（１２
４）から前記キャッシュメモリ（１２６）にデータを読
込む前記ステップ（５１０）では、該キャッシュメモリ
（１２６）に正確に４８バイトのデータを自動的に読込
むことを特徴とする実施態様５記載の方法。

【００６１】（実施態様９） （ａ）前記データを受信するために前記キャッシュメモ
リ内に使用可能なスペースがあるか否かを判断するステ
ップ（５０６）と、（ｂ）十分なスペースが得られない
場合に、前記データ用にスペースを確保するため既存の
キャッシュ・データを破棄するステップ（５０８）とを
更に含むことを特徴とする実施態様４記載の方法。

【００６２】上述した説明は、本発明をすべて網羅する
ことを意図するものではなく、あるいは、開示した正確
な形態に本発明を限定することを意図するものでもな
い。上記教示内容に照らして、明らかな変更態様または
変形態様が可能である。この点で、説明した実施の形態
は、考えられる特定の使用に適するように、当業者があ
らゆる実施の形態においておよびあらゆる変更態様で本
発明を使用することができるように、本発明の原理およ
びその実際的な適用を最もよく説明するために選択され
述べられている。そのような変更態様および変形態様す
べてが、それらが公正かつ合法に権利が与えられる広さ
に従って解釈される時、添付した特許請求の範囲によっ
て判断される本発明の範囲内にある。

【図面の簡単な説明】

【図１】 システムバスとＩ／Ｏバスとの間にＩ／Ｏキ
ャッシュを配置した状態を示すブロック図である。

【図２】 ＰＣＩ（Ｉ／Ｏ）バスを介してキャッシュメ
モリと通信する拡張カードを有する高性能コンピュータ
システムのブロック図である。

【図３】 キャッシュメモリ装置の基本的な構成要素を
示すブロック図である。

【図４】 本発明に従って構成されたキャッシュメモリ
およびメモリ・マネージャを示すブロック図である。

【図５】 本発明に従って構成されたシステムの最上位
の機能的動作を示すフローチャートである。

【符号の説明】

１００：コンピューティング・システム １２４：システムメモリ １２６：非同期Ｉ／Ｏキャッシュメモリ １３０：ＰＣＩバス １４０：要求側装置（ＡＴＭカード）

Claims (1)

【特許請求の範囲】
1. 【請求項１】非同期Ｉ／Ｏキャッシュメモリを有し、該
   キャッシュメモリが、システムメモリと、Ｉ／Ｏバスを
   介して該キャッシュメモリと通信するよう配置された要
   求側装置との間に介挿されたコンピューティング・シス
   テムにおいて、該キャッシュメモリ内のデータを管理す
   る方法であって、（ａ）前記要求側装置による前記シス
   テムメモリからのデータに対する要求を、近い将来再び
   要求される可能性が低いデータに対する要求であるとし
   て識別するステップと、（ｃ）前記データを前記システ
   ムメモリから前記キャッシュメモリ内に読込むステップ
   と、（ｄ）前記キャッシュメモリから前記要求側装置に
   前記データを送信するステップと、（ｅ）前記キャッシ
   ュメモリから前記データを即時に破棄するステップとを
   含むことを特徴とする方法。