JP2976867B2 - 入出力バッファ装置及びその管理方法 - Google Patents
入出力バッファ装置及びその管理方法Info
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- JP2976867B2 JP2976867B2 JP7318878A JP31887895A JP2976867B2 JP 2976867 B2 JP2976867 B2 JP 2976867B2 JP 7318878 A JP7318878 A JP 7318878A JP 31887895 A JP31887895 A JP 31887895A JP 2976867 B2 JP2976867 B2 JP 2976867B2
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- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/14—Handling requests for interconnection or transfer
- G06F13/20—Handling requests for interconnection or transfer for access to input/output bus
- G06F13/28—Handling requests for interconnection or transfer for access to input/output bus using burst mode transfer, e.g. direct memory access DMA, cycle steal
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Description
【発明の属する技術分野】本発明は、入出力バッファ装
置に関し、特にダイレクトメモリアクセス時の先行読出
しを行う入出力バッファ装置に関する。
置に関し、特にダイレクトメモリアクセス時の先行読出
しを行う入出力バッファ装置に関する。
【０００１】
【従来の技術】従来、メインメモリと入出力装置との間
でＣＰＵを介さずにデータ転送を行うダイレクトメモリ
アクセス（以下、「ＤＭＡ」という）転送においては、
転送能力を向上させるために、メインメモリの内容を一
時的にバッファリングする手法が採用されている。
でＣＰＵを介さずにデータ転送を行うダイレクトメモリ
アクセス（以下、「ＤＭＡ」という）転送においては、
転送能力を向上させるために、メインメモリの内容を一
時的にバッファリングする手法が採用されている。
【０００２】一般に、このバッファリングのための機構
としては、キャッシュメモリと同様に、ブロック毎に管
理するためのタグメモリと、これに対応するデータメモ
リとを有する。キャッシュメモリは、「ある時点でアク
セスされたデータ及びその近傍に対するアクセスが一定
期間内に発生する」というデータの局所性を利用して高
速化を図るものである。しかし、ＤＭＡ転送において
は、データが次から次へと転送されていくため、同一の
データに繰り返しアクセスするわけではない。すなわ
ち、メインメモリから読み出されてバッファに書き込ま
れたデータは、一度ＤＭＡ装置によって読み出される
と、再びアクセスされることはない。従って、通常のキ
ャッシュメモリと同様のプロトコルをＤＭＡ転送のバッ
ファリングに適用してしまうと、不要なブロックによっ
てバッファが満たされてしまうおそれがある。また、異
なるＤＭＡ転送に係るデータが同一バッファに混在する
と、入出力バッファ装置の有効な利用が図れないのみな
らず、データの一貫性（コヒーレンシ）が保証できない
おそれすらある。
としては、キャッシュメモリと同様に、ブロック毎に管
理するためのタグメモリと、これに対応するデータメモ
リとを有する。キャッシュメモリは、「ある時点でアク
セスされたデータ及びその近傍に対するアクセスが一定
期間内に発生する」というデータの局所性を利用して高
速化を図るものである。しかし、ＤＭＡ転送において
は、データが次から次へと転送されていくため、同一の
データに繰り返しアクセスするわけではない。すなわ
ち、メインメモリから読み出されてバッファに書き込ま
れたデータは、一度ＤＭＡ装置によって読み出される
と、再びアクセスされることはない。従って、通常のキ
ャッシュメモリと同様のプロトコルをＤＭＡ転送のバッ
ファリングに適用してしまうと、不要なブロックによっ
てバッファが満たされてしまうおそれがある。また、異
なるＤＭＡ転送に係るデータが同一バッファに混在する
と、入出力バッファ装置の有効な利用が図れないのみな
らず、データの一貫性（コヒーレンシ）が保証できない
おそれすらある。
【０００３】これに対し、たとえば特開平２−１１０６
４６号公報に記載の技術では、各ブロックに対して有効
期間を定め、あるブロックに対するアクセスからその有
効期間が経過した後は、当該ブロックを無効化してい
る。これにより、次のＤＭＡ転送が起動される前にバッ
ファ内にデータが残らないように制御される。
４６号公報に記載の技術では、各ブロックに対して有効
期間を定め、あるブロックに対するアクセスからその有
効期間が経過した後は、当該ブロックを無効化してい
る。これにより、次のＤＭＡ転送が起動される前にバッ
ファ内にデータが残らないように制御される。
【０００４】
【発明が解決しようとする課題】しかし、上述の従来技
術では、各ブロックの有効期間が予め定められてしまう
ため、転送が低速な場合や、ＤＭＡ転送をする装置が入
出力バスに多数接続されているような場合等には、各ブ
ロックの有効期間を適切に設定することが困難である。
従って、ＤＭＡ転送中にブロック内のデータが無効化さ
れてしまうおそれもあり、バッファの効果が十分発揮さ
れない。
術では、各ブロックの有効期間が予め定められてしまう
ため、転送が低速な場合や、ＤＭＡ転送をする装置が入
出力バスに多数接続されているような場合等には、各ブ
ロックの有効期間を適切に設定することが困難である。
従って、ＤＭＡ転送中にブロック内のデータが無効化さ
れてしまうおそれもあり、バッファの効果が十分発揮さ
れない。
【０００５】本発明の目的は、ＤＭＡ転送に係るデータ
を必要以上に保持しないように制御することにより、メ
モリ転送性能を向上することにある。
を必要以上に保持しないように制御することにより、メ
モリ転送性能を向上することにある。
【０００６】また、本発明の他の目的は、異なるＤＭＡ
転送に係るデータ同士を同時にバッファリングしないよ
うに制御することにより、ＤＭＡ転送間のコヒーレンシ
を保証することにある。
転送に係るデータ同士を同時にバッファリングしないよ
うに制御することにより、ＤＭＡ転送間のコヒーレンシ
を保証することにある。
【０００７】また、本発明の他の目的は、ＤＭＡ転送終
了時の処理装置による入出力バッファ装置のブロックの
無効化指令を不要にすることにある。
了時の処理装置による入出力バッファ装置のブロックの
無効化指令を不要にすることにある。
【０００８】
【課題を解決するための手段】上記課題を解決するため
に本発明の入出力バッファ装置は、記憶装置に接続する
第１のバスと入出力装置に接続する第２のバスとの間に
接続される入出力バッファ装置であって、前記記憶装置
に格納されているデータの一部を保持して前記入出力装
置からの要求に応じてその保持しているデータを提供す
るバッファメモリ手段と、ダイレクトメモリアクセス転
送の終了アドレスを保持する終了アドレスメモリ手段
と、この終了アドレスメモリ手段に保持されたアドレス
で前記バッファメモリ手段にアクセスされたことを検出
する第１の検出手段と、この第１の検出手段によって最
終アドレスにアクセスされた旨を通知されるとそのアク
セスされたブロックを無効化する手段とを含む。
に本発明の入出力バッファ装置は、記憶装置に接続する
第１のバスと入出力装置に接続する第２のバスとの間に
接続される入出力バッファ装置であって、前記記憶装置
に格納されているデータの一部を保持して前記入出力装
置からの要求に応じてその保持しているデータを提供す
るバッファメモリ手段と、ダイレクトメモリアクセス転
送の終了アドレスを保持する終了アドレスメモリ手段
と、この終了アドレスメモリ手段に保持されたアドレス
で前記バッファメモリ手段にアクセスされたことを検出
する第１の検出手段と、この第１の検出手段によって最
終アドレスにアクセスされた旨を通知されるとそのアク
セスされたブロックを無効化する手段とを含む。
【０００９】また、本発明の他の入出力バッファ装置
は、前記バッファメモリの管理単位であるブロックの最
終要素にアクセスされたことを検出する第２の検出手段
と、この第２の検出手段によって最終要素にアクセスさ
れた旨を通知されるとそのアクセスされたブロックを無
効化する手段とをさらに含む。
は、前記バッファメモリの管理単位であるブロックの最
終要素にアクセスされたことを検出する第２の検出手段
と、この第２の検出手段によって最終要素にアクセスさ
れた旨を通知されるとそのアクセスされたブロックを無
効化する手段とをさらに含む。
【００１０】また、本発明の他の入出力バッファ装置
は、記憶装置に接続するシステムバスと入出力装置に接
続する入出力バスとの間に接続される入出力バッファ装
置において、管理単位であるブロックをＮ個（Ｎは整
数）有して前記記憶装置に格納されているデータの一部
を保持して前記入出力装置からの要求に応じてその保持
しているデータを提供するデータメモリ手段と、このバ
ッファメモリ手段に対応してＮ個のアドレスタグを有す
るタグメモリと、与えられたアドレスのタグ部分と一致
するアドレスタグを前記タグメモリから検出する比較回
路と、ダイレクトメモリアクセス転送の終了アドレスを
保持する終了アドレスメモリと、この終了アドレスメモ
リに保持されたアドレスで前記バッファメモリ手段にア
クセスされたことを検出するダイレクトメモリアクセス
終了検出回路と、このダイレクトメモリアクセス終了検
出回路によってダイレクトメモリアクセス転送の最終ア
ドレスにアクセスされた旨を通知されるとそのアクセス
されたブロックを無効化する第１の制御回路とを含む。
は、記憶装置に接続するシステムバスと入出力装置に接
続する入出力バスとの間に接続される入出力バッファ装
置において、管理単位であるブロックをＮ個（Ｎは整
数）有して前記記憶装置に格納されているデータの一部
を保持して前記入出力装置からの要求に応じてその保持
しているデータを提供するデータメモリ手段と、このバ
ッファメモリ手段に対応してＮ個のアドレスタグを有す
るタグメモリと、与えられたアドレスのタグ部分と一致
するアドレスタグを前記タグメモリから検出する比較回
路と、ダイレクトメモリアクセス転送の終了アドレスを
保持する終了アドレスメモリと、この終了アドレスメモ
リに保持されたアドレスで前記バッファメモリ手段にア
クセスされたことを検出するダイレクトメモリアクセス
終了検出回路と、このダイレクトメモリアクセス終了検
出回路によってダイレクトメモリアクセス転送の最終ア
ドレスにアクセスされた旨を通知されるとそのアクセス
されたブロックを無効化する第１の制御回路とを含む。
【００１１】また、本発明の他の入出力バッファ装置
は、前記比較回路により一致を検出した場合に前記アド
レスがブロックの最終要素に該当することを検出するブ
ロック最終検出回路と、前記比較回路により一致を検出
し、かつ、前記最終検出回路により最終要素を検出した
場合には前記ブロックを無効化する第２の制御回路とを
含む。
は、前記比較回路により一致を検出した場合に前記アド
レスがブロックの最終要素に該当することを検出するブ
ロック最終検出回路と、前記比較回路により一致を検出
し、かつ、前記最終検出回路により最終要素を検出した
場合には前記ブロックを無効化する第２の制御回路とを
含む。
【００１２】また、本発明の入出力バッファ装置の管理
方法は、記憶装置に接続する第１のバスと入出力装置に
接続する第２のバスとの間に接続され、前記記憶装置に
格納されているデータの一部をブロックを管理単位とし
て保持して、前記入出力装置からの要求に応じてその保
持しているデータを提供するバッファメモリ手段を含む
入出力バッファ装置において、前記入出力装置からのダ
イレクトメモリアクセス転送要求に係るデータが前記バ
ッファメモリ手段に保持されているか否かを判断するス
テップと、前記入出力装置からのダイレクトメモリアク
セス転送要求に係るデータが前記バッファメモリ手段に
保持されている場合に、当該データが当該ダイレクトメ
モリアクセス転送の最終要素であれば当該ブロックを無
効化するステップと、前記入出力装置からのダイレクト
メモリアクセス転送要求に係るデータが前記バッファメ
モリ手段に保持されている場合に、当該データが当該ブ
ロックの最終要素であれば当該ブロックを無効化するス
テップと含む。
方法は、記憶装置に接続する第１のバスと入出力装置に
接続する第２のバスとの間に接続され、前記記憶装置に
格納されているデータの一部をブロックを管理単位とし
て保持して、前記入出力装置からの要求に応じてその保
持しているデータを提供するバッファメモリ手段を含む
入出力バッファ装置において、前記入出力装置からのダ
イレクトメモリアクセス転送要求に係るデータが前記バ
ッファメモリ手段に保持されているか否かを判断するス
テップと、前記入出力装置からのダイレクトメモリアク
セス転送要求に係るデータが前記バッファメモリ手段に
保持されている場合に、当該データが当該ダイレクトメ
モリアクセス転送の最終要素であれば当該ブロックを無
効化するステップと、前記入出力装置からのダイレクト
メモリアクセス転送要求に係るデータが前記バッファメ
モリ手段に保持されている場合に、当該データが当該ブ
ロックの最終要素であれば当該ブロックを無効化するス
テップと含む。
【００１３】
【発明の実施の形態】次に本発明の入出力バッファ装置
の一実施例について図面を参照して詳細に説明する。
の一実施例について図面を参照して詳細に説明する。
【００１４】図１を参照すると、本発明の一実施例であ
る入出力バッファ装置１００は、システムバス２００と
入出力バス５００との間に接続される。システムバス２
００には、データ処理を行う処理装置３００と、主記憶
として機能する記憶装置４００とが接続されている。ま
た、入出力バス５００にはＤＭＡ装置６０１及び６０２
が接続されている。このＤＭＡ装置６０１及び６０２の
各々には図示しない入出力装置が接続されている。
る入出力バッファ装置１００は、システムバス２００と
入出力バス５００との間に接続される。システムバス２
００には、データ処理を行う処理装置３００と、主記憶
として機能する記憶装置４００とが接続されている。ま
た、入出力バス５００にはＤＭＡ装置６０１及び６０２
が接続されている。このＤＭＡ装置６０１及び６０２の
各々には図示しない入出力装置が接続されている。
【００１５】本発明の一実施例である入出力バッファ装
置１００は、通常のキャッシュメモリと同様に、データ
を所定の大きさのブロック単位で記憶するデータメモリ
１２１と、各ブロックに対応するアドレスタグを記憶す
るタグメモリ１２２と、各ブロックのデータが有効か否
かを記憶するバリッドメモリ１２３とを有している。ま
た、この入出力バッファ装置１００はＤＭＡ転送の終了
アドレスを保持する終了アドレスメモリ１６０と、入出
力バス５００側からのアドレスを保持するアドレスラッ
チ１３０と、アドレスラッチ１３０に保持されるアドレ
スの上位部分をタグメモリ１２２に記憶されているアド
レスと比較する比較回路１４０と、アドレスラッチ１３
０に保持されるアドレスの下位部分からブロック内の最
終アドレスに達したことを検出するブロック終了検出回
路１５０と、アドレスラッチ１３０に保持されるアドレ
スの下位部分を終了アドレスメモリ１６０に記憶されて
いるアドレスと比較するＤＭＡ終了検出回路１７０とを
有している。
置１００は、通常のキャッシュメモリと同様に、データ
を所定の大きさのブロック単位で記憶するデータメモリ
１２１と、各ブロックに対応するアドレスタグを記憶す
るタグメモリ１２２と、各ブロックのデータが有効か否
かを記憶するバリッドメモリ１２３とを有している。ま
た、この入出力バッファ装置１００はＤＭＡ転送の終了
アドレスを保持する終了アドレスメモリ１６０と、入出
力バス５００側からのアドレスを保持するアドレスラッ
チ１３０と、アドレスラッチ１３０に保持されるアドレ
スの上位部分をタグメモリ１２２に記憶されているアド
レスと比較する比較回路１４０と、アドレスラッチ１３
０に保持されるアドレスの下位部分からブロック内の最
終アドレスに達したことを検出するブロック終了検出回
路１５０と、アドレスラッチ１３０に保持されるアドレ
スの下位部分を終了アドレスメモリ１６０に記憶されて
いるアドレスと比較するＤＭＡ終了検出回路１７０とを
有している。
【００１６】図２を参照すると、データメモリ１２１の
各ブロックは６４バイトからなり、この６４バイトを単
位として、記憶装置４００からシステムバス２００を介
してデータが格納される。一方、ＤＭＡ装置６０１及び
６０２からのアクセスは１語当たり１６バイトを単位と
している。従って、ブロックの先頭から１６バイトづつ
アクセスすると、４回で１ブロックを全てアクセスした
ことになる。
各ブロックは６４バイトからなり、この６４バイトを単
位として、記憶装置４００からシステムバス２００を介
してデータが格納される。一方、ＤＭＡ装置６０１及び
６０２からのアクセスは１語当たり１６バイトを単位と
している。従って、ブロックの先頭から１６バイトづつ
アクセスすると、４回で１ブロックを全てアクセスした
ことになる。
【００１７】このときのアドレスに着目すると、下位４
ビットは全て０であり、下から６及び５ビット目の２ビ
ットが語アドレスを示している。この下位６ビット分を
ブロック内アドレスという。また、このブロック内アド
レスよりも上位の部分をアドレスタグという。また、こ
こでは、ＤＭＡ装置６０１及び６０２からのアクセスは
全て１６バイト境界に整列されているものと仮定する。
ビットは全て０であり、下から６及び５ビット目の２ビ
ットが語アドレスを示している。この下位６ビット分を
ブロック内アドレスという。また、このブロック内アド
レスよりも上位の部分をアドレスタグという。また、こ
こでは、ＤＭＡ装置６０１及び６０２からのアクセスは
全て１６バイト境界に整列されているものと仮定する。
【００１８】データメモリ１２１、タグメモリ１２２及
びバリッドメモリ１２３は、互いに同じ数Ｎのエントリ
を有し、各エントリはそれぞれ対応している。データメ
モリ１２１の１つのエントリには１つのブロックのデー
タが格納される。すなわち、データメモリ１２１の第ｉ
エントリのデータは、タグメモリ１２２の第ｉエントリ
に記憶されるアドレスタグと関連付けられる。なお、本
実施例では説明の便宜のためフルアソシアティブ構成の
キャッシュメモリと同様の構成を仮定するが、他のセッ
トアソシアティブ構成やダイレクトマップ構成であって
も構わない。
びバリッドメモリ１２３は、互いに同じ数Ｎのエントリ
を有し、各エントリはそれぞれ対応している。データメ
モリ１２１の１つのエントリには１つのブロックのデー
タが格納される。すなわち、データメモリ１２１の第ｉ
エントリのデータは、タグメモリ１２２の第ｉエントリ
に記憶されるアドレスタグと関連付けられる。なお、本
実施例では説明の便宜のためフルアソシアティブ構成の
キャッシュメモリと同様の構成を仮定するが、他のセッ
トアソシアティブ構成やダイレクトマップ構成であって
も構わない。
【００１９】図３を参照すると、比較回路１４０は、ア
ドレスラッチ１３０に保持されたアドレスタグがタグメ
モリ１２２のいずれかのエントリに保持されているアド
レスと一致するか否かを検索する。従って、比較回路１
４０はＮ組のアドレス比較器を有することになる。この
比較回路１４０において一致が検出されることを”ヒッ
トする”といい、逆に一致が検出されないことを”ミス
ヒットする”という。但し、バリッドメモリ１２３の対
応するエントリが”有効”を表示していない場合にはミ
スヒットとして扱われる。ヒットした場合には、制御回
路１１０がそれに対応するエントリのデータをデータメ
モリから読み出して入出力バス５００に転送する。
ドレスラッチ１３０に保持されたアドレスタグがタグメ
モリ１２２のいずれかのエントリに保持されているアド
レスと一致するか否かを検索する。従って、比較回路１
４０はＮ組のアドレス比較器を有することになる。この
比較回路１４０において一致が検出されることを”ヒッ
トする”といい、逆に一致が検出されないことを”ミス
ヒットする”という。但し、バリッドメモリ１２３の対
応するエントリが”有効”を表示していない場合にはミ
スヒットとして扱われる。ヒットした場合には、制御回
路１１０がそれに対応するエントリのデータをデータメ
モリから読み出して入出力バス５００に転送する。
【００２０】また、ブロック終了検出回路１５０は、ア
ドレスラッチ１３０のアドレスタグよりも下の２ビット
分が”１１”になっているか否かを判断する。”１１”
であれば６４バイトのブロックの中で最終の１６バイト
にアクセスしたことを意味する。制御回路１１０は、こ
れが”１１”であれば、当該ブロックを無効化すべくバ
リッドメモリ１２３の対応するエントリを”無効”にす
る。ブロック終了検出回路１５０は、例えば論理積回路
により実現することができる。
ドレスラッチ１３０のアドレスタグよりも下の２ビット
分が”１１”になっているか否かを判断する。”１１”
であれば６４バイトのブロックの中で最終の１６バイト
にアクセスしたことを意味する。制御回路１１０は、こ
れが”１１”であれば、当該ブロックを無効化すべくバ
リッドメモリ１２３の対応するエントリを”無効”にす
る。ブロック終了検出回路１５０は、例えば論理積回路
により実現することができる。
【００２１】また、ＤＭＡ終了検出回路１７０は、アド
レスラッチ１３０に保持されたアドレスが終了アドレス
メモリ１６０のいずれかのエントリに保持されているア
ドレスと一致するか否かを検出する。従って、比較回路
１４０はＮ組のアドレス比較器を有することになる。一
致した場合は、ＤＭＡ転送の最終アドレスであることを
意味する。一致が検出されると、制御回路１１０は該当
するブロックがデータメモリ１２１にあればそれを無効
化する。すなわち、比較回路１４０において一致が検出
されたエントリに対応するバリッドメモリ１２３のエン
トリを”無効”にする。
レスラッチ１３０に保持されたアドレスが終了アドレス
メモリ１６０のいずれかのエントリに保持されているア
ドレスと一致するか否かを検出する。従って、比較回路
１４０はＮ組のアドレス比較器を有することになる。一
致した場合は、ＤＭＡ転送の最終アドレスであることを
意味する。一致が検出されると、制御回路１１０は該当
するブロックがデータメモリ１２１にあればそれを無効
化する。すなわち、比較回路１４０において一致が検出
されたエントリに対応するバリッドメモリ１２３のエン
トリを”無効”にする。
【００２２】終了アドレスメモリ１６０のエントリ数
は、同時に登録されるＤＭＡ転送の数に相当する。終了
アドレスメモリ１６０のエントリ数は、データメモリの
エントリ数Ｎと一致している必要はない。ＤＭＡ終了検
出回路１７０に基づいて無効化する際には上述のように
タグメモリ１２２を使用するからである。
は、同時に登録されるＤＭＡ転送の数に相当する。終了
アドレスメモリ１６０のエントリ数は、データメモリの
エントリ数Ｎと一致している必要はない。ＤＭＡ終了検
出回路１７０に基づいて無効化する際には上述のように
タグメモリ１２２を使用するからである。
【００２３】終了アドレスメモリ１６０への登録はＤＭ
Ａ転送開始時に行われる。ＤＭＡ転送開始時には、処理
装置３００がＤＭＡ状態を確認する。ＤＭＡ実行可能で
ある場合、処理装置３００は、動作モード、転送開始メ
モリアドレス、転送データ量等を指定してＤＭＡ転送命
令を発行する。ここで、動作モードとは、当該ＤＭＡが
メモリ書込みであるか又はメモリ読出しであるかを示
す。また、ＤＭＡ状態とは、要求したＤＭＡが終了した
ことを示すＤＭＡ終了通知、及び、ＤＭＡが異常終了し
たことを示すＤＭＡ異常終了通知、ＤＭＡ要求が受付可
能であることを示すＤＭＡ動作許可通知からなる。
Ａ転送開始時に行われる。ＤＭＡ転送開始時には、処理
装置３００がＤＭＡ状態を確認する。ＤＭＡ実行可能で
ある場合、処理装置３００は、動作モード、転送開始メ
モリアドレス、転送データ量等を指定してＤＭＡ転送命
令を発行する。ここで、動作モードとは、当該ＤＭＡが
メモリ書込みであるか又はメモリ読出しであるかを示
す。また、ＤＭＡ状態とは、要求したＤＭＡが終了した
ことを示すＤＭＡ終了通知、及び、ＤＭＡが異常終了し
たことを示すＤＭＡ異常終了通知、ＤＭＡ要求が受付可
能であることを示すＤＭＡ動作許可通知からなる。
【００２４】制御回路１１０は、このＤＭＡ転送開始時
に指定される転送開始メモリアドレスと転送データ量と
を加算することにより転送終了メモリアドレスを算出し
て、終了アドレスメモリ１６０の空きエントリに登録す
る。空きエントリがない場合には、適当なエントリをリ
プレースして使用する。ここで、適当なエントリとは、
一般のキャッシュメモリと同様に、例えばＬＲＵアルゴ
リズム等により決定することができる。
に指定される転送開始メモリアドレスと転送データ量と
を加算することにより転送終了メモリアドレスを算出し
て、終了アドレスメモリ１６０の空きエントリに登録す
る。空きエントリがない場合には、適当なエントリをリ
プレースして使用する。ここで、適当なエントリとは、
一般のキャッシュメモリと同様に、例えばＬＲＵアルゴ
リズム等により決定することができる。
【００２５】図１を参照すると、ＤＭＡ装置６０１及び
６０２は、入出力バッファ装置１００を使用するか否か
を固定的に指定できる。例えば、ＤＭＡ装置６０１から
は入出力バッファ装置１００を常にバイパスして、記憶
装置４００に常に直接アクセスするように固定的に指定
しておくことができる。これは、デバイスの特性を考慮
して指定される。
６０２は、入出力バッファ装置１００を使用するか否か
を固定的に指定できる。例えば、ＤＭＡ装置６０１から
は入出力バッファ装置１００を常にバイパスして、記憶
装置４００に常に直接アクセスするように固定的に指定
しておくことができる。これは、デバイスの特性を考慮
して指定される。
【００２６】また、ＤＭＡ転送命令の発行の度に入出力
バッファ装置１００を使用するか否かを指定することが
できる。例えば、ＤＭＡ装置６０２へのＤＭＡ転送命令
であっても、ある命令では入出力バッファ装置１００を
使用し、他の命令では入出力バッファ装置１００を使用
しないように指定できる。これはＤＭＡ転送の転送量等
を考慮して指定される。
バッファ装置１００を使用するか否かを指定することが
できる。例えば、ＤＭＡ装置６０２へのＤＭＡ転送命令
であっても、ある命令では入出力バッファ装置１００を
使用し、他の命令では入出力バッファ装置１００を使用
しないように指定できる。これはＤＭＡ転送の転送量等
を考慮して指定される。
【００２７】ＤＭＡ装置６０１及び６０２は、制御回路
１１０への制御信号としてバッファ使用要求信号を有し
ており、入出力バッファ装置１００の使用の要否をこの
バッファ使用要求信号によって制御回路１１０へ伝え
る。
１１０への制御信号としてバッファ使用要求信号を有し
ており、入出力バッファ装置１００の使用の要否をこの
バッファ使用要求信号によって制御回路１１０へ伝え
る。
【００２８】次に本願発明の上記一実施例の入出力バッ
ファ装置１００の動作について図面を参照して詳細に説
明する。
ファ装置１００の動作について図面を参照して詳細に説
明する。
【００２９】図１及び図４を参照すると、処理装置３０
０からＤＭＡ転送命令が発行されると、制御回路１１０
は、ＤＭＡ転送開始時に指定される転送開始メモリアド
レスと転送データ量とから転送終了メモリアドレスを算
出して、終了アドレスメモリ１６０に登録する（ステッ
プＳ７０１）。
０からＤＭＡ転送命令が発行されると、制御回路１１０
は、ＤＭＡ転送開始時に指定される転送開始メモリアド
レスと転送データ量とから転送終了メモリアドレスを算
出して、終了アドレスメモリ１６０に登録する（ステッ
プＳ７０１）。
【００３０】このＤＭＡ転送がＤＭＡ装置６０１に対す
るものであれば、ＤＭＡ装置６０１は１６バイトを単位
としてデータの転送を行う。ここでは、ＤＭＡ装置６０
１が入出力バッファ装置１００を使用するために、バッ
ファ使用要求信号をアクティブにしているものとする。
るものであれば、ＤＭＡ装置６０１は１６バイトを単位
としてデータの転送を行う。ここでは、ＤＭＡ装置６０
１が入出力バッファ装置１００を使用するために、バッ
ファ使用要求信号をアクティブにしているものとする。
【００３１】ＤＭＡ装置６０１からのアクセスが入出力
バッファ装置１００でミスヒットすると（ステップＳ７
０２）、制御回路１１００は記憶回路４００にアクセス
して必要なデータを読み出す（ステップＳ７０３）。そ
して、１ラインに相当する６４バイト分のデータをデー
タメモリ１２１、タグメモリ１２２及びバリッドメモリ
１２３に登録するとともに（ステップＳ７０４）、ＤＭ
Ａ装置６０１から要求された１６バイト分のデータをＤ
ＭＡ装置６０１に返送する（ステップＳ７０５）。
バッファ装置１００でミスヒットすると（ステップＳ７
０２）、制御回路１１００は記憶回路４００にアクセス
して必要なデータを読み出す（ステップＳ７０３）。そ
して、１ラインに相当する６４バイト分のデータをデー
タメモリ１２１、タグメモリ１２２及びバリッドメモリ
１２３に登録するとともに（ステップＳ７０４）、ＤＭ
Ａ装置６０１から要求された１６バイト分のデータをＤ
ＭＡ装置６０１に返送する（ステップＳ７０５）。
【００３２】ＤＭＡ装置６０１からのアクセスが入出力
バッファ装置１００でヒットすると（ステップＳ７０
２）、制御回路１１０はＤＭＡ装置６０１から要求され
た１６バイト分のデータをＤＭＡ装置６０１に返送する
（ステップＳ７０６）。そして、ＤＭＡ終了検出回路１
７０がＤＭＡ転送の最終データであることを検出した場
合には（ステップＳ７０７）、対応するデータを無効化
する（ステップＳ７１０）。
バッファ装置１００でヒットすると（ステップＳ７０
２）、制御回路１１０はＤＭＡ装置６０１から要求され
た１６バイト分のデータをＤＭＡ装置６０１に返送する
（ステップＳ７０６）。そして、ＤＭＡ終了検出回路１
７０がＤＭＡ転送の最終データであることを検出した場
合には（ステップＳ７０７）、対応するデータを無効化
する（ステップＳ７１０）。
【００３３】また、ステップＳ７０７においてＤＭＡ転
送の最終データでなかった場合には、さらにブロック終
了検出回路１５０がブロックの最終データであるか否か
を調べ（ステップＳ７０８）、最終データであることを
検出した場合には対応するデータを無効化する（ステッ
プＳ７０９）。
送の最終データでなかった場合には、さらにブロック終
了検出回路１５０がブロックの最終データであるか否か
を調べ（ステップＳ７０８）、最終データであることを
検出した場合には対応するデータを無効化する（ステッ
プＳ７０９）。
【００３４】このように、本発明の一実施例である入出
力バッファ装置によれば、ＤＭＡ転送において、ブロッ
クの最終データである旨をブロック終了検出回路１５０
で検出することにより、制御回路１１０を通じて入出力
バッファ装置の当該ブロックを無効化するため、再び使
用する可能性の少ないブロックを入出力バッファ装置に
残さず、早期に解放することができる。また、ＤＭＡ転
送の最終データである旨をＤＭＡ終了検出回路１７０で
検出することにより、制御回路１１０を通じて入出力バ
ッファ装置の当該ブロックを無効化するため、ブロック
の最終データまでアクセスされない場合でもＤＭＡ転送
終了時に入出力バッファ装置を無効化することができ
る。
力バッファ装置によれば、ＤＭＡ転送において、ブロッ
クの最終データである旨をブロック終了検出回路１５０
で検出することにより、制御回路１１０を通じて入出力
バッファ装置の当該ブロックを無効化するため、再び使
用する可能性の少ないブロックを入出力バッファ装置に
残さず、早期に解放することができる。また、ＤＭＡ転
送の最終データである旨をＤＭＡ終了検出回路１７０で
検出することにより、制御回路１１０を通じて入出力バ
ッファ装置の当該ブロックを無効化するため、ブロック
の最終データまでアクセスされない場合でもＤＭＡ転送
終了時に入出力バッファ装置を無効化することができ
る。
【００３５】
【発明の効果】以上の説明で明らかなように、本発明に
よると、ＤＭＡ転送において、使用したブロック毎に無
効化していくため、再び使用する可能性の少ないブロッ
クを入出力バッファ装置に残さず、早期に解放すること
ができ、入出力バッファ装置の有効な利用を図ることが
できる。また、ブロックの最終データまでアクセスされ
ない場合でもＤＭＡ転送終了時に入出力バッファ装置を
無効化することができる。
よると、ＤＭＡ転送において、使用したブロック毎に無
効化していくため、再び使用する可能性の少ないブロッ
クを入出力バッファ装置に残さず、早期に解放すること
ができ、入出力バッファ装置の有効な利用を図ることが
できる。また、ブロックの最終データまでアクセスされ
ない場合でもＤＭＡ転送終了時に入出力バッファ装置を
無効化することができる。
【図１】本発明の入出力バッファ装置の一実施例の構成
を示すブロック図である。
を示すブロック図である。
【図２】本発明の一実施例におけるブロック管理のため
のアドレス割付けを説明するための図である。
のアドレス割付けを説明するための図である。
【図３】本発明の一実施例におけるアドレス比較のため
の回路を示す図である。
の回路を示す図である。
【図４】本発明の一実施例の入出力バッファ装置の動作
を表す図である。
を表す図である。
１００ 入出力バッファ装置 １１０ 制御回路 １２１ データメモリ １２２ タグメモリ １２３ バリッドメモリ １３０ アドレスラッチ １４０ 比較回路 １５０ ブロック終了検出回路 １６０ 終了アドレスメモリ １７０ ＤＭＡ終了検出回路 ２００ システムバス ３００ 処理装置 ４００ 記憶装置 ５００ 入出力バス ６０１，６０２ ＤＭＡ装置
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.6，ＤＢ名) G06F 13/28 310 G06F 12/08 310 G06F 13/12 330 G06F 13/38 310
Claims (5)
- 【請求項１】 記憶装置に接続する第１のバスと入出力
装置に接続する第２のバスとの間に接続される入出力バ
ッファ装置において、 前記記憶装置に格納されているデータの一部を保持して
前記入出力装置からの要求に応じてその保持しているデ
ータを提供するバッファメモリ手段と、 ダイレクトメモリアクセス転送の終了アドレスを保持す
る終了アドレスメモリ手段と、 この終了アドレスメモリ手段に保持されたアドレスで前
記バッファメモリ手段にアクセスされたことを検出する
第１の検出手段と、 この第１の検出手段によって最終アドレスにアクセスさ
れた旨を通知されるとそのアクセスされたブロックを無
効化する手段とを含むことを特徴とする入出力バッファ
装置 。 - 【請求項２】 前記バッファメモリの管理単位であるブ
ロックの最終要素にアクセスされたことを検出する第２
の検出手段と、 この第２の検出手段によって最終要素にアクセスされた
旨を通知されるとそのアクセスされたブロックを無効化
する手段とをさらに含むことを特徴とする請求項１記載
の入出力バッファ装置 。 - 【請求項３】 記憶装置に接続するシステムバスと入出
力装置に接続する入出力バスとの間に接続される入出力
バッファ装置において、 管理単位であるブロックをＮ個（Ｎは整数）有して前記
記憶装置に格納されているデータの一部を保持して前記
入出力装置からの要求に応じてその保持しているデータ
を提供するデータメモリ手段と、 このバッファメモリ手段に対応してＮ個のアドレスタグ
を有するタグメモリと、 与えられたアドレスのタグ部分と一致するアドレスタグ
を前記タグメモリから検出する比較回路と、 ダイレクトメモリアクセス転送の終了アドレスを保持す
る終了アドレスメモリと、 この終了アドレスメモリに保持されたアドレスで前記バ
ッファメモリ手段にア クセスされたことを検出するダイ
レクトメモリアクセス終了検出回路と、 このダイレクトメモリアクセス終了検出回路によってダ
イレクトメモリアクセス転送の最終アドレスにアクセス
された旨を通知されるとそのアクセスされたブロックを
無効化する第１の制御回路とを含むことを特徴とする入
出力バッファ装置 。 - 【請求項４】 前記比較回路により一致を検出した場合
に前記アドレスがブロックの最終要素に該当することを
検出するブロック最終検出回路と、 前記比較回路により一致を検出し、かつ、前記最終検出
回路により最終要素を検出した場合には前記ブロックを
無効化する第２の制御回路とを含むことを特徴とする請
求項３記載の入出力バッファ装置 。 - 【請求項５】 記憶装置に接続する第１のバスと入出力
装置に接続する第２のバスとの間に接続され、前記記憶
装置に格納されているデータの一部をブロックを管理単
位として保持して、前記入出力装置からの要求に応じて
その保持しているデータを提供するバッファメモリ手段
を含む入出力バッファ装置において、 前記入出力装置からのダイレクトメモリアクセス転送要
求に係るデータが前記バッファメモリ手段に保持されて
いるか否かを判断するステップと、 前記入出力装置からのダイレクトメモリアクセス転送要
求に係るデータが前記バッファメモリ手段に保持されて
いる場合に、当該データが当該ダイレクトメモリアクセ
ス転送の最終アドレスであれば当該ブロックを無効化す
るステップと、 前記入出力装置からのダイレクトメモリアクセス転送要
求に係るデータが前記バッファメモリ手段に保持されて
いる場合に、当該データが当該ブロックの最終要素であ
れば当該ブロックを無効化するステップと含むことを特
徴とする入出力バッファ装置の管理方法。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7318878A JP2976867B2 (ja) | 1995-12-07 | 1995-12-07 | 入出力バッファ装置及びその管理方法 |
| US08/761,751 US6078971A (en) | 1995-12-07 | 1996-12-05 | Input/output buffer and method for invalidating transferred data in direct memory access transfer |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7318878A JP2976867B2 (ja) | 1995-12-07 | 1995-12-07 | 入出力バッファ装置及びその管理方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH09160863A JPH09160863A (ja) | 1997-06-20 |
| JP2976867B2 true JP2976867B2 (ja) | 1999-11-10 |
Family
ID=18103977
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7318878A Expired - Lifetime JP2976867B2 (ja) | 1995-12-07 | 1995-12-07 | 入出力バッファ装置及びその管理方法 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US6078971A (ja) |
| JP (1) | JP2976867B2 (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6754732B1 (en) | 2001-08-03 | 2004-06-22 | Intervoice Limited Partnership | System and method for efficient data transfer management |
| US7062610B2 (en) * | 2002-09-30 | 2006-06-13 | Advanced Micro Devices, Inc. | Method and apparatus for reducing overhead in a data processing system with a cache |
| JP5057360B2 (ja) * | 2006-08-08 | 2012-10-24 | ルネサスエレクトロニクス株式会社 | 半導体装置、データ処理装置、及び記憶装置へのアクセス方法 |
| US8367460B2 (en) | 2010-06-22 | 2013-02-05 | Micron Technology, Inc. | Horizontally oriented and vertically stacked memory cells |
Family Cites Families (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5109501A (en) * | 1986-10-13 | 1992-04-28 | Matsushita Electric Industrial Co., Ltd. | Data transfer apparatus having a transferable data counter |
| DE3786147T2 (de) * | 1986-11-19 | 1994-01-20 | Pioneer Electronic Corp | Verfahren zum Aufzeichnen von synchronisierter Audio- und Videoinformation. |
| JPH01293431A (ja) * | 1988-05-23 | 1989-11-27 | Toshiba Corp | メモリアクセス方式 |
| JPH02110646A (ja) * | 1988-10-20 | 1990-04-23 | Hitachi Ltd | メモリの先行読出し装置 |
| JPH02112039A (ja) * | 1988-10-21 | 1990-04-24 | Nec Corp | バッファ記憶装置 |
| FR2657203B1 (fr) * | 1990-01-15 | 1992-04-10 | France Etat | Procede de compression de donnees. |
| US5247648A (en) * | 1990-04-12 | 1993-09-21 | Sun Microsystems, Inc. | Maintaining data coherency between a central cache, an I/O cache and a memory |
| JPH06332664A (ja) * | 1993-03-23 | 1994-12-02 | Toshiba Corp | 表示制御システム |
| JP3050047B2 (ja) * | 1994-06-24 | 2000-06-05 | 日本ビクター株式会社 | 動画像符号化装置及び動画像符号化方法 |
-
1995
- 1995-12-07 JP JP7318878A patent/JP2976867B2/ja not_active Expired - Lifetime
-
1996
- 1996-12-05 US US08/761,751 patent/US6078971A/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| US6078971A (en) | 2000-06-20 |
| JPH09160863A (ja) | 1997-06-20 |
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| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 19990810 |