JP2002073415A - 遅延無効化コンピュータキャッシュシステム - Google Patents

遅延無効化コンピュータキャッシュシステム

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  • General Physics & Mathematics (AREA)
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Abstract

(57)【要約】 【目的】複数レベルのキャッシュのコヒーレンシーを維
持するに当たってのオーバーヘッドを低減する。 【構成・作用】下位側のキャッシュＬ３が上位側のキャ
ッシュＬ１，Ｌ２ラインを無効化することが必要になっ
たとき、そのラインアドレスを一時的にリストやスタッ
クにセーブし、上位側のキャッシュがアイドル状態にな
ったとき、無効化の動作を始める。これにより、キャッ
シュ無効化を行うに当たってのキャッシュへのアクセス
の遅延を防ぐ。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は一般にコンピュータ
システムに関し、特にキャッシュメモリシステムにおけ
るコヒーレンシープロトコル及び包含(inclusion)に関
する。
【０００２】
【従来技術及びその問題点】大部分のコンピュータシス
テムは、多重レベル階層のメモリシステムを採用してい
る。階層の最上位レベル（プロセッサに最も近いレベ
ル）では、比較的高速かつ高価であり容量が限られたメ
モリを備え、階層の最下位レベル（典型的には相対的に
プロセッサから遠いレベル）では、比較的低速かつ廉価
な大容量のメモリを備えている。この階層は典型的に
は、高速化するために、プロセッサ集積回路内に物理的
に一体化されるか、あるいは物理的にプロセッサの近く
に搭載されるキャッシュと呼ばれる小容量の高速メモリ
を有している。別個の命令キャッシュとデータキャッシ
ュを設けることもある。また、キャッシュを多重レベル
としたものも存在する。
【０００３】キャッシュとその次の下位レベルのメモリ
階層との間で転送することが可能な最小記憶量は、ライ
ン、ブロック、またはページと呼ばれる。本明細書では
「ライン」という用語を用いるが、本発明はブロックま
たはページを用いたシステムにも等しく適用可能であ
る。
【０００４】大部分の多重レベルキャッシュでは、各キ
ャッシュレベルが、階層中で上位側にあるレベル（プロ
セッサに近い側のレベル）のあらゆるキャッシュ内にあ
る記憶のあらゆるラインのコピーを有する。この特性は
包含と呼ばれる。例えば、包含２レベルキャッシュシス
テムでは、一次キャッシュ内のあらゆるエントリは、二
次キャッシュ内にも存在する。典型的には、上位レベル
のキャッシュからあるラインが追い出された場合、その
ラインは下位レベルのキャッシュ内に残留することが可
能である。逆に、下位レベルのキャッシュからあるライ
ンが追い出された場合には、コヒーレンシーを保つため
に、下位レベルのキャッシュは後退無効化（back-inval
idate）トランザクションと呼ばれるバストランザクシ
ョンを発行して、上位側のレベルのキャッシュ階層か
ら、追い出されたラインのあらゆるコピーをフラッシュ
(flush)、つまり消去しなければならない。各後退無効
化命令により、階層内の上位側のレベルのあらゆるキャ
ッシュがアドレスに対応する項目のコピーを無効化する
と共に、そのような項目が修正されている場合には、項
目の修正されたコピーを下位側のレベルのキャッシュに
提供する。上述の後退無効化トランザクションは頻繁に
発生し、全体的な性能に多大な影響を与える。これは、
キャッシュ間でのバスの使用が増大し、またバス監視
（スヌープ）トラフィックが増大するからである。
【０００５】多くのコンピュータシステムは、多重レベ
ルのキャッシュを各々有する複数のプロセッサを採用し
ている。すべてのプロセッサ及びキャッシュは共通のメ
インメモリを共有することがある。ある特定のライン
は、共有メモリと複数のプロセッサのキャッシュ階層と
に同時に存在し得る。キャッシュ中のラインのコピーは
全て同一でなければならない。この特性をコヒーレンシ
ーという。共有メモリ中のラインのコピーは「古い(sta
le)」（更新されていない）可能性がある。何れかのプ
ロセッサがラインの内容を変更した場合には、変更され
たコピーのみが有効となり、それ以外のコピーはすべて
更新されるかまたは無効化されなければならない。複数
のプロセッサ間でのコヒーレンシーを維持するプロトコ
ルはキャッシュコヒーレンスプロトコルと呼ばれる。い
くつかのプロトコルでは、物理メモリのラインの状態を
ディレクトリと呼ばれる１つのロケーションに維持す
る。別のあるプロトコルでは、物理メモリのラインのコ
ピーを有するあらゆるキャッシュがそのラインの共有状
態のコピーを有する。状態が中央管理されていない場合
には、すべてのキャッシュモニタは、共有バスを監視つ
まり「スヌープ」して、バス上で要求されたラインのコ
ピーを自分が持っているな否かを判定する。本明細書は
あらゆる多重レベルキャッシュシステムに関するもので
あるが、特に、各プロセッサが階層構造のキャッシュを
有するマルチプロセッサシステムであって、スヌープベ
ースのシステム（スヌープ動作を行うシステム）であ
り、そのキャッシュのすべてがメインメモリを共有す
る、マルチプロセッサシステムに関するものである。
【０００６】スヌープベースのシステムでは、キャッシ
ュシステムはバス上のトランザクションを監視する。ト
ランザクションのうちのあるものは、項目がキャッシュ
システムの上位側のレベルから追い出されたことを示
す。しかし、別のトランザクションでは、項目がキャッ
シュシステムの上位側のレベルから追い出されたことを
「暗示」するだけで、下位側のキャッシュはその項目が
上位側のレベルでまだ保持されていないかどうかが完全
に確実には分からないものがある。例えば、システムに
よっては、キャッシュ階層の上位レベルでは包含を実施
しないものがある。システムが上位キャッシュレベルで
包含を行っていない場合、第３レベルのキャッシュは、
項目が第２レベルのキャッシュから追い出されたが、そ
の項目のコピーが第１レベルのキャッシュに存在してい
るか否かは分からない、という事態に直面するかもしれ
ない。１つの考えられる解決策は、下位レベルのキャッ
シュが（不必要かもしれない）後退無効化トランザクシ
ョンを即座に発行するというものである。後退無効化ト
ランザクションは他のバスのアクティビティを中断する
ことがあるので、このトランザクションはパフォーマン
スを劣化させることがある。別の考えられる解決策は、
下位レベルのキャッシュが暗示を無視するというもので
ある。別のキャッシュが後にそのラインを要求すると、
下位レベルキャッシュが、この後の要求の際に直ちに後
退無効化トランザクションを発行するというものである
が、これは後の要求に対して遅延時間を増加させる。即
座に無効化トランザクションを要求することなしで、無
効化の必要性を検出することができるコンピュータキャ
ッシュシステムが必要とされている。
【０００７】
【概要】下位レベルのキャッシュが無効化する必要があ
るかもしれないアドレスを記憶し、バスがアイドル状態
になるのを待って、後退無効化トランザクションを発行
する。項目が上位キャッシュレベルで無効化されたこと
を下位レベルで確実に分かる場合、パフォーマンスを向
上する機会が存在する。下位キャッシュはその項目をあ
る状態（変更済みだが未キャッシュされていない、また
はＭｕと呼ぶ）にする。Ｍｕ状態にある項目は、その項
目が下位レベルキャッシュから追い出されたときに後退
無効化トランザクションは必要ない。これは、いくつか
の後退無効化トランザクションの必要性をなくすこと
で、パフォーマンスを向上させる。したがって、項目が
上位レベルから追い出されたか否かを知ることは、パフ
ォーマンスの向上に当たって有用であるが、必要なこと
ではない。本発明によれば、下位レベルキャッシュは、
キャッシュ階層の１つの上位レベルから最近追い出され
たが、他のいずれの上位レベルキャッシュももはや保持
していないとは完全に確実には分からない項目のアドレ
スを含むリストまたはスタックを備える。アイドルバス
サイクル中、下位レベルキャッシュは、リスト内のアド
レスに対して後退無効化トランザクションを発行し、他
のバスアクティビティを中断せずに対応する項目をＭｕ
状態にできるようにする。後退無効化コマンドを完了す
ると、アドレスがリストから除去される。リストまたは
スタックが溢れるつまり満杯になることも許容される。
すなわち、リストが満杯になったら、それ以降のエント
リを拒絶しても、または新たなエントリを古いエントリ
と置換してもよい。その唯一の影響は、下位レベルキャ
ッシュにおけるいくつかの項目がＭｕ状態にならず、後
に後退無効化コマンドを不適当なときに発行しなければ
ならないことである。このようにして得られるキャッシ
ュシステムは、あるレベルで追い出された項目がキャッ
シュ階層内の上位レベルになお保持されているか否かに
ついて完全な確実性を必要とせずに、Ｍｕ状態を利用す
ることができる。
【０００８】
【発明の実施の形態】図１は、本発明を適用するのに適
したキャッシュ階層を有するコンピュータシステムの一
例を示す。図１のシステムは、２つのプロセッサ（１０
０、１０２）を備える。第１のプロセッサ（１００）は
２レベルの内部キャッシュ（１０４、１０６）及び外部
キャッシュ１１４を有する。第２のプロセッサ１０２は
２レベルの内部キャッシュ（１０８、１１０）及び外部
キャッシュ１１６を有する。２つのプロセッサは外部シ
ステムメモリ１１８を共有する。内部及び外部キャッシ
ュの変形、及びバス構成の変形を伴う、本発明を適用す
るのに適したコンピュータシステムの変形が多く存在す
る。本発明は多重レベルのキャッシュメモリを有するあ
らゆるシステムに適用可能である。コンピュータシステ
ムによっては、下位レベルキャッシュの代わりにディレ
クトリを使用するものもある。ディレクトリは、共有シ
ステムメモリすべてについてのタグの集合である。本発
明の目的において、ディレクトリはキャッシュ（極めて
大規模になり得る）であり、本発明はディレクトリにも
等しく適用可能である。図１を具体的に参照すると、下
位レベルキャッシュ１１４はリスト（またはスタック）
１２０を含み、下位レベルキャッシュ１１６はリスト
（またはスタック）１２２を含む。これらについてはよ
り詳細に後述する。
【０００９】図２は、本発明を適用するのに適したキャ
ッシュコヒーレンシープロトコルの一例を示す。図２に
おいて、いくつかの状態遷移線を図１のキャッシュ１１
４及び１１６と一致するＬ３キャッシュに関するアクシ
ョンであるとラベル付けされている。しかし、このプロ
トコルは、プロセッサに隣接する最高レベルを除き、任
意のレベルのキャッシュに適用可能である。図２は、キ
ャッシュ内の各ライン毎に５つの考えられ得る状態を示
す。ラインがキャッシュ内に置かれる前は、すべてのエ
ントリが「無効(Invalid)」（２０６）と呼ばれるデフ
ォルト状態にある。キャッシュされていない物理ライン
がキャッシュ中に置かれると、キャッシュ中のエントリ
の状態が無効から「排他(Exclusive)」（２０２）に変
わる。「排他」という用語は、ちょうど１つのキャッシ
ュ階層が当該ラインのコピーを有することを意味する。
第１のプロセッサのキャッシュ階層でラインが排他状態
にあり、第２のプロセッサがそれと同じラインを要求し
た場合、そのラインは２つのキャッシュ階層中にコピー
を持ち、各キャッシュのエントリの状態は「共有(Share
d)」（２０４）に設定される。キャッシュ内でラインが
変更された場合には、共有メモリ中の同じラインを直ち
に変更することができる（これはライトスルーと呼ばれ
る）。このようにする代わりに、キャッシュ中の変更さ
れたラインが無効化または置換された場合にのみ、キャ
ッシュが、変更されたラインを共有メモリに書き込んで
もよい（これはライトバックと呼ばれる）。図２は、キ
ャッシュがライトバックキャッシュであることを想定し
たものであり、したがって、キャッシュ中のラインが変
更された場合には、キャッシュ中のエントリの状態は
「変更(Modified)」（２００）に変更される。これらの
４つの状態を使用するプロトコルは、これらの状態の各
々の頭文字を表すＭＥＳＩプロトコルと呼ばれることも
ある。
【００１０】図２におけるプロトコルは、本発明に特に
関連する５番目の状態（変更されているがキャッシュさ
れていない、つまりＭｕ）（２０８）を有する。「キャ
ッシュされていない」という用語は、項目が階層中の上
位レベルにキャッシュされていないことを意味する。あ
るラインがＭｕ状態にあり、そのラインが追い出された
場合、後退無効化トランザクションは生成されない。例
えば、図１のシステムにおいて、キャッシュ１１４内の
あるラインがＭｕ状態であり、そのラインがキャッシュ
１０６から追い出された場合、キャッシュ１１４はキャ
ッシュ１０４からラインを追い出すためのトランザクシ
ョンを発行する必要がない。これは、キャッシュ１０
４、１０６、１００８、及び１１０がそのラインのコピ
ーを有していないことが分かっているからである。
【００１１】図２に示すプロトコルにおいて、下位レベ
ルキャッシュが同一階層内の上位レベルキャッシュから
のライトバックトランザクションを検出すると、上位レ
ベルキャッシュから追い出されたラインの状態が、下位
レベルキャッシュにおいてＭ（２００）からＭｕ（２０
８）に変わる。例えば、図１において、プロセッサ０
（１００）のキャッシュＬ２（１０６）があるラインを
追い出したと想定する。するとＬ２は、下位レベルのキ
ャッシュ（Ｌ３）（１１４）または共有メモリ（１１
８）に対するライトバックを行う。キャッシュＬ３（１
１４）はライトバックトランザクション及びそれに対応
するタグまたはアドレスを検出し、Ｌ３（１１４）中の
対応するエントリの状態をＭｕ（図２、２０８）に切り
替える。Ｍｕ（２０８）状態を有するラインが読み出さ
れると、その状態はＭ（２００）に切り替えられる。例
えば、図１において、キャッシュ１１４内のラインが状
態Ｍｕ（２０８）にあり、プロセッサ０（１００）がそ
のラインを読み出すと、キャッシュ１１４内のそのライ
ンの状態はＭ（２００）に切り替えられる。
【００１２】図２のシステムにおいて、下位側のレベル
のキャッシュは、ライトバックトランザクションを使用
して、変更されたラインが上位レベルのキャッシュから
追い出された時点を知る。システムが、上位レベルのキ
ャッシュからクリーン（変更されていない）ラインが追
い出されたことを示すトランザクションやその他のヒン
ト（例えば追い出しが行われたという明示的なヒントや
クリーン追い出しトランザクション）を提供する場合に
は、共有されているがキャッシュされていない状態（Sh
ared-uncached、Ｓｕ）、及び排他的だがキャッシュさ
れていない状態（Exclusive-uncached、Ｅｕ）を表す更
に別の状態を追加することができる。適切なヒントが与
えられる場合、本発明はＳｕ及びＥｕ状態にも同じよう
に適用できる。
【００１３】図２に示すキャッシュコヒーレンシープロ
トコルで追加されているＭｕ状態（２０８）は、周知の
ＭＥＳＩプロトコルを凌ぐパフォーマンスの向上を提供
する。これは、ラインがキャッシュの上位レベルからす
でに追い出されていることが確実に分かる場合に、後退
無効化トランザクションの数を減らすからである。しか
し、上述したように、トランザクションによっては、ラ
インがキャッシュの上位レベルから追い出されたが、そ
のラインが実際にはどこかのレベルに保持されていると
いう例外があることを「暗示」するものがある。こうい
ったトランザクションは、次のようなジレンマを生じさ
せる。このようなラインをＭｕ状態にすることができる
ならば下位レベルのキャッシュから追い出されたときに
は後退無効化トランザクションは必要ないが、そのライ
ンをＭｕ状態にすることができることを確認するには後
退無効化トランザクションが必要である、ということで
ある。本発明による解決策は、バスがアイドルになるま
で後退無効化トランザクションを遅らせることである。
図１において、下位レベルキャッシュ１１４はリスト、
スタック、または他の記憶装置１２０を備え、下位レベ
ルキャッシュ１１６はリスト、スタック、または他の記
憶装置１２２を備える。ラインが上位レベルキャッシュ
（１０４、１０６、１０８、１１０）から追い出された
かもしれないことを暗示するバス（１１２、１１３）上
のトランザクションを下位レベルキャッシュ（１１４、
１１６）が検出すると、下位レベルキャッシュはそのラ
インのアドレスをリスト（１２０、１２２）に入れる。
下位レベルキャッシュは、バス（１１２、１１３）上の
アクティビティを監視し、バスがアイドルになると、リ
スト（１２０、１２２）からアドレスを選択し、そのア
ドレスに対して後退無効化トランザクションを開始す
る。次いでそのアドレスをリスト（１２０、１２２）か
ら除去し、下位レベルキャッシュにおけるアドレスの状
態をＭｕに変更する。無効化すべきアドレスのための記
憶装置を追加することで、システムは、キャッシュの上
位レベルでの包含が確実に行われることを必要とせず
に、Ｍｕ状態の利益を享受できる。
【００１４】上述のリストは、先入れ先出しバッファ、
プッシュダウン式後入れ先出しスタック、またはランダ
ムアクセスメモリ中の単純なリストとして実現すること
ができる。リスト中のアドレスがその中での配置と同じ
順序で検索されるか否かは問題ではない。リストが満杯
つまりオーバーフローしているどうかは問題ではない。
すなわち、リストが満杯になると、新しいエントリによ
り先のエントリを追い出すか、または新しいエントリを
拒絶することができる。満杯つまりオーバーフローの唯
一の影響としては、下位レベルキャッシュ内のいくつか
の項目が変更済みまたは共有状態に留まり、Ｍｕ状態に
ならず、その結果、後で後退無効化コマンドを不適切な
ときに発行する必要があるかもしれないということであ
る。
【００１５】図３Ａ及び図３Ｂは、本発明による方法を
示すフローチャートである。以下にこれらのフローチャ
ート中の各ブロックの動作を示す。 ３００：追い出しヒントが検出されたか？ ３０２：アドレスをリストに保存する ３０４：バスはアイドル状態か？ ３０６：リストは空か？ ３０８：リストの項目について後退無効化トランザクシ
ョンを開始する ３１０：無効化の完了時にアドレスをリストから除去す
る ３１２：無効化の完了時に状態をＭｕに変更する 図３Ａにおいて、ステップ３００で、ラインが明らかに
上位レベルキャッシュから追い出されたか否かを下位レ
ベルキャッシュが検出する。追い出しが検出されると、
ステップ３０２において、追い出されたラインのアドレ
スがリストまたはスタックに配置される。ステップ３０
０及びステップ３０２は、アイドル状態が検出されるま
で、何度でも繰り返すことができる。
【００１６】図３Ｂにおいて、ステップ３０４で、下位
レベルキャッシュは、バスがアイドル状態か否かを検出
する。バスがアイドルであり、かつリストが空ではない
場合（ステップ３０６）、ステップ３０８において、下
位レベルキャッシュがリスト中のアドレスに対して後退
無効化トランザクションを開始する。ステップ３１０に
おいて、後退無効化トランザクションを完了した上で、
下位レベルキャッシュはリストから前述のラインを除去
する。ステップ３１２において、後退無効化トランザク
ションが完了した上で、下位レベルキャッシュがアドレ
スの状態を変更済み未キャッシュ（Ｍｕ）状態（上位レ
ベルキャッシュにはキャッシュされていない）に変更す
る。
【００１７】以下に本発明の実施態様の例を列挙する。
【００１８】〔実施態様１〕以下の(a)から(c)を設けた
キャッシュシステム： (a) 第１のキャッシュ（１０４、１０６、１０８、１１
０）； (b) 前記第１のキャッシュ（１０４、１０６、１０８、
１１０）に対してキャッシュ階層内でより下位のレベル
にある第２のキャッシュ（１１４、１１６）； (c) 前記第２のキャッシュ（１１４、１１６）に関連
し、前記第１のキャッシュ（１０４、１０６、１０８、
１１０）から追い出された項目のアドレスを含むメモリ
（１２０、１２２）。
【００１９】〔実施態様２〕以下のステップ(a)から(d)
を設け、データ記憶システムのコヒーレンシーを保つた
めの方法： (a) エントリが上位レベルのキャッシュから追い出され
たことを、第２のキャッシュ（１１４、１１６）により
検出する（３００）； (b) 前記上位レベルのキャッシュから追い出されたエン
トリのアドレスを、前記第２のキャッシュ（１１４、１
１６）により記憶する（３０２）； (c) バス（１１２、１１３）がアイドルであることを、
前記第２のキャッシュ（１１４、１１６）により検出す
る（３０４）； (d) 前記上位レベルのキャッシュに前記アドレスを無効
化するように命令するトランザクションを、前記第２の
キャッシュ（１１４、１１６）により開始する（３０
８）。
【００２０】〔実施態様３〕前記トランザクションを開
始した後、前記第２のキャッシュ（１１４、１１６）に
より、前記アドレスを記憶装置から除去するステップ
（３１０）を設けたことを特徴とする実施態様２記載の
方法。
【００２１】〔実施態様４〕前記トランザクションを開
始した後に、前記第２のキャッシュ（１１４、１１６）
により、前記アドレスに対応する前記第２のキャッシュ
（１１４、１１６）内のエントリの第１の状態（２０
０、２０２）を、上位レベルのキャッシュにキャッシュ
されていないエントリを示す第２の状態（２０８）に切
り替えるステップ（３１２）を設けたことを特徴とする
実施態様２記載の方法。
【００２２】本発明の以上の説明は、本発明の例示及び
例示を目的として提示したものである。これをもって本
発明を網羅したものとすること、または本開示の厳密な
形態に本発明を限定することは意図しておらず、上記教
示に照らして他の変形例及び修正例を実施することがで
きる。上記実施形態は、本発明の原理及びその実際の用
途を最も良好に説明するために選択し説明したものであ
り、これにより、当業者が、意図する特定の用途に適し
た様々な実施形態及び変形形態で本発明を最良に利用す
ることが可能となるようにしたものである。特許請求の
範囲は、従来技術により制限されない限り本発明の他の
代替実施形態も含むものであると解釈されるべきことが
意図される。
【図面の簡単な説明】
【図１】本発明によるリストを含むコンピュータシステ
ム例のブロック図である。
【図２】本発明を適用するのに適したキャッシュコヒー
レンシープロトコルの状態図である。
【図３Ａ】本発明による方法のフローチャートである。
【図３Ｂ】本発明による方法のフローチャートである。
【符号の説明】
１０４、１０６、１０８、１１０：第１のキャッシュ １１４、１１６：第２のキャッシュ １２０、１２２：メモリ ２００、２０２：第１の状態 ２０８：第２の状態 ３００：エントリを検出するステップ ３０２：アドレスを記憶するステップ ３０４：バスがアイドルであることを検出するステップ ３０８：トランザクションを開始するステップ ３１０：アドレスを記憶装置から除去するステップ ３１２：状態を切り替えるステップ
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｇ０６Ｆ 15/16 ６４５ Ｇ０６Ｆ 15/16 ６４５ 15/177 ６８２ 15/177 ６８２Ｊ (72)発明者 ラス・ダブリュー・ヘレル アメリカ合衆国コロラド州フォートコリン ズ リッジウッド・コート 417 Ｆターム(参考） 5B005 JJ01 KK14 MM05 MM25 NN45 PP05 PP21 PP26 UU32 5B045 DD12

Claims (4)

    【特許請求の範囲】
  1. 【請求項１】以下の(a)から(c)を設けたキャッシュシス
    テム： (a) 第１のキャッシュ（１０４、１０６、１０８、１１
    ０）； (b) 前記第１のキャッシュ（１０４、１０６、１０８、
    １１０）に対してキャッシュ階層内でより下位のレベル
    にある第２のキャッシュ（１１４、１１６）； (c) 前記第２のキャッシュ（１１４、１１６）に関連
    し、前記第１のキャッシュ（１０４、１０６、１０８、
    １１０）から追い出された項目のアドレスを含むメモリ
    （１２０、１２２）。
  2. 【請求項２】以下のステップ(a)から(d)を設け、データ
    記憶システムのコヒーレンシーを保つための方法： (a) エントリが上位レベルのキャッシュから追い出され
    たことを、第２のキャッシュ（１１４、１１６）により
    検出する（３００）； (b) 前記上位レベルのキャッシュから追い出されたエン
    トリのアドレスを、前記第２のキャッシュ（１１４、１
    １６）により記憶する（３０２）； (c) バス（１１２、１１３）がアイドルであることを、
    前記第２のキャッシュ（１１４、１１６）により検出す
    る（３０４）； (d) 前記上位レベルのキャッシュに前記アドレスを無効
    化するように命令するトランザクションを、前記第２の
    キャッシュ（１１４、１１６）により開始する（３０
    ８）。
  3. 【請求項３】前記トランザクションを開始した後、前記
    第２のキャッシュ（１１４、１１６）により、前記アド
    レスを記憶装置から除去するステップ（３１０）を設け
    たことを特徴とする請求項２記載の方法。
  4. 【請求項４】前記トランザクションを開始した後に、前
    記第２のキャッシュ（１１４、１１６）により、前記ア
    ドレスに対応する前記第２のキャッシュ（１１４、１１
    ６）内のエントリの第１の状態（２００、２０２）を、
    上位レベルのキャッシュにキャッシュされていないエン
    トリを示す第２の状態（２０８）に切り替えるステップ
    （３１２）を設けたことを特徴とする請求項２記載の方
    法。
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