JPS5841479A - 主記憶装置 - Google Patents
主記憶装置Info
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- JPS5841479A JPS5841479A JP56140498A JP14049881A JPS5841479A JP S5841479 A JPS5841479 A JP S5841479A JP 56140498 A JP56140498 A JP 56140498A JP 14049881 A JP14049881 A JP 14049881A JP S5841479 A JPS5841479 A JP S5841479A
- Authority
- JP
- Japan
- Prior art keywords
- memory
- speed
- access
- low
- area
- Prior art date
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- Pending
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-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F12/00—Accessing, addressing or allocating within memory systems or architectures
- G06F12/02—Addressing or allocation; Relocation
- G06F12/08—Addressing or allocation; Relocation in hierarchically structured memory systems, e.g. virtual memory systems
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Memory System (AREA)
- Memory System Of A Hierarchy Structure (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は、主記憶装置、４１に、相異るアクセス性能を
持つメモリ素子から構成された二つのメモリ領域をもつ
主記憶装置に関する。
持つメモリ素子から構成された二つのメモリ領域をもつ
主記憶装置に関する。
従来の主記憶装置は、複数のモジエールで構成されるア
クセスメモリと、処理装置から供給されるメモリモジュ
ールアドレスおよびモジュール内アドレスからなるアド
レスにより前記アクセスメモリをアクセスするメモリア
クセス制御回路とを含んで構成される。
クセスメモリと、処理装置から供給されるメモリモジュ
ールアドレスおよびモジュール内アドレスからなるアド
レスにより前記アクセスメモリをアクセスするメモリア
クセス制御回路とを含んで構成される。
すなわち従来の主記憶装置は低速のアクセスメモリを用
いて構成されているため、アクセスタイムは常に一定で
あシ、総合アクセスタイムを向上することができなかっ
た。
いて構成されているため、アクセスタイムは常に一定で
あシ、総合アクセスタイムを向上することができなかっ
た。
すなわち、従来の主記憶装置は、総合アクセスタイムを
減少できないという欠点があった。
減少できないという欠点があった。
本発明の目的は総合アクセスタイムを減少できる主記憶
装！１１１１に提供することにある。
装！１１１１に提供することにある。
すなわち、本発明の目的は近年高速アクセスタイムラ持
つ大容量のスタッティクメモリ素子が安価に提供されて
いることに注目し、かつ、主記憶装置と処理装置内で置
かれることが中、高速計算機においては常套手段となっ
ている所の高速緩衝記憶装置がシステムの多重化に伴っ
て年々制御を複雑化させている状態に注目し、主記憶装
置内に、大容量のスタッティックメモリｔ−堆込み低速
で動くダイナミックメモリ素子と併用することにより、
あるアドレス領域については、高速緩衝記憶装置と同じ
く、あるいはそれ以上に高速に応答できる高速メモリ領
域全アクセスするようにし、あるアドレス領域について
は低速メモリ領域を独立にアクセスするようにして、メ
モリスルーブツトの向上とアクセスタイムの一部高速化
を計ることにより、高速緩衝記憶装置の縮少、或いは排
除を行なうことができる主記憶装置を提供することにあ
る。
つ大容量のスタッティクメモリ素子が安価に提供されて
いることに注目し、かつ、主記憶装置と処理装置内で置
かれることが中、高速計算機においては常套手段となっ
ている所の高速緩衝記憶装置がシステムの多重化に伴っ
て年々制御を複雑化させている状態に注目し、主記憶装
置内に、大容量のスタッティックメモリｔ−堆込み低速
で動くダイナミックメモリ素子と併用することにより、
あるアドレス領域については、高速緩衝記憶装置と同じ
く、あるいはそれ以上に高速に応答できる高速メモリ領
域全アクセスするようにし、あるアドレス領域について
は低速メモリ領域を独立にアクセスするようにして、メ
モリスルーブツトの向上とアクセスタイムの一部高速化
を計ることにより、高速緩衝記憶装置の縮少、或いは排
除を行なうことができる主記憶装置を提供することにあ
る。
本発明の主記憶装置は、複数のモジュールで構成される
低速アクセスメモリと、複数のモジュールで構成される
高速アクセスメモリと、前記モジュールごとに記憶され
た領域切換信号およびメモリモジュール番号が処理装置
から供給されるメモリモジュールアドレスにしたがって
読み出される変換テーブルと、供給された前記領域切換
信号が低速メモリ領域への切換を示しているときに前記
メモリモジュール番号と前記処理装置から供給されるモ
ジュール内アドレスとにしたがって前記低速アクセスメ
モリ管アクセスするための低速メモリアクセス制御回路
と、供給された前記領域切換信号が高速メモリ領域への
切換管示しているときに前記メモリモジュール番号と前
記モジュール内アドレスとにしたがりて前記高速アクセ
スメモリをアクセスするための高速メモリアクセス制御
回路とを含んで構成される。
低速アクセスメモリと、複数のモジュールで構成される
高速アクセスメモリと、前記モジュールごとに記憶され
た領域切換信号およびメモリモジュール番号が処理装置
から供給されるメモリモジュールアドレスにしたがって
読み出される変換テーブルと、供給された前記領域切換
信号が低速メモリ領域への切換を示しているときに前記
メモリモジュール番号と前記処理装置から供給されるモ
ジュール内アドレスとにしたがって前記低速アクセスメ
モリ管アクセスするための低速メモリアクセス制御回路
と、供給された前記領域切換信号が高速メモリ領域への
切換管示しているときに前記メモリモジュール番号と前
記モジュール内アドレスとにしたがりて前記高速アクセ
スメモリをアクセスするための高速メモリアクセス制御
回路とを含んで構成される。
す表わち、本発明の主記憶装置は、主記憶装置内の記憶
領域が高速アクセスタイム金持つ素子から構成される高
速記憶領域と低速アクセスタイムを持つ素子から構成さ
れる低速記憶領域が構成され、各々の記憶領域は高速メ
モリアクセス制御回路および低速メモリアクセス制御回
路により専用に１１Ｊ＠され、各々の記憶領域は独立に
アクセスすることが可能である前記制御回路を具備し、
処理装置から転送された主記憶アクセスアドレスをいず
れの領域にアクセスするかｔ決定する高速領域、低速領
域アクセス切換えテーブルを具備し、かつ、各々の領域
内のどのメモリモジュール會アクセスするかを決定する
メモリモジュール変換テーブルを具備して構成され°る
。
領域が高速アクセスタイム金持つ素子から構成される高
速記憶領域と低速アクセスタイムを持つ素子から構成さ
れる低速記憶領域が構成され、各々の記憶領域は高速メ
モリアクセス制御回路および低速メモリアクセス制御回
路により専用に１１Ｊ＠され、各々の記憶領域は独立に
アクセスすることが可能である前記制御回路を具備し、
処理装置から転送された主記憶アクセスアドレスをいず
れの領域にアクセスするかｔ決定する高速領域、低速領
域アクセス切換えテーブルを具備し、かつ、各々の領域
内のどのメモリモジュール會アクセスするかを決定する
メモリモジュール変換テーブルを具備して構成され°る
。
次Ｋ、本発明の実施例について図面を参照して詳ｍＫ説
明する。
明する。
蘂１図は、本発明の一実施例を示すブロック図である。
第１図に示す主記憶装置は上位の処理装置からコマンド
信号ＣＭＤ 、メモリリクエスト信号ＲＱ。
信号ＣＭＤ 、メモリリクエスト信号ＲＱ。
および、メモリモジュールアドレスＭＡならびにモジュ
ール内アドレスＭＩＡからなるアドレスＡＤが供給され
るとともに書込時には、書込データＷＤが供給され、主
記憶装置へのアクセス後処理装置にリプライ信号ＲＰ、
Ｙｔ返送するとともに読出時には読出データ＃ＲＤが返
送される。この主記憶装置内には変換テーブルＴｆ有し
、この変換テーブルＴは、高速メモリ領域と低速メモリ
領与えるメモリモジエール変換テーブルＲＴからなる。
ール内アドレスＭＩＡからなるアドレスＡＤが供給され
るとともに書込時には、書込データＷＤが供給され、主
記憶装置へのアクセス後処理装置にリプライ信号ＲＰ、
Ｙｔ返送するとともに読出時には読出データ＃ＲＤが返
送される。この主記憶装置内には変換テーブルＴｆ有し
、この変換テーブルＴは、高速メモリ領域と低速メモリ
領与えるメモリモジエール変換テーブルＲＴからなる。
また、この主記憶装置は、低速メモリアクセス切換）ｌ
−） ｓ １． 低速メモリアクセス制御スタック
ＬＡＳ、サイクルタイムカウンター５８．低速メモリリ
プライ制御ゲー）５７，５５．低速メモリアクセス信号
発生ゲート５２を含む低速メモリアクセス制御回路と、
高速メモリアクセス切換ゲ−） ５０． 低速メモリ
読出アクセス中表示ゲート５３、低速メモリ読出アクセ
ス中追越監視ゲート５４、 リプライゲート５６ｔ−
含む高速メモリアクセス制御回路と、高速アクセスメモ
リＨＭと、低速アクセスメモリＬＭと、低速アクセスメ
モリタイミング発生回路ＴＧと、低速アクセスメモリ用
アドレスバッファＡＢと、低速アクセスメモリ用書込デ
ータバッファＷＢと、読出データ切換回路ＳＥＬとを含
んで構成される。
−） ｓ １． 低速メモリアクセス制御スタック
ＬＡＳ、サイクルタイムカウンター５８．低速メモリリ
プライ制御ゲー）５７，５５．低速メモリアクセス信号
発生ゲート５２を含む低速メモリアクセス制御回路と、
高速メモリアクセス切換ゲ−） ５０． 低速メモリ
読出アクセス中表示ゲート５３、低速メモリ読出アクセ
ス中追越監視ゲート５４、 リプライゲート５６ｔ−
含む高速メモリアクセス制御回路と、高速アクセスメモ
リＨＭと、低速アクセスメモリＬＭと、低速アクセスメ
モリタイミング発生回路ＴＧと、低速アクセスメモリ用
アドレスバッファＡＢと、低速アクセスメモリ用書込デ
ータバッファＷＢと、読出データ切換回路ＳＥＬとを含
んで構成される。
主記憶装置内の容量は、高速アクセスメモリＨＭと低速
アクセスメモリＬＭとの装置の和であり、全物理アドレ
ス領域は高速メモリ領域と低速メモリ領域に分割され、
いずれのメモリ領域をアクセスするかは予め変換テーブ
ルＴの領域切換テ〜プルＡＴＫ領域切換信号Ｓとして記
録しておき、アクセスの際には変換テーブルＴｆｆｉ参
照して領域切換信号Ｓにもとづいてどちらのメモリ領域
をアクセスするかが決定される。
アクセスメモリＬＭとの装置の和であり、全物理アドレ
ス領域は高速メモリ領域と低速メモリ領域に分割され、
いずれのメモリ領域をアクセスするかは予め変換テーブ
ルＴの領域切換テ〜プルＡＴＫ領域切換信号Ｓとして記
録しておき、アクセスの際には変換テーブルＴｆｆｉ参
照して領域切換信号Ｓにもとづいてどちらのメモリ領域
をアクセスするかが決定される。
高速アクセスメモリＨＭと低速アクセスメモリＬＭはそ
れぞれ複数のメモリモジュールから構成され各メモリへ
アクセスされるメモリモジュール番号ＭＮは各メモリ内
では一連の領有番号をつけ主記憶装置に転送されるアド
レスＡＤのうちメモリモジュールアドレスＭＡは変換テ
ーブルＴに含まれるメモリモジュール変換テーブルＲＴ
によって各メモリ内のメモリモジュール番号ＭＮに変換
される。
れぞれ複数のメモリモジュールから構成され各メモリへ
アクセスされるメモリモジュール番号ＭＮは各メモリ内
では一連の領有番号をつけ主記憶装置に転送されるアド
レスＡＤのうちメモリモジュールアドレスＭＡは変換テ
ーブルＴに含まれるメモリモジュール変換テーブルＲＴ
によって各メモリ内のメモリモジュール番号ＭＮに変換
される。
以下に、第２図を使ってメモリモジュールアドレスから
メモリモジー−ル番号に変換する動作を詳細に説明する
。
メモリモジー−ル番号に変換する動作を詳細に説明する
。
主記憶装置内に置かれた高速アクセスメモリＨＭはφ０
〜÷３の４モジユールから構成され低速アクセスメモリ
ＬＭはφ０〜φ１１の１２モジユールから構成される。
〜÷３の４モジユールから構成され低速アクセスメモリ
ＬＭはφ０〜φ１１の１２モジユールから構成される。
各モジエールの容量はいずれも２５６ＫＢとすると高速
アクセスメモリＨＭの容量はＩＭＢであ妙低速アクセス
メモリＬＭの容量は３ＭＢである。
アクセスメモリＨＭの容量はＩＭＢであ妙低速アクセス
メモリＬＭの容量は３ＭＢである。
今、全物理アドレス領域の４ＭＢのうち処理装置は０番
地〜ＩＭＢ−１番地を低速メモリ領域に、１ＭＢ番地〜
２ＭＢ−１番地全高速メモリ領域内、３ＭＢ番地〜４Ｍ
Ｂ−１番地を低速メモリ領域に割り付けるとする。
地〜ＩＭＢ−１番地を低速メモリ領域に、１ＭＢ番地〜
２ＭＢ−１番地全高速メモリ領域内、３ＭＢ番地〜４Ｍ
Ｂ−１番地を低速メモリ領域に割り付けるとする。
変換テーブルＴの一構成要素である領域切換テーブルＡ
Ｔは領域切換信号Ｓが％０１の時高速メモリ領域を、領
域切換信号Ｓが１１１の時低速メモリ領域を示す。
Ｔは領域切換信号Ｓが％０１の時高速メモリ領域を、領
域切換信号Ｓが１１１の時低速メモリ領域を示す。
変換テーブルＴの残りの構成要素であるメモリモジー−
ル変換テーブルＲＴは各メモリ領域内のメモリモジュー
ル番号ＭＮを格納している。
ル変換テーブルＲＴは各メモリ領域内のメモリモジュー
ル番号ＭＮを格納している。
変換テーブルＴは第０モジユール〜第３モジユールのア
ドレス領域（０番地〜ＩＭＢ−１）は低速アクセスメモ
リの第０モジエール〜ＩＥ３モジエールを指すようにし
、第４モジユール〜第７モジユールのアドレス領域（１
ＭＢ〜２ＭＢ−１）は高速アクセスメモリの第０モジユ
ール〜第３モジコールを指すようにし第８モジユール〜
第１５モジユールのアドレス領域（２ＭＢ〜３ＭＢ−１
）は低速アクセスメモリの第４〜Ｉ！ｒｌｌモジユール
を示すようＫする。
ドレス領域（０番地〜ＩＭＢ−１）は低速アクセスメモ
リの第０モジエール〜ＩＥ３モジエールを指すようにし
、第４モジユール〜第７モジユールのアドレス領域（１
ＭＢ〜２ＭＢ−１）は高速アクセスメモリの第０モジユ
ール〜第３モジコールを指すようにし第８モジユール〜
第１５モジユールのアドレス領域（２ＭＢ〜３ＭＢ−１
）は低速アクセスメモリの第４〜Ｉ！ｒｌｌモジユール
を示すようＫする。
今、処理装置から第７モジユールアドレスが主記憶装置
に到達すると、変換テーブルＴにおいて、高速メモリ領
域の纂３モジュールをアクセスするようにアドレス変換
され、また、第１３モジユールアドレスが到達した場合
は、低速メモリ領域の第９モジユールｔアクセスするよ
うにアドレス変換される。
に到達すると、変換テーブルＴにおいて、高速メモリ領
域の纂３モジュールをアクセスするようにアドレス変換
され、また、第１３モジユールアドレスが到達した場合
は、低速メモリ領域の第９モジユールｔアクセスするよ
うにアドレス変換される。
次に５両メモリ領域のアクセス制御について、詳細に説
明する。
明する。
処理装置からメモリリクエストがあるとメモリリクエス
ト信号ＲＱにｓＩ′がセットされる。仁の時転送されて
くるメモリアクセスのためのアドレスＡＤはその一構成
要素であるメモリモジュールアドレスＭＡがまず変換テ
ーブルＴで変換され、領域切換信号Ｓおよびメモリモジ
ュール番号ＭＮを出力する。低速メモリアクセス切換ゲ
ート５１は、低速メモリ起動信号ＬＳｔ−出力する。低
速アクセスメモリＬＭがアクセス中である場合、次のメ
モリアクセスは、低速アクセスメモリＬＭｔ−使えない
とする場合はアクセスを待たせる必要がある。低速メモ
リアクセス信号発生ゲート５２は、低速アクセスメモリ
、ＬＭがアクセス中でない場合に 低速メモリアクセス
信号ＬＭＡｅ低速メモリ領域へ転送する。低速メモリ領
域は低速メモリアクセス信号ＬＭＡｔ−受けてメモリタ
イミング発生回路ＴＧｅ起動し低速アクセスメモリＬＭ
のアクセスを開始する。低速メモリアクセス制御スタッ
クＬＡＳは低速メモリアクセス信号ＬＭＡｅ受けてセン
トされる制御スタックであり、有効ビットＶ、書込指示
ビットＷ、サイクル処理数表示ビットＣを含む。以下の
説明では、サイクル数４で低速メモリ処理サイクルを終
了するものとする。
ト信号ＲＱにｓＩ′がセットされる。仁の時転送されて
くるメモリアクセスのためのアドレスＡＤはその一構成
要素であるメモリモジュールアドレスＭＡがまず変換テ
ーブルＴで変換され、領域切換信号Ｓおよびメモリモジ
ュール番号ＭＮを出力する。低速メモリアクセス切換ゲ
ート５１は、低速メモリ起動信号ＬＳｔ−出力する。低
速アクセスメモリＬＭがアクセス中である場合、次のメ
モリアクセスは、低速アクセスメモリＬＭｔ−使えない
とする場合はアクセスを待たせる必要がある。低速メモ
リアクセス信号発生ゲート５２は、低速アクセスメモリ
、ＬＭがアクセス中でない場合に 低速メモリアクセス
信号ＬＭＡｅ低速メモリ領域へ転送する。低速メモリ領
域は低速メモリアクセス信号ＬＭＡｔ−受けてメモリタ
イミング発生回路ＴＧｅ起動し低速アクセスメモリＬＭ
のアクセスを開始する。低速メモリアクセス制御スタッ
クＬＡＳは低速メモリアクセス信号ＬＭＡｅ受けてセン
トされる制御スタックであり、有効ビットＶ、書込指示
ビットＷ、サイクル処理数表示ビットＣを含む。以下の
説明では、サイクル数４で低速メモリ処理サイクルを終
了するものとする。
低速アクセスメモリＬＭのアクセスが低速メモリアクセ
ス信号ＬＭＡによシ起動されると低速メモリアクセス制
御スタックＬＡ８の有効ビットＶが％１１にセットされ
、コマンド信号ＣＭＤが書込表示の時書込指示ピッ）Ｗ
が１１１にセットされサイクル癲ｌ悌啄ピッ） Ｃｔ−
’０’にセットする。１マシンサイクルが経過する毎に
サイクル処理数表示ビットＣはサイクルタイムカウンタ
５８で′１′が加えられて更新される。更新された内容
が％３１に到達した時低速アクセスメモリＬＭからの低
速アクセスメモリ読出信号ＬＲＤが読出データ切換回路
５ＥＬｔ経由して、処理装置へ読出データＲＤを転送す
る。切換指示信号ＳＩは低速メモＩＪ ＩＪブライ劃側
ゲート５５を駆動しリプライゲート５６を経由して処理
装置へリプライ信号ＲＰＹｔ−セットする。
ス信号ＬＭＡによシ起動されると低速メモリアクセス制
御スタックＬＡ８の有効ビットＶが％１１にセットされ
、コマンド信号ＣＭＤが書込表示の時書込指示ピッ）Ｗ
が１１１にセットされサイクル癲ｌ悌啄ピッ） Ｃｔ−
’０’にセットする。１マシンサイクルが経過する毎に
サイクル処理数表示ビットＣはサイクルタイムカウンタ
５８で′１′が加えられて更新される。更新された内容
が％３１に到達した時低速アクセスメモリＬＭからの低
速アクセスメモリ読出信号ＬＲＤが読出データ切換回路
５ＥＬｔ経由して、処理装置へ読出データＲＤを転送す
る。切換指示信号ＳＩは低速メモＩＪ ＩＪブライ劃側
ゲート５５を駆動しリプライゲート５６を経由して処理
装置へリプライ信号ＲＰＹｔ−セットする。
書込動作時には書込データＷＤｔ−低速アクセスメモリ
ＬＭへ転送する。
ＬＭへ転送する。
一方、高速メモリアクセス切換ゲート５０は高速メモリ
起動信号Ｈ８１に出力する。
起動信号Ｈ８１に出力する。
低速アクセスメモリＬＭがアクセス中である場合にはア
クセスされている動作が読出動作であれば低速アクセス
メモリＬＭからのリプライ信号ＲＰＹを先に通す必要が
ある九め、アクセスを抑える。
クセスされている動作が読出動作であれば低速アクセス
メモリＬＭからのリプライ信号ＲＰＹを先に通す必要が
ある九め、アクセスを抑える。
低速メモリ読出アクセス中表示ゲート５３において、低
速アクセスメモリＬＭがアクセス中であり、読出動作で
あることが検出され、低速メモリ読出アクセス中追越監
視ゲート５４において高速アクセスメモリＨＭの起動条
件と論理積をとることによりリプライゲート５６ｔ−経
由して処理装置へリプライ信号ＲＰＹｔ送る。この場合
、高速アクセスメモリＨＭは１マシンサイクルの間で応
答できるものとしているため、処理装置からアクセスが
あったサイクルでリプライ信号ＲＰＹ’に返すことがで
きる。
速アクセスメモリＬＭがアクセス中であり、読出動作で
あることが検出され、低速メモリ読出アクセス中追越監
視ゲート５４において高速アクセスメモリＨＭの起動条
件と論理積をとることによりリプライゲート５６ｔ−経
由して処理装置へリプライ信号ＲＰＹｔ送る。この場合
、高速アクセスメモリＨＭは１マシンサイクルの間で応
答できるものとしているため、処理装置からアクセスが
あったサイクルでリプライ信号ＲＰＹ’に返すことがで
きる。
次に、第３図を使って、第１図に示す実施例における低
速メモリアクセスおよび高速メモリアクセスの複合動作
を説明する。
速メモリアクセスおよび高速メモリアクセスの複合動作
を説明する。
時刻ｔ１は、処理装置からアクセスがあり、変換テーブ
ルＴにより低速アクセスメモリＬＭｔ−アクセスするこ
とがル示されている。
ルＴにより低速アクセスメモリＬＭｔ−アクセスするこ
とがル示されている。
このとき、時刻ｔ２で低速アクセスメモリＬＭが起動さ
れ、同時に、低速メモリアクセス制御スタックＬＡＳが
セットされサイクル処理数表示ビットＣは％ｏｌ ＩＣ
クリヤされる。
れ、同時に、低速メモリアクセス制御スタックＬＡＳが
セットされサイクル処理数表示ビットＣは％ｏｌ ＩＣ
クリヤされる。
時刻ｔ２で次のアクセスが到来し変換テーブルＴにより
高速アクセスメモリＨＭｔアクセスすることが指示され
念が読出動作Ｒであるため追い越し型ル は禁止され、時刻ｔ５で先のアクセス低速アクセスメモ
リＬＭからのリプライ信号ＲＰＹｔ−待って、時刻ｔ６
で高速アクセスメモリＨＭから読み出す。
高速アクセスメモリＨＭｔアクセスすることが指示され
念が読出動作Ｒであるため追い越し型ル は禁止され、時刻ｔ５で先のアクセス低速アクセスメモ
リＬＭからのリプライ信号ＲＰＹｔ−待って、時刻ｔ６
で高速アクセスメモリＨＭから読み出す。
時刻ｔ７．ｔ８では、高速アクセスメモリＨＭの読出ア
クセスが続きこの場合は１マシンサイクル動作のアクセ
スタイムであるため同一サイクルの時刻ｔ７．ｔ８
で各々リプライ信号ＲＰＹが返される。
クセスが続きこの場合は１マシンサイクル動作のアクセ
スタイムであるため同一サイクルの時刻ｔ７．ｔ８
で各々リプライ信号ＲＰＹが返される。
時刻ｔ９で低速アクセスメモリＬＭヘアクセスすること
が指示された。
が指示された。
このとき、時刻ｔｌＯで低速アクセスメモリＬＭが起動
される。書込データＷＤは低速アクセスメモリ用書込デ
ータイ（ツファＷＢへ転送する。
される。書込データＷＤは低速アクセスメモリ用書込デ
ータイ（ツファＷＢへ転送する。
低速アクセスメモリ用′書込データバッファＷＢＫ格納
され念書へデータＷＤは低速アクセスメモリＬＭをアク
セス中の書込サイクル時に低速アクセスメモリＬＭへ書
き込む。この時同じ時刻ｔｌＯＫ処理装置から高速アク
セスメモリＨＭへの書込動作Ｗの要求が到来している場
合は同一時刻に高速アクセスメモＩＪＨＭへの書込みを
行う。時刻ｔ１０で、低速アクセスメモリＬＭＫ対して
アクセスされ几読出動作Ｒは時刻ｔ１３ で終了しリ
プライ信号ＲＰＹが返される。
され念書へデータＷＤは低速アクセスメモリＬＭをアク
セス中の書込サイクル時に低速アクセスメモリＬＭへ書
き込む。この時同じ時刻ｔｌＯＫ処理装置から高速アク
セスメモリＨＭへの書込動作Ｗの要求が到来している場
合は同一時刻に高速アクセスメモＩＪＨＭへの書込みを
行う。時刻ｔ１０で、低速アクセスメモリＬＭＫ対して
アクセスされ几読出動作Ｒは時刻ｔ１３ で終了しリ
プライ信号ＲＰＹが返される。
この前に１時刻ｔ１２で高速アクセスメモリ胆に対する
書込要求があった場合は書込みを同一の時刻ｔ１２ の
間に行う。
書込要求があった場合は書込みを同一の時刻ｔ１２ の
間に行う。
時刻ｔ１４ には処理装置からの要求はなく時刻ｔ１
５ に高速アクセスメモリＨＭに対して読出要求があり
之場合には、同一サイクルでリブライイ鳥チＲＰＹが返
される。
５ に高速アクセスメモリＨＭに対して読出要求があり
之場合には、同一サイクルでリブライイ鳥チＲＰＹが返
される。
低速アクセスメモリＬＭはスルーブツトを上げるため通
常４ ｗａｙないしｇｗａｙインタリープが行われるが
、その場合は低速メモリアクセス制御スタックＬＡＳお
よび低速アクセスメモリ用アドレスバッファＡＢおよび
低速アクセスメモリ用書込データバッファＷＢおよび低
速アクセスメモリタイミング発生回路ＴＧが多重に設置
される。
常４ ｗａｙないしｇｗａｙインタリープが行われるが
、その場合は低速メモリアクセス制御スタックＬＡＳお
よび低速アクセスメモリ用アドレスバッファＡＢおよび
低速アクセスメモリ用書込データバッファＷＢおよび低
速アクセスメモリタイミング発生回路ＴＧが多重に設置
される。
前述の実施例では１ ｗａｙについて述べ九が多重イン
タリーブが行われる場合も容易に類推を行うことができ
る。
タリーブが行われる場合も容易に類推を行うことができ
る。
従来の処理装置と主記憶装置の間に置かれ九高速緩衝記
憶装置（キャッシュメモリ）は主記憶装置１ヲ一旦アク
セスし几結釆によりデータが格納された。
憶装置（キャッシュメモリ）は主記憶装置１ヲ一旦アク
セスし几結釆によりデータが格納された。
本発明のもつ意義は外部補助記憶装置から中央処理装置
へ処理データ金波す手段として主記憶装置へデータを転
送し主記憶装置からキャッシユへデータを転送するとい
つ九従来の手段を使わず、′ 直接、高速アクセスメモ
リへ処理データを転送し中央処理装置は高速アクセスメ
モリをアクセスすることによシ、処理データを直接処理
する。
へ処理データ金波す手段として主記憶装置へデータを転
送し主記憶装置からキャッシユへデータを転送するとい
つ九従来の手段を使わず、′ 直接、高速アクセスメモ
リへ処理データを転送し中央処理装置は高速アクセスメ
モリをアクセスすることによシ、処理データを直接処理
する。
一方、処理の終ったデータは低速アクセスメモリヘ一旦
退避させるか直接外部補助記憶装置へデータを転送する
手段音用いることによりシステムとしての主記憶アクセ
スのスループッ）ｔ−向上させることができる。
退避させるか直接外部補助記憶装置へデータを転送する
手段音用いることによりシステムとしての主記憶アクセ
スのスループッ）ｔ−向上させることができる。
また、処理装置は高速メモリ領域を全物理アドレスの任
意な位置（モジエール単位）に設定できるため、システ
ム設計の融通性が計れる。
意な位置（モジエール単位）に設定できるため、システ
ム設計の融通性が計れる。
このように本発明の主記憶装置はハードウェア利用技術
により高速メモリ領域のアクセスの頻度を上げるように
工夫が行なわれた場合には最大の効果が発揮できる。
により高速メモリ領域のアクセスの頻度を上げるように
工夫が行なわれた場合には最大の効果が発揮できる。
本発明の主記憶装置は、主記憶容量の一部を高速アクセ
スメモリで構成しかつ物理アドレス領域の任意な領域に
割当てることによシ、処理装置から見た総合アクセスタ
イムを減少でき、かつ、メモリスルーブツトを向上でき
るという効果がある。
スメモリで構成しかつ物理アドレス領域の任意な領域に
割当てることによシ、処理装置から見た総合アクセスタ
イムを減少でき、かつ、メモリスルーブツトを向上でき
るという効果がある。
第１図は本発明の一実施例を示すブロック図、第２図は
第１図に示す変換テーブルを用いて物理領域の割当を説
明する念めの領域割当説明図、第３図は第１図に示す実
施例の動作を説明するためのタイムチャートである。 Ｔ・・・・・・変換テープへ、ＡＴ・・・・・・領域切
換テーブル、ＲＴ・・・・・・メモリモジュール変換テ
ーブル、ＬＡＳ・・・・・・低速メモリアクセス制御ス
タック、凹・・・・・高速アクセスメモリ、ＬＭ・・・
・・・低速アクセスメモリ、ＴＧ・・・・・・低速アク
セスメモリタイ電ング発生回路、ＳＥＬ・・・・・・読
出データ切換回路、ＡＢ・・・・・・低速アクセスメモ
リ用アドレスバッファ、ＷＢ・・・・・・低速アクセス
メモリ用書込データバッファ、５０・・・・・・高速メ
モリアクセス切換ゲート、５１・・・・・・低速メモリ
アクセス切換ゲート、５２・・・・・・低速メモリアク
セス信号発生ゲート、５３・・・・・・低速メモリ読出
アクセス中表示ゲート、５４・・・・・・低速メモリ続
出アクセス中追越監視ゲート、５５．５７・・・−低速
メモリリプライ制御ゲート、５６・・・・・・リプライ
ゲート、５８・・・・・・サイクルタイムカウンタ、Ｃ
ＭＤ・・・・・・コマンド信号、ＲＱ・・・・・・メモ
リリクエスト信号、ＡＤ・・・・・・アドレス、ＭＡ・
・・・・・メモリモジュールアドレス、ＭＩＡ・・・・
・・モジエール内アドレス、ＷＤ・・・・・・書込デー
タ、ＲＰＹ・・・・・・リプライ信号、ＲＤ・・・・・
・読出データ、ＨＲＤ・・・・・・高速アクセスメモリ
読出信号、ＬＲＤ・・・・・・低速アクセスメモリ読出
信号、ＬＷＤ・・・・・・低速メモリ書込データ、ＬＭ
Ｎ・・・・・・低速アクセスメモリモジュール、アドレ
ス、ＬＭＩＤ・・・・・・低速アクセスメモリモジュー
ル内アドレス、
第１図に示す変換テーブルを用いて物理領域の割当を説
明する念めの領域割当説明図、第３図は第１図に示す実
施例の動作を説明するためのタイムチャートである。 Ｔ・・・・・・変換テープへ、ＡＴ・・・・・・領域切
換テーブル、ＲＴ・・・・・・メモリモジュール変換テ
ーブル、ＬＡＳ・・・・・・低速メモリアクセス制御ス
タック、凹・・・・・高速アクセスメモリ、ＬＭ・・・
・・・低速アクセスメモリ、ＴＧ・・・・・・低速アク
セスメモリタイ電ング発生回路、ＳＥＬ・・・・・・読
出データ切換回路、ＡＢ・・・・・・低速アクセスメモ
リ用アドレスバッファ、ＷＢ・・・・・・低速アクセス
メモリ用書込データバッファ、５０・・・・・・高速メ
モリアクセス切換ゲート、５１・・・・・・低速メモリ
アクセス切換ゲート、５２・・・・・・低速メモリアク
セス信号発生ゲート、５３・・・・・・低速メモリ読出
アクセス中表示ゲート、５４・・・・・・低速メモリ続
出アクセス中追越監視ゲート、５５．５７・・・−低速
メモリリプライ制御ゲート、５６・・・・・・リプライ
ゲート、５８・・・・・・サイクルタイムカウンタ、Ｃ
ＭＤ・・・・・・コマンド信号、ＲＱ・・・・・・メモ
リリクエスト信号、ＡＤ・・・・・・アドレス、ＭＡ・
・・・・・メモリモジュールアドレス、ＭＩＡ・・・・
・・モジエール内アドレス、ＷＤ・・・・・・書込デー
タ、ＲＰＹ・・・・・・リプライ信号、ＲＤ・・・・・
・読出データ、ＨＲＤ・・・・・・高速アクセスメモリ
読出信号、ＬＲＤ・・・・・・低速アクセスメモリ読出
信号、ＬＷＤ・・・・・・低速メモリ書込データ、ＬＭ
Ｎ・・・・・・低速アクセスメモリモジュール、アドレ
ス、ＬＭＩＤ・・・・・・低速アクセスメモリモジュー
ル内アドレス、
Claims (1)
- 複数のモジエールで構成される低速アクセスメモリと、
複数のモジエールで構成される高速アクセスメモリと、
前記モジュールごとに記憶された領域切換信号およびメ
モリモジュ、−ル番号が処理装置から供給されるメモリ
モジュールアドレスにしたがって貌み出される変換テー
ブルと、供給された前記領域切換信号が低速メモリ領域
への切換を示しているときに前記メモリモジュール番号
と前記処理装置から供給されるモジー−ル内アドレスと
にしたがって前記低速アクセスメモリをアクセスするた
めの低速メモリアクセス制御回路と、供給された前記領
域切換信号が高速メモリ領域への切換を示しているとき
に前記メモリモジュール番号と前記モジー−ル内アドレ
スとＫしたがって前記高速アクセスメモリをアクセスす
るための高速メモリアクセス制御回路とを含むことｔ−
Ｗ徴とする主記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56140498A JPS5841479A (ja) | 1981-09-07 | 1981-09-07 | 主記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56140498A JPS5841479A (ja) | 1981-09-07 | 1981-09-07 | 主記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5841479A true JPS5841479A (ja) | 1983-03-10 |
Family
ID=15270024
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56140498A Pending JPS5841479A (ja) | 1981-09-07 | 1981-09-07 | 主記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5841479A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61253559A (ja) * | 1985-05-02 | 1986-11-11 | Nec Corp | マイクロプロセツサ |
| JPH0322050A (ja) * | 1989-06-19 | 1991-01-30 | Matsushita Graphic Commun Syst Inc | メモリ制御装置 |
| WO2002088913A1 (fr) * | 2001-04-27 | 2002-11-07 | International Business Machines Corporation | Procede et appareil pour reguler la vitesse d'execution d'un processeur |
| JP3457644B2 (ja) * | 1997-11-06 | 2003-10-20 | 株式会社日立製作所 | データ処理装置およびデータ処理システム |
| US7179574B2 (en) | 2004-03-31 | 2007-02-20 | Samsung Electronics Co., Ltd. | Hydrazone-based charge transport materials |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS51110234A (ja) * | 1975-03-24 | 1976-09-29 | Hitachi Ltd |
-
1981
- 1981-09-07 JP JP56140498A patent/JPS5841479A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS51110234A (ja) * | 1975-03-24 | 1976-09-29 | Hitachi Ltd |
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
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| JPS61253559A (ja) * | 1985-05-02 | 1986-11-11 | Nec Corp | マイクロプロセツサ |
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| JP3457644B2 (ja) * | 1997-11-06 | 2003-10-20 | 株式会社日立製作所 | データ処理装置およびデータ処理システム |
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| GB2393294A (en) * | 2001-04-27 | 2004-03-24 | Ibm | Method and apparatus for controlling processor operation speed |
| GB2393294B (en) * | 2001-04-27 | 2005-04-06 | Ibm | Method and apparatus for controlling operation speed of processor |
| US7137017B2 (en) | 2001-04-27 | 2006-11-14 | International Business Machines Corporation | Method and apparatus for controlling processor operation speed |
| US7179574B2 (en) | 2004-03-31 | 2007-02-20 | Samsung Electronics Co., Ltd. | Hydrazone-based charge transport materials |
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