JPH0322050A - メモリ制御装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 産業上の利用分野 この発明は、コンピュータシステムにおける主記憶装置
などのアクセス制御を行うメモリ制御装置に関する。

従来の技術 周知のように、大型の主記憶では全体をいくつかのモジ
ー−ルに分割し、それぞれにアドレスバソファレジスタ
とデータバッファレジスタを用意して、同時動作が可能
なように構或されているのが並通である。これをマルチ
モジー−ルメモリと呼び、同時動作が可能なモジー−ル
のーっひとっをバンクと称している。例えばバンクの数
を２個とし、主記憶の大きさが２１アドレスユニソトで
アルトスると、ｊビットのアドレスのうちｋビノトでモ
ジュール番号を、ｉビットでアクセス単位内の位置を指
定することになるから、モジー−ル内の位置指定にはｊ
−（ｋ＋ｉ）ミ沼ビノトが用いられることになる。そし
てこのｘＸ　ｋｚ−ｅビノトのアドレス情報内での配置
のしかたには次の２種がある。

第１の方法では、モジュール番号部が上位アドレスにと
られ、モジュール番号の小さい方から順にアドレスが配
置される。第２の方法では、モジー−ル番号部は下位側
にとられ、アドレスはモジュールをクロスしてふられて
いる。この第２０方法はインターリーブ方式と呼ばれて
いる。インターリープ方法を用いると、連続したアドレ
スの情報が並行してアクセスできることになるから、先
行制御で同時に多数の情報をアクセスする場合や、キャ
シュメモリにおけるブロソク転送の場合に非常に効果的
である。そこで、大型の主記憶ではこの構成をとること
が多い。ただし、モジー−ル数の変更を行うと、アドレ
スの割り付けを変えねばならないので、構成の柔軟性や
耐故障性は第１の方法に劣る。

発明が解決しようとする課題 前述した従来の装置では、メモリ構成とバンク切換制御
部とのハードウエア上での関連が密接であるため、ＣＰ
Ｕから出力する論理アドレスとメモリ領域の実アドレス
の対応づけが固定され、自由度がなく、融通性に乏しく
、アプリケーションフログラムの制約となりかねない。

特に最近のＣＰＵは急速に高機能化しておシ、従来主流
の１６ビソトＣＰＵから３２ビットｃＰＵへと転換が進
んでいる。ここで重要なことは、従来のソフトウエア資
源を３２ビソトｃＰＵでも活用できるようにすることで
あり、１６ピノトＣＰＵに使用していた既存のソフトウ
エアで３２ビノトＣＰＵを動作させるにはアドレス空間
の拡張が必要になる。このようなことからアドレスマノ
ビングの自由度、融通性は極めて重要になる。

メモリのアドレスマソピングの自由度、融通性に関連し
て、もうひとつ次の問題がある。

メモリやその他の入出力機器がＣＰＵからアクセスされ
たとき、適当な時間をおいてＣＰＵに応答信号を返し、
メモリ等が応動したことをＣＰＵに伝える。メモリに対
するアクセス動作があってから応答信号を返すまでの時
間（応答時間）は、個々のメモリ素子の特性（アクセス
時間）によって異なる。一般のメモリシステムでは高速
で高価なメモリ素子と低速で安価なメモリ素子を用途に
応じて適当に組合わせて構成し、各メモリ素子にそれぞ
れの特性に見合った応答時間の応答信号発生回路を付帯
させ、オたアドレスマノビングも各メモリ素子の応答時
間と用途に合わせて設定していた。つまシハードウエア
に合わせてアドレスマノピングがほとんど固定化されて
し筐い、この面からもマノビングの自由度、融通性にと
ぼしかった。

この発明は前述した従来の問題点に鑑みなされたもので
、その目的は、応答時間の異なるメモリ素子が混在した
システムにおいても、ＣＰＵの出力する論理アドレスと
メモリ空間の実アドレスとの対応づけを自由に設定でき
、壕たそれに合わせて応答信号発生部の特性を自由に変
更できるようにしたメモリ制御装置を提供することにあ
る。

課題を解決するための手段 そこでこの発明ではメモリ制御装置として、ＣＰＵの出
力する論理アドレスをメモリの物理アドレス空間内の所
定の実アドレスに対応づけるアドレス変換手段と、この
アドレス変換手段の変換内容を任意に書き換える変換内
容設定手段と、前記論理アドレスでもって選択されたプ
リセント時間だけメモリアクセス時点より遅れて応答信
号を発生する応答信号発生手段と、この応答信号発生手
段に釦ける複数の前記ブリセット時間を任意に書き換え
る応答時間設定手段とを設けた。

作用 ＣＰＵの出力する論理アドレスは前記アドレス変換手段
によって別体系のアドレスに変換され、そのアドレスで
もってメモリがアクセスされるとともに、そのアドレス
に対応する前記プリセノト時間が前記応答時間発生手段
で計時されて応答信号が発生する。そして、前記のアド
レス変換内容と前記プリセノト時間はソフトウエアで自
由に変更することができる。

実施例 第１図および第２図は本発明の一実施例を示している。

第１図に示すように、この実施例にトいては応答時間の
それぞれ異なるＲＯＭ１ａとＳＲＡＭ１ｂとＤＲＡＭ１
ｃでメモリシステムが構成され、これらがアドレスバス
３、データバス４および制御バス１３を介してＣＰＵ２
および本発明によるメモリ制御装置５と結合されている
。なお、６はクロック発生器である。

第２図はメモリ制御装置５の内部構成を示す。

メモリ制御装置５は、アドレス変換部７と、応答信号発
生部８と、主制御部９と、マルチプレクサｌＯと、バス
ゲー｝１１および１２等よシ構成される。

本実施例に釦いては、ＣＰＵ２の出力する論理アドレス
空間がＩＭバイトで、ＲＯＭｌａが６４ｋバイト、ＳＲ
ＡＭ１ｂが１２８ｋバイト、ＤＲＡＭ１ｃが２Ｍバイト
の容量をもっているものとする。ＣＰＵ２は主制御部９
を動作させ、アドレス変換部７に任意の変換内容（アド
レスマッピング）を書き込むことができる。アドレス変
換部７の初期設定として、ＲＯＭ１ａをＦＯＯＯＯ　（
Ｈ）　〜ＦＦＦＦＦ（Ｈ）番地に、ＳＲＡＭ１ｂを００
０００（Ｈ）〜ＩＦＦＦＦ　（Ｈ）番地に、ＤＲＡＭ１
ｃを２００００（Ｈ）〜９ＦＦＦＦ　（Ｈ）番地の５１
２ｋバイトにそれぞれマノピングし、残りのＡＯＯＯＯ
（Ｈ）〜ＥＦＦＦＦ　（Ｈ）番地は他のデバイスにマッ
ピングしたとする。１た、応答信号発生部８にはＲＯＭ
１ａ，ＳＲＡＭ１ｂ％ＤＲＡＭ１ｃのそれぞれの応答時
間がＣＰＵ２によってプリセットされる。なオ・、本実
施例によるアドレス変換は１６ｋバイト単位で行うもの
とし、したがって最大で６４個の変換部を持つことにな
る。

さて、メモリ制御装置５自体がＣＰＵ２のアドレス空間
上でＥＯＯＯＯ（Ｈ）〜ＥＦＦＦＦ番地にマノビングさ
れているとすると、ＣＰＵ２がこの装置５の内部設定を
行うときには上記のアドレスを出す。すると第３図にお
ける主制御部９が本装置５に対するアクセスであること
を認知し、さらにアドレス変換部７に対する命令である
か、応答信号発生部８に対する命令であるかを判断する
。アドレス変換部７に対する内部設定の命令である場合
、制御部９はマルチプレクサｌＯを介してアドレスバス
３上のＡＯ−Ａ５のアドレスをアドレス変換部７に与え
、同時にバスゲー｝　１２を制御してデータバス４上の
データをアドレス変換部７に入力し、これを変換部７の
該当位置に書き込む。また応答信号発生部８に対する内
部設定の命令である場合、制御部９はマルチプレクサ１
０を介してアドレスバス３上のＡＯ〜Ａ５のアドレスを
応答信号発生部８に与え、同時にパスゲート１２を制御
してデータバス４上のデータ（該当メモリの応答時間）
を発生部８に入力し、その応答時間を該当レジスタにプ
リセットする。

次にメモリ　（ＲＯＭｌａＸＳＲＡＭｌｂＸＤＲＡＭ１
ｃ）をアクセスするときの動作を説明する。

例えばＤＲＡＭ１ｃにアクセスする場合を説明する。

本実施例においてはＤＲＡＭ１ｃの実アドレス空間は２
Ｍバイトなので、その物理アドレスは０１０００００（
Ｈ）〜０３ＦＦＦＦＦ　（Ｈ）とする。このうち初期設
定で５１２ｋバイトがＣＰＵ２よりマソピングされてい
るが、これをＤＲＡＭ１ｃの物理アドレスの０１０００
００　（｝Ｉ）〜０　１　７ＦＦＦ’Ｆ　（Ｈ）番地と
する。

ＣＰＵ２が２００００（Ｈ）番地にライトアクセスを実
行しようとすると、メモリ制御装置５はＣＰＵ２の出力
する論理アドレスをラッチし、該当する物理アドレスを
アドレスバス３上に流し、同時にＤＲＡＭ１ｃに制御信
号を与え、データバス４上のデータをＤＲＡＭ１ｃに書
き込む。この動作を第２図に従って詳述する。主制御部
９は、ＣＰＵ２の出力する論理アドレスによ，！）ＤＲ
ＡＭ１ｃに対するアクセスであることを認知し、アドレ
ス変換部７に制御信号を与えるとともに、マルチプレク
サ１０を介してアドレスバス３上のＡｌ４〜Ａ１９を有
効アドレスとしてアドレス変換部７に与える。するとア
ドレス変換部７から物理アドレスＡ１４〜Ａ２７が出力
され、主制御部９によってバスゲート１１が開かれると
、アドレスバス３に物理アドレスＡＩ４〜Ａ２′７が流
される。このとき主制御部９からＤＲＡＭＩＣに制御信
号が供給され、Ｄ　Ｒ　Ａ　Ｍ　１　ｃのＡＩ４〜Ａ２
７で指定されるアドレスにデータが書き込まれる。

さらに同時に、応答信号発生部８にはマルチプレクサか
らＣＰＵ論理アドレスのＡ１４〜Ａ１９が与えられると
ともに主制御部９から制御信号が与えられ、Ｄ　Ｒ　Ａ
　Ｍ　１　ｃに対応してプリセントされた応答時間が計
時され、その時間だけ遅れて応答信号をＣＰＵ２に向け
て出力する。この計時動作の基準となるクロック信号は
ＣＰＵ２と同様にクロック発生器６から与えられ、前記
応答信号はＣＰＵ２の動作と同期化したタイミングで発
生する。

また、応答信号発生部８における応答時間プリセント値
の変更は初期設定と同様に随時ダイナミックに行うこと
ができる。したがってＤＲＡＭ１ｃの今マッピングされ
ていない残りのエリアにも使用することができる。

筐た、現在の設定内容をＣＰＵ２が知る必要が生じた場
合は、本装置５がマソビングされているＥＯＯＯＯ（Ｈ
）〜ＥＦＦＦＦ　（Ｈ）番地に対してリード命令を出せ
ば良い。そのときの動作を第２図に従って説明すると、
主制御部９はＣＰＵ２の出力する論理アドレスよｂ本装
置５自体への命令であることを知ると、それがアドレス
変換部７に対するものか応答信号発生部８に対するもの
かを判断し、どちらかに制御信号を送出するとともに、
マルチプレクサ１０を介してアドレスＡＯ−Ａ７を与え
る。

同時に、バスゲート１２を制御してアドレス変換部７筐
たは応答信号発生部８から読み出された信号（設定内容
）をデータバス４上に流し、ＣＰＵ２はそれを取り込む
。

発明の効果 以上詳細に説明したように、この発明のメモリ制御装置
によれば、ＣＰＵの出力する論理アドレスとメモリの物
理アドレスとの対応関係を自由にマソビングすることが
できるとともに、応答時間の異なるメモリ素子を混在さ
せたシステムにおいて、アドレスマッピングの変更とと
もにメモリ応答信号発生手段の動作内容を自由に変更す
ることができ、ハードウエアによる拘束の少ない自由度
、融通性に富むメモリ制御が可能になる。

【図面の簡単な説明】

第１図は本発明によるメモリ制御装置を用いたＣＰＵシ
ステムの全体的な概略構成図、第２図は同上メモリ制御
装置の内部構成図である。

Claims (1)

【特許請求の範囲】
1. ＣＰＵの出力する論理アドレスをメモリの物理アドレス
   空間内の所定の実アドレスに対応づけるアドレス変換手
   段と、このアドレス変換手段の変換内容を任意に書き換
   える変換内容設定手段と、前記論理アドレスでもって選
   択されたプリセット時間だけメモリアクセス時点より遅
   れて応答信号を発生する応答信号発生手段と、この応答
   信号発生手段における複数の前記プリセット時間を任意
   に書き換える応答時間設定手段とを備えたメモリ制御装
   置。