JPH0585052B2 - - Google Patents

Description

請求の範囲 １ コンピユータ・システムから受取つたコンピ
ユータ・アドレスの一部分に変換を施すための、
コンピユータ・アドレス変換システムであつて、 マツパ格納装置を備え、該マツパ格納装置は、
複数のアドレス自在な格納ロケーシヨンを有する
ものであり、それら格納ロケーシヨンの各々は、
複数のアドレスから成るブロツクであるアドレ
ス・ブロツクの１つに対応しており、且つ、それ
ら格納ロケーシヨンの各々は、当該格納ロケーシ
ヨンに対応しているアドレス・ブロツクのための
変換後アドレスの少なくとも一部分を表わすアド
レス情報を格納するものであり、且つ、それら格
納ロケーシヨンの各々は、前記コンピユータ・シ
ステムから受取つたアドレスの一部分が当該格納
ロケーシヨンに対応しているアドレス・ブロツク
の複数のアドレスを同定している場合に、それら
を同定しているということに応答して、格納して
いるアドレス情報を出力するものであり、 ページ格納装置を備え、該ページ格納装置は、
複数のアドレス自在な格納ロケーシヨンを有する
ものであり、それら複数の格納ロケーシヨンの
各々は、前記コンピユータ・システムのダイレク
ト・メモリ・アクセス・チヤネルの１つに対応し
ており、且つ、それら格納ロケーシヨンの各々
は、当該格納ロケーシヨンに対応しているダイレ
クト・メモリ・アクセス・チヤネルを使用したダ
イレクト・メモリ・アクセスの実行中に送出する
ためのアドレスの少なくとも一部分を表わすアド
レス情報を格納するものであり、且つ、それら格
納ロケーシヨンの各々は、当該格納ロケーシヨン
に対応するチヤネルにおいてダイレクト・メモ
リ・アクセスが実行される場合に、それが実行さ
れるということに応答して、格納しているアドレ
ス情報を出力するものであり、 コントロール回路を備え、該コントロール回路
は、複数のアドレス・ブロツクのうちの１つのア
ドレス・ブロツクを同定するのに充分な、前記受
取りコンピユータ・アドレスの一部分を、受取る
ものであり、且つ、該コントロール回路は、前記
コンピユータ・システムから、ダイレクト・メモ
リ・アクセスが実行されることを表示する信号
と、ダイレクト・メモリ・アクセスが実行される
チヤネルを表示する信号とを受取るものであり、
且つ、該コントロール回路は、前記コンピユー
タ・システムから、選択的に活性状態及び不活性
状態にあり且つ受取りコンピユータ・アドレスに
よつて指定されているアドレス・ロケーシヨンと
は無関係なページ格納装置イネーブル信号を、受
取るものであり、且つ、該コントロール回路は、
前記ページ格納装置から出力される、格納されて
いるアドレス情報を受取るものであり、 前記コントロール回路は、受取りアドレス部分
に代えて用いられる置換アドレス部分としてのコ
ンピユータ・アドレスの少なくとも一部分を表わ
すデータであるシステム・アドレス・データを出
力するように機能するものであり、該システム・
アドレス・データは、あるダイレクト・メモリ・
アクセス・チヤネルが活性状態にあり且つ前記ペ
ージ格納装置イネーブル信号が活性状態となつて
いるときには、当該活性状態チヤネルに対応する
前記ページ格納装置の格納ロケーシヨンからの出
力となつており、また、前記ダイレクト・メモ
リ・アクセス・チヤネルが不活性状態にあるとき
には、受取りコンピユータ・アドレス部分によつ
て指定されているアドレス・ブロツクに対応する
前記マツパ格納装置の格納ロケーシヨンからの出
力となつているものである、 コンピユータ・アドレス変換システム。 ２ 更にコントロール・レジスタを備え、該コン
トロール・レジスタは、前記コンピユータ・シス
テムからの受取り情報によつて規定される少なく
とも１つの制御状態を格納するための格納手段と
して機能するものであり、それらの制御状態のう
ちの１つは変換イネーブル状態であり、且つ、前
記コントロール回路が置換阻止回路を含んでお
り、該置換阻止回路は、格納されている変換イネ
ーブル状態の表示が変換イネーブルされているこ
とを表わしているのでない限り、受取りアドレス
部分に代えて前記マツパ格納装置に格納されてい
る変換アドレス部分を用いる置換動作を、阻止す
るための回路である、請求項１記載のコンピユー
タ・アドレス変換システム。 ３ 更にDMAモード・レジスタを備え、該
DMAモード・レジスタは、前記コンピユータ・
システムから受取つた複数のイネーブル信号を格
納するための格納位置を有しており、それらのイ
ネーブル信号の各々は、互いに異なつたダイレク
ト・メモリ・アクセス・チヤネルに対応するもの
であり、且つ、前記コントロール回路が置換デイ
スエーブル回路を含んでおり、該置換デイスエー
ブル回路は、前記DMAモード・レジスタに応答
して、活性状態チヤネルに対応する格納されてい
るイネーブル信号の表示が置換がイネーブルされ
ていることを表わしているのでない限り、DAM
アドレス部分に代えて前記ページ格納装置に格納
されているアドレス部分を用いる置換動作を、デ
イスエーブルするための回路である、請求項１記
載のコンピユータ・アドレス変換システム。 ４ コンピユータ・システムからアドレスを受取
り、そのアドレスの一部分に変換を施すための、
コンピユータ・アドレス変換システムであつて、 ページ格納装置を備え、該ページ格納装置は、
複数のアドレス自在な格納ロケーシヨンを有する
ものであり、それら複数の格納ロケーシヨンは、
複数の別々のダイレクト・メモリ・アクセス・チ
ヤネルのうちの各々１つのチヤネルに対応してお
り、それらのチヤネルのうちの各々１つのチヤネ
ルに対応している幾つかの格納ロケーシヨンのう
ちの１つは、先頭の格納ロケーシヨンとされてお
り、 DMAモード・レジスタを備え、該DMAモー
ド・レジスタは、前記複数のチヤネルの各々ごと
に、前記コンピユータ・システムから受取つたチ
ヤネル・イネーブル信号を格納するものであり、 コントロール回路を備え、該コントロール回路
は、前記コンピユータ・システムから受取つたペ
ージ・レジスタ・イネーブル信号に応答し、且
つ、受取つたアドレスの一部分に応答し、且つ、
前記DMAモード・レジスタに応答して、受取り
アドレスの一部分に選択的に変換を施す変換動作
を制御するものであり、該コントロール回路は、
前記ページ・レジスタ・イネーブル信号が活性状
態にあり且つあるダイレクト・メモリ・アクセ
ス・チヤネルが活性状態にありしかも前記DMA
モード・レジスタに格納されている当該活性状態
チヤネルに対応するチヤネル・イネーブル信号が
活性状態となつているときには、拡張モードで動
作すべき旨を命令するものであり、この拡張モー
ド動作命令は、前記ページ格納装置の前記複数の
アドレス自在格納ロケーシヨンのうちの、当該活
性状態チヤネルに対応する１つのアドレス自在格
納ロケーシヨンに格納されているデータを、コン
ピユータ・アドレス信号の一部分として送出する
ことによつて行なわれるものであり、該１つのア
ドレス自在格納ロケーシヨンは、受取りコンピユ
ータ・アドレス信号の少なくとも一部分に応答し
て選択されるものであり、 前記コントロール回路は、前記ページ・レジス
タ・イネーブル信号が不活性状態にあるときと、
現在ダイレクト・メモリ・アクセス・チヤネルに
対応しているチヤネル・イネーブル信号が不活性
状態にあるときと、前記複数のダイレクト・メモ
リ・アクセス・チヤネルのいずれもが不活性状態
にあるときとには、前記ページ格納装置に格納さ
れているデータをコンピユータ・アドレス信号の
一部分として送出する送出動作を禁止するもので
ある、 コンピユータ・アドレス変換システム。 ５ 前記コントロール回路が前記１つのアドレス
自在格納ロケーシヨンを選択する際にそれに応答
するところの、前記コンピユータ・アドレス信号
の少なくとも一部分に代えて、前記送出データが
用いられる置換が行なわれることを特徴とする、
請求項４記載のコンピユータ・アドレス変換シス
テム。 ６ 前記コントロール回路が、前記ページ・レジ
スタ・イネーブル信号が活性状態にあることと、
活性状態のチヤネルに対応する格納されているチ
ヤネル・イネーブル信号が不活性状態にあること
とに応答して、スペシヤル・クローン・モードで
動作すべき旨を命令するものであり、このスペシ
ヤル・クローン・モード動作命令は、前記ページ
格納装置の前記複数のアドレス自在格納ロケーシ
ヨンのうちの、前記活性状態チヤネルに対応して
いる先頭の格納ロケーシヨンに格納されているデ
ータを、コンピユータ・アドレス信号の一部分と
して送出することによつて行なわれるものである
ことを特徴とする、請求項４記載のコンピユー
タ・アドレス変換システム。 ７ マツピング格納装置を備え、該マツピング格
納装置は、コンピユータ・アドレスの少なくとも
一部分に代えて置換して用いるための複数のコン
ピユータ・アドレス部分を格納するものであり、 コントロール格納装置を備え、該コントロール
格納装置は、マツピング格納装置イネーブル信号
を格納するものであり、 前記コントロール回路が、前記ページ・レジス
タ・イネーブル信号が不活性状態にあることと、
前記マツピング格納装置イネーブル信号が活性状
態にあることとに応答して、マツプト・クロー
ン・モードで動作すべき旨を命令するものであ
り、このマツプト・クローン・モード動作命令
は、前記マツピング格納装置に格納されている前
記複数のコンピユータ・アドレス部分のうちか
ら、受取りコンピユータ・アドレス信号の一部分
に応答して選択された１つのコンピユータ・アド
レス部分を、コンピユータ・アドレス信号の一部
分として送出することによつて行なわれるもので
ある、 ことを特徴とする請求項４記載のコンピユータ・
アドレス変換システム。 ８ 前記コントロール回路が、前記ページ・レジ
スタ・イネーブル信号が不活性状態であることに
応答して、受取つたコンピユータ・アドレスの一
部分に代えて前記マツピング格納装置に格納され
ているデータを用いる置換動作はデイスエーブル
せずに、その受取つたコンピユータ・アドレスの
一部分に代えて前記ページ格納装置に格納されて
いるデータを用いる置換動作をデイスエーブルす
るものであることを特徴とする、請求項７記載の
コンピユータ・アドレス変換システム。 ９ 前記コントロール回路が、格納されているマ
ツピング格納装置イネーブル信号が不活性状態で
あることに応答して、前記マツピング格納装置に
格納されているデータをコンピユータ・アドレス
部分に代えて用いる置換動作を、いずれのコンピ
ユータ・アドレス部分に関してもデイスエーブル
するものであることを特徴とする、請求項７記載
のコンピユータ・アドレス変換システム。 関連出願へのクロス・レフアレンス 本出願は、1987年３月３日付出願の米国特許出
願第020964号の一部継続出願である。 発明の背景 データ処理装置、即ちコンピユータの設計者
は、これまで、例えば装置の物理的アドレス空間
の大きさを選択するに際しては設計上の妥協を甘
受せねばならなかつた。大きなアドレス空間を選
択すれば装置のコストが増大してしまう。物理的
な配線や、駆動回路、コネクタ、並びにそれらの
関連部品などの点数が必然的に増加するばかりで
はなく、アドレス・データのサイズとこのアドレ
ス・データのために必要とされる格納容量もま
た、必然的に増大するのである。例を挙げれば、
32ビツトのアドレス・データは16ビツトのアドレ
ス・データの２倍の格納スペースを必要とする。
しかしながら、装置のアドレス空間が余りにも限
られたものであつたならば、高速アクセスと大容
量メモリとを必要とする複雑な動作を行なう際
に、装置のパフオーマンスが悪化することにな
る。 この問題に対する１つの解決法として、メモリ
のマツピング、即ちページングを行なうという方
法がある。この方法を用いた構成においては、マ
ツピング・メモリ（ページング・メモリとも言
う）に、アドレスビツトのうちの、拡張アドレス
空間のための上位数桁のビツトが格納される。一
例を挙げれば、１メガバイトのメモリをアドレス
することのできる、20ビツトのアドレス・バスを
備えた装置であれば、追加の４ビツト分のアドレ
ツシング機能を提供するマツピング・メモリと共
に使用することによつて、16メガバイトのアドレ
ス空間に対応することができる。マツピング・メ
モリにアクセスしてそこに格納されている上位４
桁のアドレス・ビツトを選択的に変更できるよう
にするために、コンピユータのオリジナル・メモ
リないしはＩ／Ｏアドレス空間の中の、あるロケ
ーシヨンがリザーブされる。一部それらのビツト
が選択されてマツピング・メモリの内部に書き込
まれたならば、コンピユータはそのオリジナル・
アドレス・ラインを用いて、このマツピング・メ
モリ内に格納されているそれらの上位アドレス・
ビツトによつて規定される拡張メモリのページ
（即ち部分集合）の、その内部のいずれのロケー
シヨンでも、アドレスすることができる。 ページをより細かく規定するために、コンピユ
ータのオリジナル・アドレス・ビツトとオーバー
ラツプする更に下位のアドレス・ビツトまでを、
併せてマツピング・メモリ内に格納させることも
可能である。典型的な一例としては、オーバーラ
ツプするマツパ・アドレス・ビツト（mapper
address bit）とコンピユータのアドレス・ビツ
トとが互いに足し合わされ、それによつて、拡張
メモリ空間の最終的なアドレスが得られるように
なつている。 広く使用されているインテル（INTEL）の
8088型、並びに8086型の両マイクロプロセツサ
は、基本的にはこの方式を採用している。20ビツ
トで出力される各々のアドレスは、16ビツトのオ
フセツト・アドレスと、このオフセツト・アドレ
スに対して相対的に４ビツト左へシフトされた16
ビツトのセグメント・アドレスとの和である。こ
れによつて、大部分の命令が、16ビツトのオフセ
ツト・アドレスを用いて、１つのセグメントの内
部にある64Kのロケーシヨンのうちの１つを参照
することができるようになつている。また更に、
追加の16ビツトのセグメント・アドレスを提供す
ることによつてセグメントの境界を変更し、それ
によつてアドレス空間の全体を、必要が生じたと
きにはいつでも１メガバイトにまで増大すること
ができるようになつている。 より新しいインテルの80286型マイクロプロセ
ツサは、インテルの8086型マイクロプロセツサを
エミユレートするリアル・モードと、アドレス空
間を１メガバイトから16メガバイトへ拡張するプ
ロテクト・モード（protected mode）とのいず
れのモードでも作動する。メモリ・チツプの価格
の低下とソフトウエアの複雑化とによつて、より
大きなメモリ容量を使用することが望まれている
が、より大きなメモリ容量を使用することのでき
るプロテクト・モードは先行プロセツサとの間の
互換性を持つていない。それゆえソフトウエアの
製作者は主としてリアル・モード用のソフトウエ
アを製作しており、それは先行マシン（コンピユ
ータ）との間の互換性を保つことによつて、その
製品のソフトウエアが獲得できる市場規模をでき
る限り大きくしたいためである。拡張されたメモ
リ空間は、多くの場合、例えばメモリを用いてデ
イスクドライブをシミユレートするRAMデイス
ク等の、特別な用途にのみ使用されている。 本発明のアドレス変換装置は、メモリ・アクセ
ス変換機能を提供し、この変換機能は、リアル・
モードないしリアルモードと互換性の有るモード
で動作しつつ、拡張メモリ空間に窓（ウインド
ウ）を設定するものである。この装置は、ハード
ウエア割込みの処理との完全な互換性を保ちつ
つ、メモリ・ワードのアクセスのための機能につ
いてばかりか、更にはダイレクト・メモリ・アク
セスのための機能についても、拡張メモリ空間の
機能を完全に利用可能とするものである。 発明の要旨 本発明に係るコンピユータ・システムは、
CPUと、バス・コントローラと、Ｉ／Ｏコント
ローラと、コンピユータ・アドレス変換装置と、
例えばDMAコントローラや割込みコントローラ
等のＩ／Ｏデバイスとを、含んでいる。適合性バ
ス・ネツトワーク・システムが、コンピユータ・
システムの内部で変換装置の切換操作を行なつて
いる。 この変換装置は、マツパRAM（mapper
RAM）、ページ・レジスタ、及びコントロー
ル・レジスタを含み、このコントロール・レジス
タは、変換装置とこのシステムの種々の作動モー
ドとを選択的にイネーブルする。41個のレジスタ
から成るページ・レジスタが、各DMA転送チヤ
ネルの設定可能な16K（キロバイト）ブロツクの
ための、選択的なページ・アドレツシング機能を
提供している。 【図面の簡単な説明】 以下に提示する詳細な説明を添付図面と併せて
参照することによつて、本発明を更に明瞭に理解
することができよう。尚、添付図面において、 第１図は、コンピユータ・アドレス変換装置を
備えた本発明に係るコンピユータ・システムのブ
ロツク図、 第２図は、第１図に示されたコンピユータ・シ
ステムに用いられている、コンピユータ・アドレ
ス変換装置のブロツク図、 第３図は、第２図に示されたコンピユータ・ア
ドレス変換装置の出力部を、更に詳細に示すブロ
ツク図、 第４図は、第２図に示されたコンピユータ・ア
ドレス変換装置に用いられている、マツパRAM
のブロツク図、 第５図は、第２図に示されたコンピユータ・ア
ドレス・コンデイシヨニング・システムの内部
の、出力アドレス信号を発生するためのロジツク
回路のブロツク図、そして、 第６図は、マツパRAM並びに該マツパRAM
に付随するコントロール回路のブロツク図形式の
回路図、 第７図は、DMAコントロール・ロジツクのブ
ロツク図形式の回路図、 第８図は、Ｉ／Ｏアドレス空間デコーダ・ロジ
ツクのブロツク図形式の回路図、 第９図は、ゲーテイングされているメモリ読出
し出力信号とメモリ書込み出力信号とを発生する
ための回路のブロツク図形式の回路図、 第１０図は、タイミング発生回路のブロツク図
形式の回路図、 第１１図は、割込みフリツプフロツプのブロツ
ク図形式の回路図、 第１２図は、メモリ・アドレス・ラツチのブロ
ツク図形式の回路図、 第１３図は、割込み応答検出信号を発生するた
めの回路のブロツク図形式の回路図、 第１４図は、Ｉ／Ｏアドレス・マルチプレクサ
回路のブロツク図形式の回路図、 第１５図は、最新命令アドレス・レジスタのブ
ロツク図形式の回路図、 第１６図は、信号発生ロジツクのブロツク図形
式の回路図、 第１７図は、信号ゲートのブロツク図形式の回
路図、 第１８図は、DMAモード・コントロール・レ
ジスタのための出力信号をゲーテイングするゲー
トのブロツク図形式の回路図、 第１９図は、前記コントロール・レジスタから
出力される出力信号をゲーテイングするゲートの
ブロツク図形式の回路図、そして、 第２０図は、双方向データ・バス・インターフ
エースのブロツク図形式の回路図である。 詳細な説明 第１図に関し、本発明に係るコンピユータ・シ
ステム１０は、広く使用されているいIBM
（International Business Machines，
Incorporated）製のPC ATコンピユータ・シス
テムとの互換性を持つように構成されている。こ
のコンピユータ・システム１０は、インテル
（INTEL）製の、80286型のCPU１２並びに
80287型の数値演算用コプロセツサ１４、それに
クロツク・ジエネレータ／バス・コントローラ１
６と、Ｉ／Ｏコントローラ１８とを含んでいる。 クロツク・ジエネレータ／バス・コントローラ
１６は公称８メガヘルツのクロツク信号を送出す
ると共に、このシステム１０内のバス転送をイネ
ーブルするための、多くのゲーテイング信号を送
出する。このシステム１０における、タイミング
並びに制御のための具体的な装置や手段は従来の
一般的なものである。それゆえ判り易いように第
１図には、重要なデータ信号経路並びにアドレス
信号経路だけが示されているが、当然ながら、必
要な制御信号とゲーテイング信号とが一般的な方
式で使われており、それによつてシステムの作動
が適切に維持されている。 Ｉ／Ｏコントローラ１８についても同様に、詳
細な回路とそれに付随する制御信号並びにゲーテ
イング信号は図示されていない。それらは、適切
な入力データ転送と出力データ転送とが行なわれ
るように、一般的な方式で実施すれば良い。Ｉ／
Ｏコントローラ１８は、一般的なIBMのPC
ATページ・レジスタを含んでいる。 インテル80286型CPU１２は、リアル・モード
とプロテクト・モード（protected mode）との
いずれでも作動することができる。リアル・モー
ドにおいては、CPU１２はインテル8086型CPU
をエミユレートし、また１メガバイトのアドレス
空間を持ち、そのうちの640キロバイトから上は、
ROM BIOS、ビデオ・バツフア、及びその他
のシステム機能のためにリザーブされている。 プロテクト・モードにおいては、アドレス空間
が16メガバイトにまで増大されるが、CPU１２
は最早8086型やそれに類似したCPUのために作
成されたソフトウエアの大部分を実行することが
できない。従つてこれまでは、例えば実際のデイ
スクドライブをRAMの速度でシミユレートする
RAMデイスク等の、数少ない特別の用途を除い
ては、この拡張されたメモリ空間を利用すること
は容易でなかつた。 それゆえこのシステム１０はコンピユータ・ア
ドレス変換装置２０を含んでおり、この変換装置
２０は、１メガバイトのアドレス空間内のシステ
ム・アドレスを受け取り、それらのアドレスを16
キロバイトのブロツク毎に選択的に変換すること
によつて、16メガバイトのアドレス空間とするも
のである。この変換は実行中のプログラムに対す
るデータ独立性を有しており、従つて旧型の
CPUのために書かれたソフトウエアに対する互
換性を保つている。この変換装置２０は、16Kブ
ロツク内におけるDMA（direct memory
address）動作を選択的に変換する機能を持つと
共に、ノンマスカブル・インタラプト（NMI）
ないしマスカブル・インタラブトの応答ルーチン
を実行する際にはメモリ・マツピングを選択的に
禁止する。電源投入時には変換装置２０はクロー
ン・モード（clone mode）で作動し、このクロ
ーン・モードにおいては80286型CPU１２の一般
的なリアル・モードの作動が行なわれる。しかし
ながら一般的なCPUのＩ／Ｏ動作を利用してデ
ータを所定のポート・ロケーシヨンに書込むこと
によつて、この変換装置２０はマツピング・モー
ドで作動することが可能となり、このマツピン
グ・モードにおいては、CPU１２のメモリ・ア
クセスとDMAアクセスとの双方が、16Kブロツ
ク毎に、１メガバイトのメモリ空間内のあるアド
レスから、16K毎に境界を定められた16メガバイ
トのメモリ空間内のあるアドレスへと、変換され
る。 最初に、このシステム１０のデータ経路につい
て説明すると、16ビツトのCPUデータ・バス２
６がゲート２８を介して２つのシステム・デー
タ・バスに接続されており、即ち、上位８ビツト
のシステム・データ・バス（SD８〜SD１５）３
０と、下位８ビツトのシステム・データ・バス
（SD０〜SD７）３２とに接続されている。ゲー
ト３４が、これらの上位データ・バス３０と下位
データ・バス３２との間で選択的なデータの転送
を行なえるようにしている。 ゲート３８が、システム・データ・バス３０と
３２を対応するメモリ・データ・バス（MD８〜
MD１５）４０とメモリ・データ・バス（MD０
〜MD７）４２に接続している。これらのメモ
リ・データ・バス４０と４２は更にデータ格納装
置４４に接続されており、このデータ格納装置４
４には、０〜640Kのメモリ空間内のランダム・
アクセス・メモリと、BIOS ROMと、拡張さ
れた1M〜16Mのメモリ空間内の拡張RAMとを
含んでおり、それらは一般的な方式で組み込まれ
ている。 システム・データ・バス３２は更に、ゲート４
６を介して局部Ｉ／Ｏバス（XD０〜XD７）４
８に接続されており、この局部Ｉ／Ｏバス４８
は、DMAコントローラ５０をはじめとする、こ
のシステム１０の種々のＩ／Ｏデバイスに接続さ
れている。局部Ｉ／Ｏバス４８に接続されている
その他のデバイスには、パラレル／シリアル・ポ
ート５２、７段階の優先レベルのインタラプト機
能とそれらに加えて１つのノンマスカブル・イン
タラプトの機能を有する割込みコントローラ５
４、それにキーボードコントローラ５６がある。
その他の、例えばタイマ回路やリアル・タイム・
クロツク回路等の回路も、この局部Ｉ／Ｏバス４
８に接続することができる。 CPUアドレス・バス（Ａ０〜Ａ２３）６０が
変換装置２０に接続されており、その中の下位ビ
ツトのための信号線（Ａ０〜Ａ１３）に更にゲー
ト６２に接続されている。これらの下位ビツト
は、16Kブロツクの内部のアドレスを定めてい
る。アドレス変換が16Kブロツク毎に行なわれる
ため、これらの下位ビツトはアドレス変換を行な
うには不要であり、それゆえそれらのビツトは直
接ゲート６２に接続することができる。 変換装置２０は、アドレスの変換された部分を
変換アドレス・バス（TA１４〜TA２３）６４
へ送出し、この変換アドレス・バス６４はゲート
６２とゲート６６とに接続されている。ゲート６
６は、局部アドレス・バス（LA１７〜LA２３）
６８との間の伝達の機能を果たしており、この局
部アドレスバス６８は、適切なＩ／Ｏシステム拡
張ボードとの間の伝達の機能を果たしている。 ゲート６２は、システム・アドレス・バス
（SA０〜SA１９）７４との間の伝達の機能を果
たしており、このシステム・アドレス・バス７４
は更に、Ｉ／Ｏボードに接続されると共に、ゲー
ト７０を介してDMAアドレス・バス（XA０〜
XA１６）７２にも接続されている。信号SA０
は、バス・コントローラ１６を介してCPUバス
６０の信号Ａ０から伝達されている信号であり、
そのためこの信号を調節して、システム・デー
タ・バスの上位ビツト部分３０と下位ビツト部分
３２との間のデータ・バイトのスワツピングに適
合することができる。 アドレス・ビツトXA１４〜XA１６に対して
は特別の扱いが必要とされ、なぜならば、DMA
転送動作には２つのタイプが存在するからであ
る。DMAチヤネル０，１，２及び３は、64Kバ
イトのデータをアクセスすることのできるバイ
ト・チヤネルである。従つてアドレス・ビツト１
４と１５は、この64Kの空間の内部の４つの16K
ブロツクのうちから１つのブロツクを指定するビ
ツトである。DMAチヤネル４，５及び６はワー
ド・チヤネル（２バイト・チヤネル）であり、
128Kバイトのデータをアクセスすることができ
る。従つてアドレス・ビツト１４，１５及び１６
は、このアクセス可能なアドレス空間の内部の８
つの16Kブロツクのうちから、１つのブロツクを
指定するビツトである。 ラツチ回路７６は、局部Ｉ／Ｏデータバス４８
からデータを受取つて局部Ｉ／Ｏアドレスバス７
２へ送出する。ラツチ回路７６は更に、データバ
ス４８をDMA拡張バス（DX１４〜DX１６）８
０に接続し、このDMA拡張バス８０はDMAア
ドレス・データ・ビツトDX１４〜DX１６を変
換装置２０へ伝達する。ゲート８２が、アドレ
ス・ビツトDX１４〜DX１６をCPUのアドレス
線Ａ１４〜Ａ１６へ選択的に転送して変換装置２
０へ入力させる。更にゲート８４が、変換された
アドレス信号TA１４〜TA１６を、DMAアドレ
スとして使用するために、バス８６上の信号経路
XA１４〜XA１６へ落して戻している。 クローン・モードにおいては、総てのアドレス
が変換装置２０の中を変換されることなく通過
し、従つてシステムは従来の80286処理システム
として作動する。しかしながら、一旦、変換装置
２０がマツピング・モードへ切換えられたなら
ば、メモリ・アドレスは16Kブロツク毎に選択的
に変換を受け、16メガバイトのメモリ空間の中の
いずれかのロケーシヨンへと変換される。最初の
１メガバイトの内部の各々の16Kブロツクを、
個々に異なつたロケーシヨンへ変換することがで
きる。CPUがプロテクト・モード（protected
mode）で動作しており、しかも１メガバイトよ
り上のCPUアドレスを送出している場合には、
変換は自動的にデイスエーブルされる。CPUが
割込み応答ルーチンを実行しているときには、変
換装置がマツピングを選択的にデイスエーブルす
るように、この変換装置を制御することもでき
る。個々のDMAチヤネル毎に、各々の16Kブロ
ツクのための個別のページングの機能が備えられ
ている。個々のDMAチヤネル毎に、各々の16K
ブロツクのための個別のページングの機能を選択
的にイネーブルまたはデイスエーブルすることも
できる。 CPUはクローン・モード（無変換モード）で
メモリのアクセスを行なつているときには、
CPUアドレス・バス６０が、ビツトＡ０〜Ａ１
３をゲート６２を介してシステムアドレスバス７
４へ、そして更にデータ格納装置４４へと伝達し
ている。上位アドレスビツトＡ１４〜Ａ２４は、
変換装置２０の中を変換を加えられることなく通
過している。これらの上位アドレス・ビツトは変
換アドレス・バス６４へ出力され、ゲート６２と
システム・アドレス・バス７４とを介してデータ
格納装置４４へ伝達されている。マツパ・モード
がイネーブルされているときには、アドレス・デ
ータの経路は、変換装置２０がアドレスバス信号
Ａ１４〜Ａ２４を選択的に変換することを除け
ば、基本的にこれと同一である。 システム制御がDMAコントローラ５０に渡さ
れると、Ｉ／Ｏコントローラ１８が信号（−
XACK）を発生し、DMAアドレスを局部Ｉ／Ｏ
バス（XA０〜XA１６）７２から、ゲート７０
を介してシステム・アドレス・バス７４へ送出す
る。ビツトDX１４〜DX１６はバス８０を介し
て直接、変換装置２０へ入力され、一方ビツト
AX１〜AX１３は、ゲート７０を介してシステ
ム・アドレス・バス７４へ送出される。選択的に
変換されたアドレス・ビツト１４〜１６は、バス
（XA１４〜XA１６）８６上へ出力され、このバ
ス８６は対応する信号XA１４〜XA１６をバス
７２上へ伝達する。更にこのアドレス・データ
は、ゲート７０とシステム・アドレス・バス７４
とを介して、データ格納装置４４へ伝達される。 割込みが発生したならば割込みコントローラ５
４が、割込み応答ベクタのアドレスを指定するベ
クタ・タイプをDMAデータ・バスXD０〜XD７
上へ送出する。このベクタ・タイプは送出された
ならば変換装置２０へ伝達されてそこに格納され
る。このベクタ・タイプは、ゲート４６、システ
ムデータバス３２、及びCPUデータ・バス２６
を介して更にCPU１２へも供給される。CPU１
２は、割込み要求に応答するときには、このベク
タ・タイプを左へ２ビツトだけポジシヨンをシフ
トしたものを、アドレスとしてCPUアドレス・
バス６０上へ送出する。割込みベクタ・タイプの
アドレスの変換の禁止が予め命令されている場合
には、このバス６０からの入力が予め変換装置２
０に格納されていたベクタ・タイプと一致したな
ら、そのアドレスの変換は禁止される。これによ
つて、アドレスの変換がイネーブルされた後であ
つても、割込みベクタを伝統的に用いられている
物理的メモリ空間の最初の１キロバイトの中のロ
ケーシヨンに、限定しておくことが可能となつて
いる。 次に第２図及び第３図に関し、コンピユータ・
アドレス変換装置２０は、入力データ・バス１０
２と出力データ・バス１０４とを介してデータを
受取り且つ出力しており、それらのバスはデー
タ・バス４８上の信号XD０〜XD７に対して３
状態結合する。第２図には重要な信号経路のみが
示されていることに注意されたい。一般的なエン
コーデイング、デコーデイング、データ転送のた
めのゲーテイング、それにレジスタとフリツプフ
ロツプとメモリセルのローデイングが、シーケン
ス／コントロール・ロジツク回路１０６の内部の
一般的な回路で発生される信号によつて実行され
ている。それらの一般的な信号と回路とは図示し
てないが、それは、それらが図面を不必要に煩雑
にするばかりで、本発明の理解に資するものでは
ないからである。 リード／ライト・コントロール・レジスタ１０
８が、入力データ・バス１０２と出力データ・バ
ス１０４との間に接続されており、このコントロ
ール・レジスタ１０８は、変換回路２０を制御す
るマスタ・コントロールを提供するデータを格納
している。このコントロール・レジスタ１０８
は、Ｉ／Ｏ空間内の410Hのポートに置かれてい
る。ビツト５は常に「０」として読み取られる。
ビツト５に「１」と書き込んでおけば、それは、
割込み要求に対する応答の実行中に割込みベクタ
の動作を検出する機能をリセツトする効果があ
る。ビツト６と７は使用されていない。 ビツト０は、変換装置によるアドレス変換動作
を選択的にイネーブルまたはデイスエーブルする
ビツトである。「０」が変換動作をデイスエーブ
ルし、「１」が変換動作をイネーブルする。ビツ
ト１は、マツパRAM１１２の書込みプロテク
ト・ビツトである。「０」がこのRAMを書込み
に対してプロテクトし、「１」が書込みを可能に
する。ビツト２が「０」であれば、これは割込み
のリベクタリング（変換動作のイネーブリング）
をデイスエーブルし、一方「１」は割込みリベル
タリングをイネーブルして、これによつて、割込
みアドレスがその他のアドレスと同様な変換を受
けることがないようにしている。ビツト３が
「０」であれば、マツパRAM１１２の64箇所の
格納位置のうちの下位の組に対して活性化、即ち
アドレスが行なわれ、「１」であればこのマツパ
RAM１１２の64箇所のアドレスのうちの上位の
組に対し活性化が行なわれる。 ビツト４は、「０」にセツトされたならば、デ
ータ格納装置４４の１メガバイトより上のアドレ
スに対するリード／ライト・アクセスをイネーブ
ルする。「１」にセツトされたならば、システ
ム・メモリのリード／ライト信号が格納装置４４
から遮断され、この信号は更に、バス６０上のア
ドレス信号Ａ２０〜Ａ２３が「０」でなければ
Ｉ／Ｏボードからも遮断される。ハードウエア・
リセツト回路が、以上に説明したコントロール・
レジスタをOOHにセツトする。 CPU１２は、割込みコントローラ５４からの
割込み要求に応答するときには、信号線上に割込
み肯定応答信号INTAのパルスを２つ送出する。
２つ目のパルスが送出されたときに、割込みコン
トローラ５４がベクタ・タイプを局部Ｉ／Ｏデー
タバス（XD０〜XD７）４８上へ送出する。こ
のベクタ・タイプは、データ格納装置４４内の、
割込み応答ルーチンへのベクタ・ポインテイング
が格納されているスターテイング・ロケーシヨン
を指定している。CPU１２はこのベクタ・タイ
プを読み込み、更にそれをアドレス線２〜９へ転
送することによつて、ベクタ・タイプによつて指
定されたメモリ・ロケーシヨンから始まる４バイ
トのベクタを読み出す。 シーケンス／コントロール・ロジツク回路の内
部にあるベクタ・タイプ・ラツチ・イネーブル・
フリツプ・フロツプが、信号INTAが送出される
たびにセツトされる。更に８ビツトの割込みベク
タ・タイプ・ラツチ回路１１０が、入力データバ
ス１０２の内容をラツチする。信号INTAの第２
回目の送出時に、適切なベクタ・タイプ・データ
がデータ・バスXD０〜XD７上に送出され、そ
して割込みベクタ・タイプ・ラツチ回路１１０に
格納される。 この後、CPU１２が何らかのアドレス信号を
送出したときには、シーケンス／コントロール・
ロジツク回路１０６がそのアドレスを、ラツチさ
れているベクタ・タイプの値と比較する。ベク
タ・タイプ・ラツチ・イネーブル・フリツプフロ
ツプがセツトされた状態にあるときに、ラツチさ
れているベクタ・タイプの値と一致するアドレス
をCPU１２が送出した場合、或いは、CPUから
送出されたアドレスが通常のNMI（ノンマスカブ
ル・インタラプト）のベクタの格納位置である
8H〜BHを示しているときに、入力信号として
NMIが入力してきた場合には、常に、信号
（VEC COMP）が発生され、それによつて、
CPU１２が割込みベクタをアクセスしているこ
とが表示される。 信号（VEC COMP）が真の状態にあり、且
つメモリの最初の1Kバイトの内部にあるロケー
シヨンがアクセスされており、且つコントロー
ル・レジスタ１０８のビツト２が「１」にセツト
されており、且つメモリ・アクセス・サイクルが
実行中であることを入力信号Ｍ／IOが示してい
る場合には、続いて信号（INT MAP DIS）
が送出されてマツピングがデイスエーブルされ
る。この信号（INT MAP DIS）が送出され
ているか、またはアドレス線Ａ２０〜Ａ２３のう
ちの１本が活性化されていて１メガバイトより上
のアドレスが表示されているか、または信号
（DISABLE MAP）が送出されている場合に
は、続いて信号（NO MAP）が発生されて、
それによつてマルチプレクサ１１６に対し、マツ
パRAM１１２からのデータではなく入力アドレ
ス・バス６０からのデータを通過させるようにと
の命令がなされる。信号（DISABLE MAP）
は、コントロール・レジスタ１０８のビツト０が
「０」にセツトされているか、または入出力動作
の実行中であることを信号Ｍ／IOが示している
場合に、送出されている。 以上のようにして、２つの部分からなるプロシ
ージヤを用いてCPU１２による割込みベクタの
処理動作が検出されている。第１には、信号
INTAのパルスを２つ送出することによつて、或
いはノンマスカブル・インタラブト信号NMIの
送出によつて、割込みイネーブル状態が確立され
なければならない。次に、CPU１２が、マスカ
ブル・インタラプトに対してはラツチされている
ベクタ・タイプ・データに対応するロケーシヨン
をアクセスし、また、ノンマスカブル・インタラ
プトに対しては8H〜BHの位置のうちの１つの
位置をアクセスしなければならない。インタラプ
ト・イネーブル状態は、通常、割込み応答ルーチ
ンによつて、或いはコントロール・レジスタ１０
８のビツト５に「１」を書込んでインタラプト・
イネーブル・フリツプフロツプをリセツトするこ
とによつて、或いはシステム・リセツト信号によ
つて、終了される。ノンマスカブル・インタラプ
トの検出は、信号NMIが送出されない状態にな
るとデイスエーブルされる。 DMAモード・レジスタ１１４は、Ｉ／Ｏ空間
内の420Hのアドレスに置かれた８ビツトのリー
ド／ライト・レジスタである。ビツト０〜６は、
夫々DMAチヤネル０〜３及び５〜７に対応して
いる。所与のビツトが「０」があればそれに対応
するDMAチヤネルがクローン・モード（無変
換）で動作することになり、一方、「１」は拡張
モード（変換可能）を指定し、拡張モードにおい
ては、DMAページ・レジスタ１１８が上位10桁
のアドレス・ビツトXA１４〜XA１６及びTA１
７〜TA２３を送出し、拡張メモリ空間内の16K
ブロツクのデータをアクセスする。モード・レジ
スタ１１４は、ハードウエア・システム・リセツ
ト信号に応動して00Hにリセツトされる。 DMAページ・レジスタ１１８は、ページ・マ
ルチプレクサ１２０を制御する信号ACKがシー
ケンス／コントロール・ロジツク回路１０６の内
部において発生されたなら、DMAアドレスを発
生する動作を行なうようにされている。信号
ACKは入力信号（−XACK）の反転信号として
発生され、この信号（−XACK）は、DMA転送
が行なわれており、且つキーボード５６からの信
号（−EN PG REG）が活性状態であるロー
状態のときに、コントローラ１６によつて発生さ
れている。 ラスト・インストラクシヨン・アドレス・レジ
スタ（最新命令アドレス・レジスタ）１２４は、
インストラクシヨン取出し入力信号INSFに応動
して、インストラクシヨン取出しのためのメモ
リ・アクセス信号の、各々の上位８ビツトＡ１６
〜Ａ２３を格納する。このレジスタ１２４はこの
場合は使用されていないが、その内容は450Hの
Ｉ／Ｏポートにおいて読み取ることができる。 DMAページ・レジスタは、実際には64×10の
アドレツサブルRAMで構成されているが、その
うち実際に使用されるのは41個のレジスタだけで
ある。４バイト巾のDMAチヤネル０〜３の各々
に対して４個づつのページ・レジスタを備えるた
めに16個のレジスタが使用されており、更に、３
つのDMAワード・チヤネル５〜７の各々に対し
て８個づつのページ・レジスタを備えるために24
個のレジスタが使用されている。リフレツシユは
クローン・モードを強制されるため、１つのチヤ
ネルを使用する。 書込み可能なDMAページ・アドレス・ラツチ
回路１３０は、Ｉ／Ｏ空間内の430Hのアドレス
ポートに置かれており、ラツチしているアドレス
をシーケンス／コントロール・ロジツク回路１０
６へ伝達する。マルチプレクサが、ページRAM
のための６ビツトのアドレス入力をDMAペー
ジ・レジスタ・アドレス・ラツチ回路１３０と
DMAアドレス・セレクシヨン信号とのいずれか
へ選択的に結合させる。従つてページ・レジスタ
１１８の41個のレジスタの読出しないし書込みが
実行されるときには、まず第１に、所望のレジス
タのＩ／Ｏ空間内のアドレスが430Hのポートに
置かれているDHAページ・アドレス・ラツチ回
路１３０に書き込まれることによつて、この所望
のレジスタが選択される。次に、選択されたレジ
スタは、431Hのポートにおいてアドレス・ビツ
トＡ１６〜Ａ２３の読出しないし書込みが行なわ
れ、更に432Hのポートにおいてアドレス・ビツ
トＡ１４とＡ１５の読出しないし書込みが行なわ
れる（下位桁が先である）。クローン・モードに
おいては、これらのポートのアドレスは、IMB
がそのPC ATシステムにおいて採用している標
準的なアドレスの割当てと一致するように、割り
当てられる。即ち、バイト・チヤネル０〜３に対
しては87H，83H，81H，82Hが、ワード・チヤ
ネル５〜７に対しては8BH，89H，8AHが、そ
してREFRESHに対しては8FHが割り当てられ
る。 ページ・レジスタ１１８の64×10のメモリの内
部の同一のロケーシヨンが、クローン・モードで
も使用され、また、拡張モードにおいても第１番
目のレジスタ（第１番目の16Kブロツク）のため
に使用されていることに留意されたい。しかしな
がら第２番目のDMAページ・レジスタのアドレ
スは拡張モードのためのレジスタに割り当てられ
ており、従つて、システムＩ／Ｏ動作によつて、
同一の格納位置を２つの異なつた方法でアクセス
することができる。それらのレジスタ・アドレス
はラツチ回路１３０に書き込まれ、それによつて
ページ・レジスタ１１８の内部の適切なメモリ位
置が選択される。 拡張モードにおいては、チヤネル０は４個のレ
ジスタとして、07H，17H，27H、それに37Hに
あるレジスタを使用している。チヤネル１は、
03H，13H，23H、それに33Hにある４個のレジ
スタを使用している。チヤネル２は、01H，
11H，21H、それに31Hにある４個のレジスタを
使用している。チヤネル３は、02H，12H，
22H、それに32Hにある４個のレジスタを使用し
ている。チヤネル５は、0BH，1BH，2BH，
3BH，4BH，5BH，6BH、それに7BHにある８
個のレジスタを使用している。チヤネル６は、
09H，19H，29H，39H，49H，59H，69H、そ
れに79Hにある８個のレジスタを使用している。
チヤネル７は、0AH，1AH，2AH，3AH，
4AH，5AH，6AH、それに7AHにある８個のレ
ジスタを使用している。拡張モードでは、リフレ
ツシユは0FHにあるレジスタにおいてアドレス
することができる。拡張モードにおけるアドレス
は更に、430Hのアドレスポートに置かれている
DMAアドレス・ラツチ回路１３０にも書き込ま
れる。 DMAの転送が行なわれている間は、Ｉ／Ｏコ
ントローラ１８が信号DAK４，ED１、及びED
２を出力してDMAチヤネルのうちの１つのチヤ
ネル、またはリフレツシユを選択している。選択
コードとしては、チヤネル３には000が、チヤネ
ル０には001が、チヤネル１には010が、チヤネル
２には011が、チヤネル７には100が、リフレツシ
ユには101が、チヤネル５には110が、そしてチヤ
ネル６には111が割り当てられている。 第１図及び第２図に関し、キーボード・コント
ローラ内のスペアの読取り書込み可能なレジスタ
のロケーシヨンは、そのビツト０が外部ページ・
レジスタ・ビツトとして指定されており出力信号
（−EN PG REG）を発生する。その他の格納
ロケーシヨンを使用しても良いのであるが、たま
たまこのロケーシヨンがスペア用に使用可能なの
である。信号（−EN PG REG）は不活性状
態であるハイ状態に転じることによつて、マツプ
ト・クローン・モード（mapped clone mode）
となるように（ただしマツピングがイネーブルさ
れていないときにはクローン・モードとなるよう
に）命令し、これらのモードにおいては、DMA
アドレスは、Ｉ／Ｏコントローラ１８内部の読取
り書込み可能なペイジ・レジスタによつて従来の
一般的な方式で発生されており、また、変換装置
２０はDMA転送モードからはマスクされてい
る。従つてあたかも通常のCPUメモリのアクセ
スが実行されているかのような動作が行なわれて
おり、またアドレスの変換は後に説明するような
手順で行なわれている。マスキングが行なわれる
ためには信号（−EN PG REG）がハイ状態
にあるときに、正常なACK、IOW、並びにIOR
の信号がＩ／Ｏコントローラ１８によつて変換さ
れて、信号XACK、XIOW、及びXIORが発生さ
れる。マツプト・クローン・モードにおいては、
ゲート８２がアドレス信号DX１４〜DX１６を
Ａ１４〜Ａ１６へ結合しており、更に、ゲート８
４が出力信号に作用してTA１４〜TA１６をXA
１６〜XA１６に結合している。 信号（−XACK）＝−（REFRESH ＋EN PG REG・ACK） …(1) この式は、信号（−EN PG REG）が活性
状態であるロー状態となるまでは、信号
REFRESHは変換装置へと通過できるが、DMA
転送が実行されていることを示すACK信号は遮
断されているということである。 DMA転送が実行されている間は、ポート信号
と書込み信号とがACK信号によつて遮断されて
おり、それによつて変換装置２０によるＩ／Ｏ空
間のポートのアクセスが阻止されている。これに
関する式は以下のとおりである。 （−XIOR）＝−（IOR・−ACK） …(2) （−XIOW）＝−（IOW・−ACK） …(3) DMAページ・レジスタの諸モードは、信号
（EN PG REG）の状態に従つて要約すること
ができる。信号（EN PG REG）が不活性状
態にあるときには、Ｉ／Ｏコントローラ１８は従
来の一般的な方式で動作して各々のDMAアドレ
スの上位アドレス・ビツトを送出している。コン
トロール・レジスタ１０８によつてマツピング動
作がイネーブルされていれば、マツプト・クロー
ン・モードが確立されており、DMAアドレスは
その他のアドレスと共にマツピングされる。マツ
ピング動作がイネーブルされていない場合には、
クローン・モードの動作によつて、IBMのPC
ATコンピユータがエミユレートされる。 信号（EN PG REG）が活性状態にあると
きには、Ｉ／Ｏコントローラ１８からの上位アド
レス・ビツトの送出は禁止されており、それらの
上位ビツトはDMAページ・レジスタ１１８から
送出されていて、また、DMAアドレスのマツピ
ングは総て禁止されている。活性状態にある
DMAチヤネルがDMAモード・レジスタ１１４
内の対応するビツトによつてイネーブルされてい
る場合には、モード動作が行なわれ、各々のチヤ
ネルのための８個のレジスタ（バイトチヤネルで
あるDMAチヤネルについては４個のレジスタ）
が、16Kブロツク内のページング機能を果たす。
所与のチヤネルがDMAモード・レジスタによつ
てイネーブルされていない場合合には、スペシヤ
ル・クローン・モードによる動作が実行される。
スペシヤル・クローン・モードは機能的には１つ
相違点を除いてクローン・モードと同一であり、
その相違点とは、上位アドレス・ビツトがDMA
ページ・レジスタ１１８の部分集合によつて発生
されるということであり、この部分集合は、各々
のDMAチヤネル毎に１つのレジスタ有する集合
である。このレジスタの部分集合に対しては、
Ｉ／Ｏコントローラ１８内の一般的なページ・レ
ジスタに対して一般的に割り当てられているＩ／
Ｏポート・アドレスと同一のＩ／Ｏポート・アド
レスが割り当てられており、従つて同一のデータ
を格納することになるため、システムの動作は機
能的にはクローン・モードにおける動作と同一と
なる。 マツプト・クローン・モードにおいては、
DMAアドレスはIBMのPC−ATコンピユータに
おけると同様にして発生されている。Ｉ／Ｏコン
トローラ１８の内部の一般的なページ・レジスタ
が、アドレス・ビツトＡ１４〜Ａ２３（ただしワ
ード転送の場合にはＡ１７〜Ａ２３）をバス６０
上に、コンピユータ・アドレス変換装置２０に宛
て送出する。アドレス信号Ａ１４〜Ａ１５（ワー
ド転送の場合にはＡ１４〜Ａ１６）は、活性状態
にあるDMAコントローラから、局部Ｉ／Ｏバス
４８を介してラツチ回路７６へ送出される。これ
らの信号はこのラツチ回路７６から、バス８０、
ゲート８２、及びバス６０を介して、コンピユー
タ・アドレス変換回路２０へ転送される。アドレ
ス信号Ａ０〜Ａ７（ワード転送の場合にはＡ１〜
Ａ８）は、活性状態にあるDMAコントローラ５
０からXAバス７２へ送出される。アドレス信号
Ａ８〜Ａ１３（ワード転送の場合はＡ９〜Ａ１
３）は活性状態にあるDMAコントローラ５０か
ら、バス４８を介してラツチ回路７６へ、そして
そこからバス７２へ送出される。 次にコンピユータ・アドレス変換装置２０が、
供給されたDMAアドレス信号を、あたかもその
信号がCPUから供給されたアドレス信号である
かのように変換する。上位アドレス信号TA１４
〜TA２３はバス６４へ出力され、そしてゲート
８４とバス８６が、また更にXAバス７２上のポ
ジシヨンXA１４〜XA１６が、これらの信号に
接することができるようになつている。従つてこ
れらの信号は、ラインXA０〜XA１３上の信号
Ａ０〜Ａ１３と共に、ゲート７０において得られ
るようになつている。 活性状態であるロー状態の信号（−EN PG
REG）の送出によつて内部ページング動作が起
動されたときには、DMAモード・レジスタが、
各チヤネル毎に個別に、スペシヤル・クローン・
モードで動作が行なわれているのかそれとも拡張
モードで動作が行なわれているのかの判定を行な
う。チヤネル選択信号DAK４，ED１、及びED
２が、選択信号として８対１マルチプレクサへ入
力され、このマルチプレクサはDMAモード・レ
ジスタ１１４からの出力を受取つている。選択さ
れたマルチプレクサの出力信号によつて、そのと
き選択されているチヤネルにおいてスペシヤル・
クローン・モードと拡張モードとのいずれが実行
されているのかが判定される。リフレツシユのた
めには、常にクローン・モードがこのマルチプレ
クサに入力されている。 スペシヤル・クローン・モードと拡張モードと
のいずれにおいても、コンピユータ・アドレス変
換装置２０はDMAページ・レジスタ１１８から
得られる上位アドレス信号を送出することによつ
て、DMAアクセスに応答する。これらの送出さ
れたDMAアドレス信号が更にマツピングされる
ことはない。信号XA０〜XA１３（ワード転送
の場合はXA１〜XA１３）がDMAコントローラ
５０によつてXAバス７２上に送出され、これら
の信号はコンピユータ・アドレス変換装置２０に
よつて変換を受けることはない。スペシヤル・ク
ローン・モードにおいては、上位アドレス信号
TA１６〜TA２３（ワード転送の場合はTA１７
〜TA２３）が、選択されたDMAページ・レジ
スタ１１８から送出される。拡張モードにおいて
は、上位アドレス信号XA１４〜XA１６とTA１
７〜TA２３とはDMAページ・レジスタ１１８
から送出される。 中位ビツトは、クローン・モードと拡張モード
とでは異なつた扱いをされている。クローン・モ
ードにおいては、信号DX１４〜DX１５（ワー
ド転送の場合にはDX１４〜DX１６）は、XAバ
スのセクシヨン８６及びセクシヨン７２の上の出
力線XA１４〜XA１５（ワード転送の場合には
XA１４〜XA１６）へ転送される。拡張モード
においては、アドレス信号DX１４〜DX１５
（ワード転送の場合にはDX１４〜DX１６）は、
４個のページ・レジスタのうちから（ワード転送
の場合には８個のページ・レジスタのうちから）
その時点で活性化されているDMAチヤネルに表
示されている16Kバイトのページに対応する１つ
のレジスタを選択するために、使用される。ゲー
ト８２とゲート８４とは以上のいずれの作動モー
ドが実行されている間も、中位ビツトの転送を遮
断している。 DMA動作の実行中にDMAページ・レジスタ
１１８の内部の64×10のRAMをアドレスする際
には、そのために必要な６ビツトのうちの３ビツ
トが、チヤネル選択信号DAK４，ED１、及び
ED２によつて与えられ、また、受取つたアドレ
スビツトDX１４〜DX１６（バイトDMAの場合
にはDX１４〜DX１５）によつて残りの３つの
ビツトが与えられる。信号DX１４〜DX１６は
信号（EXP REG EN）によつてゲーテイング
されており（第５図参照）、スペシヤル・クロー
ン・モードのときにのみ、XA１４〜XA１６と
して出力され、一方、ページ・レジスタからの信
号PA１４〜PA１６は、拡張モードのときに送出
されるように、ゲーテイングがなされている。信
号DX１６は更に、ワード転送のときにのみ有功
となるように信号DAK４によつてゲーテイング
されている。 Ｉ／Ｏコントローラ１８は、信号XACKを送
出してDMA要求に対して肯定応答を行なうとき
には、もし信号（EN PG REG）が不活性状
態であれば、更にアドレス信号Ａ１７〜Ａ２３
（バイト転送の場合にはＡ１６〜Ａ２３）を併せ
て送出し、これらのアドレス信号はマルチプレク
サ１１６を介してTA１７〜TA２３（バイト転
送の場合にはTA１６〜TA１７）へ伝達される。
DMAコントローラ５０は、バイト転送のために
は信号XA０〜XA７を、またワード転送のため
には信号XA１〜XA８（ビツト０は「０」と見
なされる）を、局部アドレスバス７２上へ送出す
る。信号Ａ８〜Ａ１５（ワード転送の場合にはＡ
９〜Ａ１６）はXDデータバス４８上へ送出さ
れ、更にラツチ回路７６によつて保持されること
によつて、バス７２とバス８０とへ供給される。 ラツチ回路７６は、バイトDMAのためには信
号XA８〜XA１３を、またワードDMAのために
は信号XA９〜XA１３を、夫々XAバス７２上へ
送出する。ラツチ回路７６は更に、信号１４と１
５を（ワードDMAの場合には更に信号１６を
も）、DXバス８０を介して変換装置２０へ伝達
する。クローン・モードとスペシヤル・クロー
ン・モードとにおいては、ビツトDX１４とDX
１５（ワード転送の場合にはDX１４〜DX１６）
が、XA１４とXA１５（ワード転送の場合はXA
１４〜XA１６）へ転送される。選択されたチヤ
ネルの第１番目のページ・レジスタのビツト０
が、バイト転送のための出力信号XA１６を決定
する。以上の信号は、ゲート７０を介して、信号
XA０〜XA１３と共にシステム・バス７４へ送
出される。拡張モードにおいては、変換装置はア
ドレス入力信号XA１４とXA１５を用いて（ワ
ード転送の場合には更にXA１６も用いて）各々
のチヤネルに備えられた４個のレジスタのうちか
ら（ワードチヤネルについては８個のレジスタの
うちから）１つのレジスタを選択して、その選択
したページ・レジスタから上位10ビツトを読み出
す。それらはXA１４〜XA１６、及びTA１７〜
TA２３として送出される。 アドレス・ラツチ回路１３２は、次々と入力し
てくるアドレス信号Ａ０〜Ａ１５の各々をラツチ
して、デコーデイングないし論理処理のためのそ
れらの信号を保持する回路である。これは、重要
なデータの流れの制御に寄与するものではない。 マツパRAM１１２は、第４図に更に詳細に示
されており、２つのメモリ・セクシヨン１４０と
１４２を含んでいる。メモリ・セクシヨン１４０
は128×８のメモリ、またメモリ・セクシヨン１
４２は128×４のメモリであり、併せて128×12の
容量を提供している。アドレス入力信号はマルチ
プレクサ１４４から供給されており、このマルチ
プレクサ１４４は、Ａ入力部がアドレス・ラツチ
回路１４６の出力部に接続されており、Ｂ入力部
が信号（MAP PG SEL）と入力アドレス信号
Ａ１４〜Ａ１９とに接続されている。信号
（MAP PG SEL）はコントロール・レジスタ
１０８のビツト３に従つて送出されている。これ
によつて、コントロール・レジスタ１０８の中の
１つのビツトを変更するだけで、64個のレジスタ
の上位バンクと下位バンクとの間の状況のスワツ
ピングが可能となつている。Ｂ入力部の下位６ビ
ツトは、入力アドレス信号Ａ１４〜Ａ１９を受取
つている。 マツパRAM１４０，１４２に対して読出しな
いし書込みを行なうためには、最初に、Ｉ／Ｏ空
間の440Hのポート・アドレスに書込みを行なう
ことによつて、アドレス・ラツチ回路１４６に、
該当するアドレス０〜１２７が書込まれるように
する。シーケンス／コントロール・ロジツク回路
がこのポート・アドレスをデコードし、必要条件
が総て満たされていたならばＩ／Ｏ信号とXIOW
信号とに応答してラツチング信号（−WR
MAP SEL）を送出する。これによつてデータ
が、入力データ・バス１０２からアドレス・ラツ
チ回路１４６の内部にロードされる。 次に、RAM１１２それ自身が、下位モジユー
ル１４０のためにはポート４４１Ｈを、また、上
位モジユール１４２のためにはポート４４２Ｈ
を、夫々アドレスする。これらのポートのうちの
いずれかが適切にデコードされたなら、信号（−
MAP CS）が送出されて、アドレス・ラツチ回
路１４６の内容をこのRAMのモジユール１４０
と１４２のアドレス入力部へ転送する。書込みが
行なわれる場合には、書込みマツプ信号WMLO
ないしWMHIが発生され、これによつて入力デ
ータバス１０２の信号が選択されたアドレス・ロ
ケーシヨンにロードされる。読出しが行なわれる
場合には、選択されたロケーシヨンの出力が、不
図示のゲーテイング回路によりゲーテイングされ
て出力データバス１０４上に送出される。 通常のメモリ・アクセス動作が行なわれている
ときには、マルチプレクサ１４４は信号（MAP
PG SEL）とアドレス信号SA１４〜SA１９
とを、RAM１１２のモジユール１４０，１４２
のアドレス入力部へ転送している。マツピングさ
れ変換された、マツプト変換アドレス信号MTA
１４〜MTA２３は、バス・マルチプレクサ１１
６（第３図）へ送出される。信号MTA１４〜
MTA１６はシーケンス／コントロール・ロジツ
ク回路１０６へ伝達され、信号XA１４〜XA１
６を発生させるために使用される。 書込みプロテクト信号（WR PROT）は更
に、シーケンス／コントロール・ロジツク回路１
０６へも伝達され、この信号（WR PROT）が
活性状態であるハイ状態にあるときには、書込み
信号XGMWの出力は禁止されている。存在して
いないメモリ出力と、書込みプロテクト・イネー
ブル信号（EN WRP）との間でANDがとられ、
この信号（EN WRP）は変換装置２０が活性状
態にあるときに発生されている信号である。この
AND操作により得られるNP信号は、出力信号
として送出されるが、この構成例においては使用
されていない。 信号XA１４〜XA１６の発生はDMA転送のた
めに複雑化されており、それゆえ第５図にそれら
の信号の発生を更に詳細に示す。信号ACKがハ
イ状態にあつてDMA転送が実行中であることを
示しており、且つ、信号（−XMST）が不活性
状態であるハイ状態にあつて拡張バス（この場合
は使用されていない）が制御された状態にはない
ことを示しているときに、変換出力バツフア１５
２が、信号をゲーテイングして送出する。 DMAチヤネル１から入力しているアドレス入
力信号AEN１がロー状態にあれば、ページ・レ
ジスタ１１８の出力信号PA１６が自動的に信号
XA１６の信号源となる。もし信号AEN１がハ
イ状態にあれば、信号XA１６は信号XA１４及
びXA１５と共に、マルチプレクサ１５４の出力
信号に従つて定まる。マルチプレクサ１５４は、
Ａ入力信号として入力データ信号DX１４〜DX
１６を、またＢ入力信号としてページ・レジスタ
１１８のデータ信号PA１４〜Ｐ１６を、夫々受
け取つている。マルチプレクサ１５４へ入力する
選択信号は信号（EXP REG EN）に従つて定
まり、この信号（EXP REG EN）は、活性化
した状態にあるDMAチヤネルに関して拡張モー
ドが完全にイネーブル信号されているか否かを示
すための信号として、８対１マルチプレクサ１５
６から取り出される信号である。この８対１マル
チプレクサ１５６は、DMAモード・レジスタ１
１４から７つのEP入力信号を受け取つている。 入力している３つの選択信号PA４〜PA２は、
肯定応答信号ACKと、DMAチヤネルのアドレス
信号DAK４，ED１、並びにED０と、ページ・
メモリ・アドレス信号PA０〜PA３とをデコード
した結果に応じて決定される信号である。 信号PAM０〜PAM３はマルチプレクサ１６０
によつて発生されており、このマルチプレクサ１
６０は、Ａ入力信号としてアドレス・ラツチ回路
１３２から信号LA００〜LA０３を、またＢ入力
信号としてDMAアドレス・ラツチ回路１３０か
ら信号PG０〜PG３を、夫々受け取つている。マ
ルチプレクサ１６０のＡ入力信号は信号８０Ｈに
よつて選択される。この信号８０Ｈは信号ACK
がロー状態にあり、且つ、アドレス・ラツチ回路
１３２の信号LA７がハイ状態に、信号LA５，
LA６，LA８，LA９、及びLA１０がロー状態に
あるときに、活性状態となる。この信号８０Ｈは
従つて、８０Ｈから９FHまでの通常のページ・
レジスタ用ポート・アドレスのうちの１つのポー
ト・アドレスが、アクセスされていることを示す
信号である。 アドレス変換装置２０の具体的な構成が、第６
図〜第２０図に詳細に示されており、これより、
それらの図について説明をする。マツパRAM１
１２とこのマツパRAMに関連した制御回路が第
６図に示されている。ロジツク・ブロツク６０２
が、アドレス・バスＡ００〜Ａ２３からシステ
ム・アドレス入力信号IA２３〜IA２０を、信号
DISABLE MAP及び割込みリベクタリング信
号INT MAP DISと共に受取つている。この
ロジツク６０２は以下の出力信号を発生する。 IA20A＝IA20・IA20G …(4) GTIMG＝IA20A・IA21 ・IA22・IA23 …(5) NO MAP＝（DISABLE MAP ＋INT MAPDIS ＋GTIMG） …(6) EN WRP＝−NO MAP …(7) アドレス・マルチプレクサ１４４が、マツパ
RAM１１２のモジユール１４０と１４２へのア
ドレス入力を駆動している。通常動作の実行中に
は、マルチプレクサ１４４はシステム入力アドレ
ス信号IA１９〜IA１４を入力端子Ｂ１〜Ｂ６で、
そして制御レジスタ１０８の第３ビツトからのペ
ージ選択信号（MAP PG SEL）を入力端子Ｂ
７で受取つている。これらの信号はアドレス信号
MCA６〜MCA０として、マツパRAMのモジユ
ール１４０と１４２へ伝達されている。 一方、RAMアドレス・ラツチ１４６はシステ
ム・データ・バスから該当するアドレスを受取つ
ており、このアドレスは、適当ななＩ／Ｏ空間ア
ドレス（440h）のデコーデイングの際に信号
（−WR MAP Ｓ EL）が発生されるとラツ
チされる。続いてマツパRAMのセクシヨン１４
０と１４２の一方に関するアドレスがデコーデイ
ングされる際に信号（−MAP CS）が発生され、
それによつてマルチプレクサ６０６が、ラツチ６
０４に格納されているデータをRAMセクシヨン
１４０と１４２へアドレスとして転送する。ラツ
チ６０８と６１０は、適当なＩ／Ｏ空間アドレス
のデコーデイングによつて信号（−DATA
EN）及び信号（−RD MAP LO）、または信
号（−RD MAP HI）が発生されたときに、
RAMセクシヨン１４０，１４２からのデータ出
力をラツチする。それによつてゲート６１２，６
１４（これらのゲートは、ゲート信号によりイネ
ーブルされたときに各ラツチの出力信号をゲーテ
イングする単なるNANDゲートにより構成する
ことができる）が、該当する信号グループXD７
Ａ〜XD０ＡまたはXD３Ｂ〜XD０Ｂを転送し
て、出力データ・バス１０４上へ送出する。 DMAレジスタ１１８の制御ロジツクが第７図
に示されており、これより同図について説明す
る。アドレス・ロジツク７０２は、以下のロジツ
ク関係式に従つてページ・レジスタ・アドレス信
号Ａ５〜Ａ０を発生する。 PA5＝−ACK・（PMA6） ＋ACK・（IDAK4・EXP REG EN ・IDX16） …(8) PA4＝−ACK・（PMA3） ＋ACK・（IDAK4） …(9) PA3＝−ACK・（PMA0・−PMA2） ＋ACK・（IEDI） …(10) PA2＝−ACK・（PMA0・PMA1・PMA2 ＋PMA0・−PMA1・−PMA2） ＋ACK・（IED0） …(11) PA1＝−ACK・（PMA5・EXP REG EN） ＋ACK・（IDX15・EXP REG EN） …(12) PA0＝−ACK・（PMA4・EXP REG EN） ＋ACK・（IDX14・EXP REG EN） …(13) 以上から分るように、ACKが活性状態にある
ときには、アドレス入力はDMAチヤネル特定信
号IED０，IED１、並びにIED４により駆動され
て８本の別々のチヤネルに関連付けられた最大８
組までのレジスタ・セツトの中から１組のレジス
タ・セツトが選択され、また更に、このアドレス
入力は中位入力アドレス信号IDX１４〜IDX１６
によつても駆動され、それらの信号は選択された
組のレジスタの中から１個のレジスタを選択する
ものである。信号IDAK４は２バイト・チヤネル
を特定すると共に、シングル・バイト・チヤネル
のいずれかが選択されているときにはアドレスＡ
５の信号PMA０を遮断する。 DMAアクセスが実行中でなければ、信号ACK
は不活性状態にあり、そのためページ・レジスタ
１１８へのアドレス入力は、Ｉ／Ｏ空間アドレス
に応じた信号PMA０〜PMA６によつて駆動され
ている。 Ｉ／Ｏアドレス空間デコーダ・ロジツクが第８
図に示されており、このデコーダ・ロジツクはデ
コーダ８０６を含み、このデコーダ８０６はその
入力として、アドレス・ラツチ１３２から、ラツ
チされたアドレス信号LA０６〜LA０４を受取つ
ている。ゲート入力Ｇ１は信号LA１０により駆
動され、一方、反転ゲート信号は以下の機能を有
するロジツク回路８０２からの信号（−DIG2A）
及び信号（−D2G2B）により駆動されている。 −DIG1A＝−［（−ACK）・（LA15） ・（−LA14）・（−LA13） ・（−LA12）・（−LA11）］
…(14) −D2G2B＝−［（−LA09）・（−LA08） ・（−LA07）］ …(15) 従つてデコーダ８０６は、LA１０＝０（400H
ex）であり、しかもLA１５〜LA１１及びLA０
９〜LA０７が全て「０」であるときに、信号LA
０６〜LA０４をデコードするように動作する。 ロジツク回路８０４は以下のように信号（−
EN PGLOW）を発生する。 −EN PGLOW＝−（−EXP REG EN・−IXIOW・−80H・
（ −LA00・LA02＋LA01・LA02＋−LA00・−LA01））…(1
6) ANDゲート８１４がこの信号を、信号（−
LA431W）と組合わせており、それによつて、ペ
ージ・レジスタ１１８のセクシヨンのうちのアド
レス線TA２３〜TA１７を駆動しているセクシ
ヨンの書込みイネーブルが、そのセクシヨンのた
めの直接Ｉ／Ｏ空間アドレスに応答して、また
は、CPUがクローン・モードで従来のシステ
ム・ページ・レジスタを、ないしはスペシヤル・
クローン・モードでマツチング・レジスタの一方
をアドレスするときに、行なわれるようになつて
いる。更に詳細に説明すると、（WP PG LO）
が活性状態となるのは、拡張モードが特定のチヤ
ネルについて不活性状態となつているときであつ
て、しかも、IXIOW（活性状態であるロー状態の
信号）がＩ／Ｏ書込みが実行中であることを表示
しているときであつて、しかも、信号８０Ｈ（活
性状態であるロー状態となつている）が８０Ｈ〜
８FHの１つのアドレスを表示していると共に、
この領域におけるＩ／Ｏロケーシヨン０，８，
４，Ｃ，５，Ｃ，６，Ｅのうちの１つが、アドレ
スされていない状態にあるときである。信号（−
WR PG LO）は従つて、拡張モードにないと
きには各チヤネルの第１番目のレジスタへの書込
みをイネーブルしており、これによつてこのレジ
スタが、スペシヤル・クローン・モードにおける
対応するシステム・レジスタを、エミユレートす
ることができるようになつている。 ロジツク回路８２０は、信号（IM IO）（メ
モリのIOが活性化されていることを表わす）、信
号（IXIOR）（IO読出しが活性化されていること
を表わす）、信号（GT１MG）（１メガバイト以
上であることを表わす）、及び信号（−LA２０
Ｈ）（アドレス２０Ｈ〜２FHを表わす）を受取
り、そしてそれらに応答して以下の信号を発生す
る。 DISABLE MAP ＝−（IM IO・EN MAP） …(17) XEEN＝−（LA20H・−IXIOR） …(18) XFEN＝−（LA10H・−IXIOR） …(19) DMWR＝GTIMG・DWIM …(20) 信号（DISABLE MAP）は、信号（IXP）
（第３図）のデイスエーブル信号として利用され、
マツピングRAMから送出されるデータのゲーテ
イングを行なう。信号（XEEN）と信号
（XFEN）とは、DMAモード・レジスタ１１４
及び制御レジスタ１０８の内容を出力データ・バ
ス１０４上へ送出する際のゲーテイングに用いら
れる。信号（DMWR）（マツプ書込みデイスエ
ーブル）は、出力メモリ読出し書込みゲート信号
を発生する際に用いられる。 第９図はゲーテイングされたメモリの読出し出
力信号（OXGMR）と書込み出力信号
（OXGMW）とを発生するための回路を示す。信
号（OXGMW）はORゲート９０４によつて、入
力書込みゲート信号（IMWIN）とフリツプ・フ
ロツプ９０６の出力との論理和として発生され
る。フリツプ・フロツプ９０６はそのデータ入力
が以下の信号（PMWG）によつて駆動されてお
り、 PMWG＝WR DR0T・EN WRP＋DMWR
…(21) また、そのリセツト入力が信号（−EN
MAP）に接続されている。ゲート入力は、入力
アドレス・ラツチ・イネーブル信号（IALE）に
接続されている。 同様に、ORゲート９０８が、入力メモリ読出
し信号（IMRIN）を受取り、この信号とフリツ
プ・フロツプ９１０のＱ出力とのORを取ること
によつて出力読出しゲート信号（OXGMR）を
発生している。フリツプ・フロツプ９１０は、そ
のデータ入力では信号（DMWR）を、また、そ
のゲート入力ではアドレス・ラツチ・イネーブル
信号（IALE）を受取つている。そのリセツト入
力は信号（−EN MAP）に接続されている。 ロジツク９０２は更に、アドレス変換装置２０
によつて用いられる以下の信号を発生している。 ACK＝−IXACK …(22) TRIACK＝−AC …(23) INT MAP DIS ＝IXACK・（IA19−IA10＝０） …(24) 信号（INT MAP DIS）は、割込みが肯定
されており、しかもIA09より上の非拡張アドレ
ス信号が全て「０」であることを信号
（IXACK）が示しているときに、０〜1023の領
域の中のメモリ・ロケーシヨンがアドレスされて
いることを示しているときに、真状態となる。こ
の領域は、インテル８０８８〜インテル８０３８
６のプロセツサ・フアミリーの、ハードウエア定
義割込みベクタ格納領域である。 タイミング発生回路１０００が第１０図に示さ
れており、図示の回路は４個のカスケード式に接
続されたフリツプ・フロツプ１００２，１００
４，１００６、及び１００８を含んでいる。フリ
ツプ・フロツプ１００２はＩ／Ｏ読出しパルスま
たはＩ／Ｏ書込みパルスの発生によつてクロツキ
ングされたときに、または、信号出力イネーブル
ｘバス（OGNXB）が真状態となつたときに、セ
ツトされる。これによつて、残りの３個のフリツ
プ・フロツプ１００４〜１００８が入力クロツク
信号（ICLK）とこの入力クロツク信号の相補信
号とにによつてクロツキングされるにつれて、論
理状態「１」が同期してそしてシーケンシヤル
に、それらの３個のフリツプ・フロツプ１００４
〜１００８を通過して行くようになる。この論理
状態「１」信号がフリツプ・フロツプ１００６に
到達すると同時にこのフリツプ・フロツプ１００
６のQN出力は活性状態であるロー状態となり、
それによつて信号（−MAP CS）を発生し、こ
の信号はマルチプレクサ６０６を制御してマツピ
ングRAM１１２へのアドレス入力を選択させ
る。半クロツク・サイクル後に、フリツプ・フロ
ツプ１００８がセツトされてその出力QNが活性
状態であるロー状態とされ、それによつて信号
（−DATA EN）を発生し、この信号はマツピ
ングRAM１１２の書込みをイネーブルする。 第１１図は、割込みに対して肯定応答がなされ
たことを表わしている割込みフリツプ・フロツプ
１１０２を示す。フリツプ・フロツプ１１０２
は、入力割込み肯定信号によつてクロツキングさ
れたときに、セツトされて信号（INTA Ｆ
Ｆ）を発生する。このフリツプ・フロツプは、制
御レジスタ１０８にその第５データ・ビツトがセ
ツトされた状態で書込みが行なわれるときに、ま
たは、システム・リセツト信号（IXRES）に応
答して、リセツトされる。 第１２図は、入力アドレスIA１５〜IA００を
受取り、そして夫々、ラツチされたアドレスIA
１５〜IA００を出力する、メモリ・アドレス・
ラツチ１３２の構成を示している。このラツチ１
３２は入力アドレス・ラツチ・イネーブル信号
IALEによつてクロツキングされる。 割込み応答検出信号を発生するための回路が第
１３図に示されている。割込みベクタ・タイプ・
ラツチ１１０が、割込みコントローラ５４が入力
割込み肯定応答信号（IINTA）に応答して発生
した割込みバクタ・タイプを、入力データ信号
ID７〜ID０から受取つてラツチする。ロジツク
回路１３０２は、割込み肯定応答フリツプ・フロ
ツプ１１０２がセツトされた状態にあり、しか
も、現在アドレス信号IA０９〜IA０２が割込み
ベクタ・タイプ・ラツチ１１０に格納されている
割込みベクタ・タイプSL７〜SL０と一致してい
るときには、以下のようにベクタ比較信号
（VEC COMP）を発生する。 VEC COMP＝INTA Ｆ Ｆ ・VEC MAT CH＋TNMI …(25) 信号（TNMI）は、以下の関数に従つて発生
され、 TNMI＝INMI・（−IA02）・IA03 ・（−IA04）・（−IA05） ・（−IA06）・（−IA07） ・（−IA08）・（−IA09） …(26) この関数は、入力ノンマスカブル割込み信号
（INMI）が、ハードウエア定義ノンマスカブル
割込みベクタ格納ロケーシヨン0000：0008H、
0000：000BHの１つがアドレスされているとき
に、活性状態となつていることを表わしている。
従つて、信号（VEC COMP）を用いて、割込
みベクタのアドレスの変換を禁止することができ
る。 ページ・レジスタＩ／Ｏアドレス・マルチプレ
クサ回路１４０２が第１４図に示されている。こ
の回路はDMAアドレス・ラツチ１３０を含み、
このラツチはＩ／Ｏアドレス入力をデコードして
得られた信号（−WR PG SEL）に応答して、
入力データ信号ID０〜ID６を受取つてラツチす
る。マルチプレクサ１６０は、ラツチされたアド
レス信号の下位４桁のビツトDMALA０〜
DMALA３をそのＢ入力に受取つており、また、
ラツチされたアドレス信号LA００〜LA０３をそ
のＡ入力に受取つている。 クローン・モード・ページ・レジスタの１つが
アドレスされている場合を除き、信号８０Ｈは不
活性状態であるハイ状態となつており、また、信
号PMA０〜PMA６はDMAアドレス・レジスタ
１３０の内容を反映している。これは、CPUの、
DMAページ・レジスタ１１８の内部の41個のレ
ジスタのうちの選択された１個のレジスタに対す
る読出し動作ないし書込み動作をイネーブルし、
斯かる動作は、最初にＩ／Ｏアドレス空間ポート
４３０Ｈを使用して選択されたアドレスのDMA
アドレス・レジスタ１３０への書込みを行ない、
その後に、夫々ポート４３１Ｈないしポート４３
２Ｈの上位ないし下位のページ・レジスタ・セク
シヨンのうちの選択されたセクシヨンの読出しま
たは書込みを行なうことによつて、実行される。 従来のクローン・モードATページ・レジスタ
の各々は、110のアドレス空間８０〜８FHの内
部に位置している。これらのＩ／Ｏ空間アドレス
のうちの１つが送出されると、信号８０Ｈが活性
状態であるロー状態となり、それによつてAND
ゲート１４０４，１４０６、及び１４０８がデイ
スエーブルされ、そしてマルチプレクサ１６０
が、ラツチされているアドレス信号LA００〜LA
０３を出力信号PMA０〜PMA４として送出す
る。これらの４つの信号があれば、８個のクロー
ン・モードDMAレジスタを互いに識別し、そし
て選択されたレジスタの従来のAT Ｉ／Ｏ空間
ポートアドレスに書込みが行なえるようにするの
には充分である。このことは、これらの８個のレ
ジスタに対するクローン・モードと拡張モードと
の、デユアル・モードのアドレツシングを容易な
ものとしており、それによつて、それらのレジス
タが、Ｉ／Ｏコントローラ１８の内部に収容され
ている８個の従来の対応するレジスタを追跡する
ことができるようになつている。 第７図に関する説明において、アドレス・ロジ
ツク７０２がページ・レジスタ１１８のアドレス
端子へ、PMA０〜PMA６のＩ／Ｏアドレス信号
か、またはDMAページ・レジスタ選択信号IED
１，IED０，IDAK４、及びIDX１６−IDX１４
かの、いずれか一方を転送するマルチプレクサと
して動作していることを再度銘記されたい。 第１４図は、ラスト・インストラクシヨン・ア
ドレス・レジスタ（最新命令アドレス・レジス
タ）１２４を詳細に示している。このレジスタ
は、入力命令取り出し信号（IINSF）が活性状態
であるロー状態にある間に入力クロツク信号
（ICLK）によつてクロツキングされると、入力
アドレス信号IA１６〜IA２３を入力として受取
る。ゲート１５０２は、Ｉ／Ｏ読出し信号
（IXIOR）が活性状態であるロー状態である間に
命令取り出しレジスタ１２４のＩ／Ｏアドレスが
デコードされたことを信号（−IPORT）（450H）
が示したときに、ラツチ１２４の出力が出力デー
タ・バス１０４に接続されるようにするものであ
る。このゲート信号は続いて反転され、それによ
つて出力イネーブル信号（XGEN）が発生され
る。 主に入力及び出力のバツフアリングとゲーテイ
ングとを行なつている混成ロジツク回路の説明を
行なえば、このアドレス変換装置の説明は完了す
る。第１６図に示すように、信号DPA１４及び
信号DPA１５が信号（−RD PG HI）によつ
てゲーテイングされ、それによつて、ページ・レ
ジスタの上位の部分が読出される際の出力デー
タ・バスへのゲーテイングのための信号
（XD0C）と信号（XD1C）とが発生される。 第１７図は、DMAページ・レジスタ１１８の
下位バイトがＩ／Ｏアドレス空間内において読出
される際に、この下位バイトを出力データ・バス
１０４へゲーテイングするためのゲート１７０２
を示す。第１８図は、DMAモード制御レジスタ
１１４の出力を、信号XD６Ｅ〜XD０Ｅとして、
出力へゲーテイングするためのゲート１８０２を
示す。第１９図は、この制御レジスタのデータ
を、信号XD０Ｆ〜XD４Ｆ及び信号XD６Ｆ〜
XD７Ｆとして、出力ゲーテイングするためのゲ
ート１９０２を示す。第５ビツトは割込みリセツ
ト・ビツトであり、読み出されないことに注意さ
れたい。 データ・バスに対する双方向接続構造が第２０
図に示されている。説明のために述べておくと、
末尾に「Ａ」が付された「XD0」は、マツピン
グRAM１１２の下位ビツトに関するもの、「Ｂ」
が付されているのは上位ビツトに関するもの、
「Ｃ」を付されているのはページ・レジスタ１１
８の下位ビツトに関するもの、「Ｄ」が付されて
いるのは上位ビツトに関するもの、「Ｅ」が付か
れているのはモード制御レジスタ１１４に関する
もの、「Ｆ」が付されているのは制御レジスタ１
０８に関するもの、そして末尾の「Ｇ」は最新命
令アドレス・レジスタ１２４を表わしている。 信号（INSF）は受取られるとバツフアリング
され、そして新たに信号（IINSF）として指定さ
れる。同様にして、入力アドレス信号Ａ００〜Ａ
２３は受取られるとバツフアリングされて、新た
に信号IA００〜IA２３として指定される。Ｘバ
ス入力アドレス信号DX１４〜DX１６は、各々、
バツフアリングされて新たに信号IDX１４〜IDX
１６として指定される。 出力アドレス信号OXA１４〜OXA１６につい
ては、それらはバツフアリングされ、そして信号
XA１４〜XA１６として、XAバス８６へゲーテ
イングされる。 ゲーテイングされたメモモリ読出し信号
（OXGMR）並びにメモリ書込み信号
（OXGMW）は、バツフアリングされ、そして信
号（XGMR）及び信号（XGMU）として、それ
らの夫々の出力へゲーテイングされる。それらの
信号は以下のようにしてゲーテイングされる。 XG GATE＝TRIACK・IXMST …(27) 変換出力アドレス信号OTA１７〜OTA２３
は、バツフアリングされ、そして信号
（TRIXMST）によつてゲーテイングされた後
に、信号TA１７〜TA２３として、TAアドレ
ス・バスへ出力される。 入力信号EB０，EB１，DAK４、及びXIOR
は、バツフアリングされ、そして新たに夫々、信
号IEB０，IEB１，IDAK４、及びIXIORに指定
される。また入力信号XIOW，XRES，Ａ２０
Ｇ，CLK、及びAEN１は、バツフアリングさ
れ、そして新たに夫々、信号IXIOW、IXRES、
IA２０Ｇ、ICLK、及びIAEN１に指定される。 割込みに関する入力信号XACK，XNST，
NMI，INTA、及びMNIOは、バツフアリング
され、そして新たに夫々、信号IXACK，
IXNST，INMI，INTA、及びIM IOに指定さ
れる。メモリ・アクセス入力信号MWIN，
MRIN、及びALEは、バツフアリングされて、
新たに信号IMWIN，IMRIN、及びIALEに指定
される。 出力信号ONP，OEWXB、及びOTA１４〜
OTA１６は、バツフアリングされ、そして更に
ゲーテイングされることなく、それらの出力端子
へ夫々、信号NP，EMXB、及びTA１４〜TA
１６として、接続される。 以上、本発明に係るアドレス変換装置を含むコ
ンピユータ・システムの具体的な構成を示して説
明してきたが、本発明がこの構成に限定されるも
のではないことは明らかである。従つて、添付の
請求の範囲の範疇に包含される、変更態様、別態
様、ないし同等の態様の構成もまた、本発明の範
疇に包含されるものと解釈されるべきである。