JPH05257803A - 仮想記憶空間管理方法及びアドレス計算装置 - Google Patents

Abstract

(57)【要約】 【目的】 単一の大きな仮想空間上に小さな仮想空間上
で動作するよう作成されたプログラムを複数個まとめて
効率よく配置出来るような仮想記憶空間管理方法を提供
すること。 【構成】 小さな仮想空間用プログラムの実行中に使う
実効アドレスを適当なアドレスベースによる上位ビット
と各仮想アドレスの下位ビットを結合して求める。アド
レスベースをプログラム開始アドレスの上位ビットに代
えて、これを実行中固定してもよい。小さな仮想空間で
の仮想アドレスと同じ仮想アドレスを持つ互換モード領
域を用いて小さな仮想空間用プログラムを実行してもよ
い。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、仮想記憶機構を有する
計算機システムにおける仮想記憶空間管理方法に関する
ものである。

【０００２】

【従来の技術】最近の計算機システムにおいては、シス
テムの高性能化にともなう処理の大量化によりプログラ
ムやデータの実行空間であるアドレス空間の拡大が進ん
でいる。

【０００３】そして、現状では、３２ビットアドレス空
間の計算機システムが主流であるが、より高性能な６４
ビットのアドレス空間をもつ計算機システムも発表され
実用化されつつある。

【０００４】ところで、このような新しい計算機システ
ムの実用化にともない専用のプログラムも同時に開発さ
れているが、当面は、従来のプログラムを流用すること
が多く、このためあらかじめシステムのアーキテクチャ
ーや命令コードをファミリー化することにより既存のプ
ログラム資産を活用できるように配慮してある。

【０００５】ところが、このような既存のプログラムで
は、もともと利用しているアドレス空間が小さいことか
ら、大きなアドレス空間を利用しきれず効率が悪くな
る。

【０００６】例えば、図１９（Ａ）に示すように３２ビ
ット（３³²＝４Ｇ（ギガ））のアドレス空間９０にプロ
グラム９１と空き９２を有するようなシステムを、その
まま図１９（Ｂ）に示すように６４ビット（２⁶⁴＝（４
Ｇ）² ）のアドレス空間９３をもつシステムに移植する
と大部分の空間が空き９２となり、６４ビット空間の特
長をまったく生かせないどころか空間資源のムダになっ
てしまう。

【０００７】そこで、空きの空間を減らして効率的にシ
ステムを利用できるように図１９（Ｃ）に示すように複
数のプログラム９１−１，９１−２，９１−３を１つの
アドレス空間９３に配置することが考えられている。

【０００８】このようないわゆる単一仮想記憶方式は、
図１９（Ｄ）に示すように、従来システムにおいて複数
のプログラム９１−１，９１−２，９１−３を複数の空
間９０−１，９０−２，９０−３に分けて実行していた
いわゆる多重仮想記憶方式に較べて、１つのアドレス空
間に集約できるので、空間切り替えのオーバーヘッドが
なくなり効率的な実行が期待できる。

【０００９】より詳細に述べると、多重仮想記憶方式と
は、図１９（Ｄ）に示されるように各々のプログラムを
個別の仮想記憶空間を割り当てる方式であり、この方式
では、実行プログラムの終了や入出力待ち、ＣＰＵ消費
時間超過によるタイマ割込みなどによって実行プログラ
ムを切り替える、いわゆるコンテクスト・スイッチング
を行う場合には、現在の実行状態をセーブした後、仮想
記憶空間ごと入れ替えて次にスケジューリングされるプ
ログラムの実行状態をリストアしスイッチングするが、
多重仮想記憶方式では特に複数の実行プログラムが互い
に通信しながら一つの処理を進める場合、コンテクスト
・スイッチング、つまり仮想記憶空間の切り替えのオー
バーヘッドが大きいという欠点が指摘されている。

【００１０】コンテクスト・スイッチングのオーバーヘ
ッドの原因としては、コンテクスト・スイッチングに伴
ない、トラップ処理およびカーネル・コードが実行され
ることや、コンテクスト・スイッチングに伴ない、ＴＬ
Ｂ（Translation Look-aside Buffer）やデータキャッ
シュの無効化処理を行なうこと、などが挙げられ、特に
後者のキャッシュの一貫保持に関連した処理に要する時
間が大きいといわれている。

【００１１】一方、単一仮想記憶方式は、図１９（Ｃ）
に示されるように複数のプログラムを同一の仮想記憶空
間に格納し、かつ格納したプログラムのアドレスが重複
しないように各アドレスに対応するプログラムは唯一と
する方式であり、この単一仮想記憶方式では、複数の実
行プログラムが通信しながら一つの処理を進める場合、
全ての実行プログラムが一つの仮想記憶空間に格納され
ているため、仮想記憶空間を切り替えずに単純な分岐命
令で別の実行プログラムを実行できることが挙げられ
る。

【００１２】このような単一仮想記憶方式によれば、多
重仮想記憶方式に比較して実行プログラムの高速実行が
可能となり、ある特定の仮想アドレスを有する実行プロ
グラムは唯一であることから、コンテクストスイッチン
グ、すなわち実行プログラムを切り替える時に、キャッ
シュ一貫性保持操作をしなくてもよい。

【００１３】

【発明が解決しようとする課題】ところで、このような
単一仮想記憶方式の採用に当たっては、従来の多重仮想
記憶方式の下で開発されたプログラムの移植性（バイナ
リ互換性という）が必須である。すなわち、従来の多重
仮想記憶方式のオペレーティング・システム上には膨大
なソフトウェア資産の蓄積があり、それらの資産を利用
できることが単一仮想記憶方式の新しいオペレーティン
グ・システムの重要な機能の一つとして要求される。

【００１４】多重仮想記憶方式の下で作成された実行プ
ログラムを単一仮想記憶方式に基づくオペレーティング
・システムにそのまま移植すると、各プログラムは空間
のどこに配置されるかで開始アドレスが異なってしまう
ためそのままでは実行できない。即ち、多重仮想記憶方
式の場合、各々の仮想記憶空間に割り付けられたプログ
ラム毎にそれぞれのコードを含んでいるので、単一仮想
記憶方式のオペレーティング・システムに、多重仮想記
憶方式で開発されたバイナリプログラムを移植した場
合、同一番地に異なるプログラムが割り付けられること
になり、矛盾が生ずる。この結果、あるプログラムの実
行を指示しても、他のプログラムのコードが実行されて
しまう場合がある。

【００１５】又、被移植プログラムの中に、データアク
セスする絶対仮想番地や分岐先絶対仮想番地が含まれて
いると、移植先のシステムにおいてもそれらをその絶対
仮想番地に割り付けないと、バイナリプログラムの実行
が不能となる。

【００１６】これを解決するため、プログラムがソース
プログラムの形で供給されていると、プログラムの開始
アドレスを再計算してコンパイルし直し、実行（バイナ
リ）モジュールを作り直すことが考えられており、これ
を用いることで６４ビット空間に再配置して実行するこ
とも可能である。

【００１７】ところが、ソースプログラムがなく実行モ
ジュールしかないような場合には、プログラムの開始ア
ドレス、プログラム内でのジャンプ先、コール先アドレ
ス等を変えられないため、図１９（Ｃ）に示すように開
始アドレスをずらしてプログラムを複数配置して実行す
ることはできなかった。

【００１８】一方、新しい機種と従来の機種との間でソ
フトウェアの互換性を保つための方法としては、主に二
通りの方法が考えられる。一つはソフトウェアによるエ
ミュレーションであり、もう一つはハードウェアによる
エミュレーションであり、いずりも一長一短がある。ソ
フトウェアによるエミュレーションは実現が容易である
が、実行速度が遅いという欠点がある。ハードウェアに
よるエミュレーションは回路構成が複雑になるが、実行
速度に関しては従来の機種と同等か、またはそれ以上の
性能を有するという特長を持つ。

【００１９】従来の機種のエミュレーションをハードウ
ェアによって実現するため、通常実行モードとは別に従
来の機種との互換モードを備え、この互換モードにおい
て従来の機種のソフトウェアをバイナリレベルで実行で
きるようにすることがある。その際、新しい機種か従来
の機種より広いアドレス幅を持っている場合、互換モー
ドにおいては、アドレス指定ビット列のうち下位ビット
のみを抽出して使用することが行なわれる。

【００２０】この場合、アドレス指定ビット列のうち、
従来の機種の持っていたアドレス幅のビットより上位の
ビットは使用されない。しかし、新しい機種の持つアド
レス空間の中で同じ下位ビットを持つアドレスは多数あ
るので、上位ビットを別に指定する必要がある。一つの
実現方法として、上位ビットを０でマスクする方法があ
る。これにより、アクセスされるアドレスは、アドレス
空間の中でアドレス値が最も小さい領域になる。このよ
うに上位ビットを０でマスクする方法は、実現が容易で
あるが、上位アドレスが０に固定されているために、ア
ドレス空間の一部しか使用できない。

【００２１】図２０に、この方式によるアドレス指定装
置のブロック図を示す。まず、アドレス指定ビット列の
上位ビット９４を０でマスクすることにより、下位ビッ
ト９５を拡張する。そのようにして構成されたアドレス
９６により、記憶装置９７にアクセスを行なう。この方
式によるアドレス指定装置を用いた例として、例えばイ
ンテル社のＣＰＵである８０４８６では、仮想８０８６
モードを実現している。の仮想８０８６モードでは、３
２ビットのアドレス幅を持つ新しい機種の上で、それよ
り小さいアドレス幅を持つ従来の機種である８０８６の
コードをそのまま実行することができる。

【００２２】このように仮想８０８６モードにおいて
は、従来の機種である８０８６のコードがそのまま実行
できる。しかし、このモードでは上位アドレスを全て０
でマスクしてしまうので、新しい機種がアクセスできる
４ＧＢの仮想アドレス空間のうち、下位１ＭＢの固定さ
れた仮想アドレス空間しか実際に利用できないという欠
点を持つ。そこで、ページテーブルを変えることによっ
て全物理アドレス空間を利用することを可能としている
が、ページテーブルの切替のオーバーヘッドが大きく、
また保護モードの設定が複雑になってしまう。

【００２３】本発明は、上記事情に鑑みてなされたもの
で、仮想記憶空間を拡大した場合にもプログラムを変更
することなく仮想空間上に効率的に配置することかでき
る仮想記憶空間管理方法を提供することを目的とする。

【００２４】更に、本発明は、上記のような問題を伴な
うことなく、多重仮想記憶方式のオペレーティング・シ
ステムにおいて実行されるプログラムを単一仮想記憶方
式のオペレーティング・システムに移植できる互換モー
ドを備えた仮想記憶空間管理方法を提供することを目的
とする。

【００２５】更に、本発明は、互換モードにおいても新
しい機種におけるアドレスビットの全てを利用すること
により、新しい機種の広いアドレス空間の利用を実現で
きるアドレス指定装置を提供することを目的とする。

【００２６】

【課題を解決するための手段】本発明は、上記課題を解
決するため、（ａ） 複数の第１タイプアドレス空間に
割り当てられるよう作成され、各々は第１タイプアドレ
ス空間より大きなサスイズを持つ第２タイプアドレス空
間に割り当てられるよう作成された第２タイププログラ
ムと区別されている第１タイププログラムを、複数個ま
とめて第２タイプアドレス空間に単一仮想記憶方式で、
仮想アドレス同志で重複のないように割り当てる段階
と、（ｂ） 実行する各第１タイププログラムについ
て、該各第１プログラムが第２タイプアドレス空間内で
割り当てられた領域の仮想アドレスに適当な上位ビット
を指定するアドレスベースを登録する段階と、（ｃ）
該各第１タイププログラムの実行中に使う実効アドレス
を、上記（ｂ）で登録した該第１タイププログラムのア
ドレスベースと、該各第１タイププログラムが第２イプ
アドレス空間内で割り当てられた領域の仮想アドレスの
下位ビットとを結合して計算する段階と、から成ること
を特徴とする。

【００２７】又、本発明は、（ａ） 複数の第１タイプ
アドレス空間に割り当てられるよう作成され、各々は第
１タイプアドレス空間より大きなサスイズを持つ第２タ
イプアドレス空間に割り当てられるよう作成された第２
タイププログラムと区別されている第１タイププログラ
ムを複数個と、少くとも１つの第２タイププログラムと
を、まとめて第２タイプアドレス空間に単一仮想記憶方
式で、仮想アドレス同志で重複のないように割り当てる
段階と、（ｂ） 現在実行中プログラムを、実行中に遭
遇した命令の命令フィールドに基づいて、第１タイププ
ログラムか第２タイププログラムのどちらかに決定する
段階と、（ｃ） 上記（ｂ）で現在実行中プログラムが
第１タイププログラムと決定された時、該現在実行中プ
ログラムの実行中に使う実効アドレスを、該現在実行中
プログラムの第２タイプアドレス空間における開始アド
レスの上位ビットと、該現在実行中プログラムが第２タ
イプアドレス空間内で割り当てられた領域の仮想アドレ
スの下位ビットとを結合して計算する段階と、から成る
ことを特徴とする。

【００２８】又、本発明は、（ａ） 複数の第１タイプ
アドレス空間に割り当てられるよう作成され、各々は第
１タイプアドレス空間より大きなサスイズを持つ第２タ
イプアドレス空間に割り当てられるよう作成された第２
タイププログラムと区別されている第１タイププログラ
ムを複数個と、少くとも１つの第２タイププログラムと
を、まとめて第２タイプアドレス空間に単一仮想記憶方
式で、仮想アドレス同志で重複のないように割り当てる
段階と、（ｂ） 現在実行中プログラムが、第１タイプ
プログラムか第２タイププログラムのどちらであるかを
示す指定を与える段階と、（ｃ） 上記（ｂ）で現在実
行中プログラムが第１タイププログラムと指定された
時、該現在実行中プログラムの実行中に使う実効アドレ
スを、該現在実行中プログラムの第２タイプアドレス空
間における開始アドレスの上位ビットと、該現在実行中
プログラムが第２タイプアドレス空間内で割り当てられ
た領域の仮想アドレスの下位ビットとを結合して計算す
る段階と、から成ることを特徴とする。

【００２９】又、本発明は、（ａ） 複数の第１タイプ
アドレス空間に割り当てられるよう作成され、各々は第
１タイプアドレス空間より大きなサスイズを持つ第２タ
イプアドレス空間に割り当てられるよう作成された第２
タイププログラムと区別されている第１タイププログラ
ムを、複数個まとめて第２タイプアドレス空間に単一仮
想記憶方式で、仮想アドレス同志で重複のないように割
り当てる段階と、（ｂ） プログラムが恒久的割り当て
られず、各第１タイプアドレス空間において各第１タイ
ププログラムが割り当てられることになっていた仮想ア
ドレスと同一の仮想アドレスを有し、該各第１タイププ
ログラムを第２タイプアドレス空間内で実行する際に使
われる互換モードアドレス領域を設ける段階と、（ｃ）
該各第１タイププログラムを、上記（ｂ）で設けた第
２タイプアドレス空間の互換モードアドレス領域に、該
各第１タイププログラムの実効中一時的に設定して該各
第１タイププログラム実行する段階と、から成ることを
特徴とする。

【００３０】又、本発明は、アドレス空間内の仮想アド
レスに割り当てられたプログラムの実行中に使われる実
効アドレスを計算するアドレス計算装置であって、実効
アドレスの上位ビットを指定するアドレスベースを設定
するアドレスベース設定手段と、該プログラムが割り当
てられたアドレス空間内の仮想アドレスの１つについて
のアドレスビット系列の下位ビットを選択的に抽出して
実効アドレスの下位ビットを指定するオフセットを設定
するオフセット設定手段と、上記アドレスベース設定手
段により設定されたアドレスベースを上位ビットとし、
上記オフセット設定手段により設定されたオフセットを
下位ビットとして、結合することで実効アドレスを得る
結合手段と、から成ることを特徴とする。

【００３１】

【作用】この結果、本発明によれば、１つの大きな仮想
空間上に複数の小さなプログラムを配置し、かつ各プロ
グラムに一切の変更を加えることなく実行することがで
きる。これにより、単に、大きな仮想空間に、そのまま
小さなプログラムを配置するのと異なり、未使用の空間
を大巾に減らすことができるとともに、１つの大きな空
間に複数のプログラムが一度に配置できることから、複
数のプログラムを動作させる際の空間切り替えオーバー
ヘッドをなくすこともできる。

【００３２】又、本発明により、従来の多重仮想記憶方
式のオペレーティング・システム上で動作するプログラ
ムは、移植先においても独立した仮想記憶空間に割り当
てられことにより、従来の実行環境と同じ仮想アドレス
が割り付けられ、実行可能となる。

【００３３】また、一つの仮想記憶空間に複数の実行プ
ログラムが含まれており、そのうち特定の一つのプログ
ラムが従来の多重仮想記憶方式のオペレーティング・シ
ステムで開発されたものとする。このとき、被移植プロ
グラム内には移植前の環境の絶対アドレスが含まれてお
り、そのままでは実行不能である。このような場合、本
発明では上述のような実効アドレス計算を利用すること
で、被移植プログラムの仮想アドレス領域を移植前の仮
想アドレス領域から、移植先の仮想アドレス領域に実行
時に自動的に変換することで、絶対アドレスを含むプロ
グラムについても実行可能となる。

【００３４】即ち、本発明は従来機種との互換モードで
は従来のプログラムを実行する場合にアドレス空間のサ
イズを切り替えるとともに、仮想アドレスを物理アドレ
スに変換するページテーブル上の仮想アドレスは各実行
プログラムで異ならせておき、アドレス空間のサイズを
狭めた際のプロセスからの見かけの仮想アドレスを同一
にすることにより多重仮想記憶方式を実現することを特
徴とする。換言すれば、一つの仮想記憶空間（一つのペ
ージテーブルで表現される空間）内に複数の実行プログ
ラムが含まれている場合、そのうちの特定の実行プログ
ラムを実行するに当たってオペレーティング・システム
がアドレッシングモードを切り替える指示を行ない、プ
ロセッサが自動的に変換テーブルの仮想アドレスの値の
別の仮想アドレスに変換するようになる。

【００３５】又、本発明によると、従来の機種との互換
モードでは、従来のプログラムやデータがアドレスベー
スから始まり、オフセットのビット数で決定される領域
のアドレスに入ることになるので、アドレスベースとオ
フセットの結合によって新しい機種がアクセスできるア
ドレス空間を有効に利用できることになる。

【００３６】

【実施例】以下、本発明の実施例を図面に従い説明す
る。

【００３７】以下の各実施例では、アドレス空間が３２
ビットであった計算機システム上のプログラムを６４ビ
ットの計算機システムで実行させる場合について述べる
が、本発明は、これに限定されるものではなく、任意の
情況に適宜適用可能である。

【００３８】図１は、本発明の第１実施例における仮想
空間内のプログラムの配置を示すものである。この場
合、１は６４ビット（２⁶⁴＝（４Ｇ）² バイト）のアド
レス空間で、このアドレス空間１には、従来の３２ビッ
ト用プログラム１１，１２，１３（プログラム−１，プ
ログラム−２，プログラム−３）と６４ビット用のプロ
グラム１４（プログラム−４）およびＯＳ１５を配置し
ている。

【００３９】この場合、３２ビット用のプログラム１
１，１２，１３は、最大サイズが２³²＝４Ｇバイトであ
り、これらのプログラム１１，１２，１３は、４Ｇバイ
トのサイズを持つブロック１−１，１−２，１−３に配
置し、また、６４ビット用のプログラム１４は、４Ｇバ
イト以上のサイズの場合もあり、この例では１２Ｇバイ
トか目から配置している。さらに、ＯＳ１５は、プログ
ラム１１〜１４を制御する６４ビットシステム用のオペ
レーティング・システムであるこの第１実施例では、プ
ログラムを実行するプロセッサ内のレジスタ構成は、図
２に示すように汎用レジスタ３１、その他のレジスタ３
２、プログラムカウンタ（ＰＣ）３３、プログラムステ
ータスワード（ＰＳＷ）３４、アドレスベースレジスタ
３５、スタックポインタ（ＳＰ）３６からなっている。

【００４０】ここで、アドレスベースレジスタ３５は、
３２ビットプログラムを実行する際にそのプログラムが
６４ビット空間を４Ｇバイトごとに分割した領域のブロ
ック１−１，１−２，１−３のどれに存在しているかを
指示するための領域のアドレスベース領域開始アドレス
を示すものである。また、プログラムステータスワード
（ＰＳＷ）３４は、図３に示すようにアドレスベースレ
ジスタ３５を用いてアドレス計算を行うかどうかを指定
するアドレスベース有効フラグ３４１とその他の従来と
同様の各種フラグ３４２を有している。

【００４１】次にこの第１実施例において、６４ビット
マシンと３２ビットマシンで命令コードが同一である場
合に、上記６４ビットアドレス空間１へ実際にアクセス
を行うためのアドレス（以下実効アドレスと呼ぶ）の計
算処理について説明する。

【００４２】まず、プログラム１１の動作の説明をす
る。この場合、１１では６４ビットシステムでも３２ビ
ットシステムでもアドレス配置は変わらないので、プロ
グラムの変更なしに動作することができる。

【００４３】次に、プログラム１２と１３では、３２ビ
ットシステムと６４ビットシステムではアドレスの配置
がズレており、そのままでは動作しない。

【００４４】この場合、ＯＳ１５からプログラム１２へ
実行を移すと、ＯＳ１５がプログラム１２が３２ビット
用のものであることをプログラム１２を空間１に配置す
る際にプログラム１２の属性情報を読んで知っている。
よってＯＳ１５はプログラムカウンタ３３にプログラム
１２の開始アドレスをセットする際に、プログラムステ
ータスワード（ＰＳＷ）３４のアドレスベース有効フラ
グ３４１をＯＮにし、アドレスベース値として１を入れ
て４Ｇバイト分のズレがあることを指示する。

【００４５】これはプログラム１２の配置された空間が
６４ビット空間１中の４Ｇ番地からであり、プログラム
１２の開始番地が、仮に３２ビットシステムで１００番
地の場合、（４Ｇ＋１００）番地から実行しないと動作
しないからであり、このため、アドレスベース有効フラ
グ３４１をＯＮし、３２ビットシステムでの番地をアド
レスベースレジスタ３５の指定する上位３２ビットの値
に合成して４Ｇバイト分そっくりズラすようにしてい
る。ここで、図４に示すように実効アドレス３７は、プ
ログラムカウンタ（ＰＣ）３３の下位３２ビットとアド
レスベースレジスタ３５の値を合成したものとなるが、
これは単純なしくみでありオーバーヘッドはほとんど生
じない。

【００４６】また、この時点でＯＳ１５は、プログラム
１２の実行開始番地である（４Ｇ＋１００）番地を知っ
ているので、プログラムカウンタ（ＰＣ）３３に（４Ｇ
＋１００）をセットしている。しかし、この場合、アド
レスベース有効フラグ３４１がＯＮしているので、プロ
グラムカウンタ（ＰＣ）３３の上位３２ビットは無視し
てアドレスベースレジスタ３５の値との合成になり、実
効開始アドレスは（４Ｇ＋１００）番地となり、プログ
ラムカウンタ（ＰＣ）３３の値と実効開始アドレスは等
しくなる。

【００４７】次に、プログラム１２中に制御が移り、そ
の中でコール命令やジャンプ命令などの実行アドレスを
制御する命令やスタックポインタ等のアドレス空間中の
位置を示すレジスタを利用する命令やロード命令のよう
な仮想アドレス空間の位置を指定してそのデータを読み
書きする命令を実行するような場合を説明する。

【００４８】例えば、（４Ｇ＋１００）番地にジャンプ
命令があり、２００番地へ飛ぶ場合を考えると、この場
合、飛び先のアドレスは３２ビットモードのままなので
プログラムカウンタ（ＰＣ）３３にセットされる番地は
２００番地となり、そのままではプログラム１１の領域
に飛んでしまう。

【００４９】ところが、この場合、アドレスベース有効
フラグ３４１がＯＮになったままでいるので、実際に飛
んでいく先の実効アドレスは図５に示すようにプログラ
ムカウンタ（ＰＣ）３３の２００番地とアドレスベース
レジスタ３５の値との合成になり、実効アドレス３７は
（４Ｇ＋２００）番地となり、飛び先は正しいアドレス
となって正常に動作することができる。

【００５０】次に、リターン動作を実行する場合を考え
る。まず、コール動作時に使用していた汎用レジスタ３
１の内容はスタック領域に退避させてあるが、これを復
帰させる。この場合、スタックポインタ３６が指すアド
レスとアドレスベースレジスタ３５の値で実効アドレス
を求め、それが指すスタックの内容を汎用レジスタ３１
に復帰させるようになる。次に、スタック領域に退避さ
せてあった戻り番地を、プログラムカウンタ（ＰＣ）３
３にセットし、戻り番地に戻るようになるが、これも先
に説明したジャンプ命令同様にして、アドレスベースレ
ジスタ３５のアドレスベース値を利用して実効アドレス
を求め、そのアドレスへ戻れるようになる。

【００５１】次に、プログラム１２の処理が終了してＯ
Ｓ１５に戻る場合は、プログラム終了のためのシステム
コールを実行するが、マシン命令としてトラップ命令の
ような特殊な命令を用いるので、アドレスベース有効フ
ラグ３４１はＯＦＦに戻りアドレス変換の問題は関係な
くなる。

【００５２】なお、プログラム１３についても、上述し
たと同様である。

【００５３】次に、６４ビット用のプログラム１４の場
合には、アドレス変換の問題はもともとないので、ＯＳ
１５はアドレスベース有効フラグ３４１をＯＦＦのまま
で実行できる。

【００５４】例えば、プログラム１４の開始アドレスが
（１２Ｇ＋１００）の番地の場合は、図６に示すよう
に、その番地をプログラムカウンタ（ＰＣ）３３にセッ
トし、これをそのまま実効アドレス３７として実行すれ
ばよい。またプログラム１４内でのジャンプもアドレス
ベース有効フラグ３４１をＯＦＦのままでできるので全
空間を自由に飛びまわることができる。

【００５５】尚、この第１実施例はアドレスベース有効
フラグ３４を使わなくても実効アドレス計算が達成され
るよう以下の様に変更することが可能である。ここでア
ドレス制御命令（コール命令、ジャンプ命令、リターン
命令など）やロード命令などのアドレスを指定する命令
は、３２ビット用の命令と６４ビット用の命令の２種類
が存在するものとする。

【００５６】例えば、先の例で説明すると、３２ビット
用のプログラム１２の実行中にジャンプ命令等のアドレ
ス制御命令が現れたとすると、このジャンプ命令が３２
ビット用の命令ということが、そのマシンコードの命令
フィールドを解釈することによってわかるので、これに
基づいて飛び先のアドレスをセットする際に、プログラ
ムカウンタ（ＰＣ）３３の下位３２ビットをアドレスベ
ースレジスタ３５の値と合成し、これによりプログラム
カウンタ（ＰＣ）３３にセットされた値は（４Ｇ＋２０
０）番地となり、アドレスベース有効フラグ３４１を使
わなくても正しく動作が行われることになる。

【００５７】次に、本発明の第２実施例としてアドレス
ベース有効フラグ３４１とアドレスベースレジスタ３５
を使わなくても実効アドレス計算が達成されるものにつ
いて説明する。

【００５８】この第２実施例は、アドレス制御命令（コ
ール命令，ジャンプ命令，リターン命令などのアドレス
を指定して実行する命令）は、３２ビット用の命令と６
４ビット用の命令の２種類が存在する場合に適用され、
３２ビット用の命令を実行する場合の実効アドレスの計
算は、現在のプログラムカウンタ（ＰＣ）３３の上位３
２ビットをフィックスして変更されないようにすること
で達成される。

【００５９】例えば、先の例で説明すると、プログラム
１２中で３２ビット用のジャプ命令（２００番地へジャ
ンプ）が現れたとする。そして、プログラムカウンタ
（ＰＣ）３３が仮に（４Ｇ＋１００）番地を指している
ものとしてジャンプ命令を実行すると、この時のジャン
プ命令が３２ビット用の命令ということが、そのマシン
コードの命令フィールドを解釈することによってわかる
ので、飛び先のアドレスをセットする際に図７に示すよ
うにプログラムカウンタ（ＰＣ）３３の上位３２ビット
をフィックスし、そのままの状態で下位３２ビットのみ
を指定されたアドレスにセットする。これによりプログ
ラムカウンタ（ＰＣ）３３にセットされた値は（４Ｇ＋
２００）番地となり、正しく動作が行われることにな
る。

【００６０】また、リターン命令の場合も３２ビット用
リターン命令であるので、スタックにセーブされていた
アドレスをプログラムカウンタ（ＰＣ）３３の下位３２
ビットにセットし上位３２ビットはそのままの値を利用
することで対処することができる。

【００６１】なお、上述の第１実施例では、アドレスベ
ースレジスタの値をかえることにより４Ｇバイト以上離
れた所へ制御を移すことが可能であるのに対して、この
第２実施例では、飛び先は同じ４Ｇバイトごとの空間内
にしか飛んでいけない。

【００６２】また、この第２実施例の場合も特殊なフラ
グ領域を設けて、そのフラグがＯＮの時だけこのような
上位ビットマスクの動作を３２ビット用命令が現れた時
に行う構成も可能である。

【００６３】より詳細に述べると、図２のレジスタ構成
のプログラムステータスワード（ＰＳＷ）３４に、アド
レスベース有効フラグ３４１の代わりに、上位ビットを
フィックスして実効アドレス計算を行うかどうかを指定
するアドレスフィックス有効フラグを設ける。更にＯＳ
１５には次の実行する３２ビット用プログラムの開始ア
ドレスをプログラムカウンタ（ＰＣ）３３にセットする
と共に、このアドレスフィックス有効フラグをＯＮにし
て上位ビットフィックスの動作を有効とすることによ
り、３２ビット互換モードに遷移するための「ジャンブ
・アンド・エミュレート」命令と呼ばれれる特別な命令
を用意し、３２ビット用プログラムの実行時にこの「ジ
ャンブ・アンド・エミュレート」命令を使って３２ビッ
ト互換モードに入るようにする。

【００６４】そして、このアドレスフィックス有効フラ
グに基づいて、以下の様に実効アドレスの計算を行う。

【００６５】例えば３２ビット用のプログラム１２を実
行する場合に、ＯＳ１５は、プログラム１２の実行開始
番地（４Ｇ＋１００）を知っており且つこれが３２ビッ
ト用プログラムであることをプログラム管理テーブルか
ら知っているので「ジャンブ・アンド・エミュレート」
命令を使って、プログラムカウンタ（ＰＣ）３３に（４
Ｇ＋１００）をセットする。この時点では、アドレスフ
ィックス有効フラグはまたＯＮになっていないので、実
効アドレスは（４Ｇ＋１００）番地となり、プログラム
カウンタ（ＰＣ）３３の値と実効開始アドレスは等しく
なる。

【００６６】そして、この「ジャンブ・アンド・エミュ
レート」命令によりアドレスフィックス有効フラグがＯ
Ｎにされてプログラム１２中に制御が移り、その中でコ
ール命令やジャンプ命令などの実行アドレスを制御する
命令やスックポインタ等のアドレス空間中の位置示すレ
ジスタを利用する命令やロード命令のような仮想アドレ
ス空間の位置を指定してそのデータを読み書きする命令
を実行するような場合には、以下の様な処理行う。

【００６７】例えば、（４Ｇ＋１００）番地にジャンプ
命令があり、２００番地へ飛ぶ場合を考えると、この場
合、飛び先のアドレスは３２ビットモードのままなので
プログラムカウンタ（ＰＣ）３３にセットされる番地は
２００番地となり、そのままではプログラム１１の領域
に飛んでしまう。

【００６８】ところが、この場合、アドレスフィックス
有効フラグがＯＮになったままでいるので、実際に飛ん
でいく先の実効アドレスはプログラムカウンタ（ＰＣ）
３３の下位３２ビットが２００番地に変わるだけで上位
３２ビットは４Ｇのままフィックスされるので（４Ｇ＋
２００）番地となり、飛び先は正しいアドレスとなって
正常に動作することができる。

【００６９】次に、リターン命令を実行する場合を考え
ると、スタックポインタ３６が指すアドレスとプログラ
ムカウンタ（ＰＣ）３３の上位３２ビットの値で実効ア
ドレスを求め、それが指すスタックの内容をプログラム
カウンタ（ＰＣ）３３に戻り番地としてセットするが、
これも先に説明したジャンプ命令同様にして、上位３２
ビットはフィックスされて変わらないので、正しいアド
レスへ復帰するようになる。コール動作時に退避した汎
用レジスタ３１の値の復帰動作についても同様に行う。

【００７０】次に、プログラム１２の処理が終了してＯ
Ｓ１５に戻る場合は、プログラム終了のためのシステム
コールを実行するが、マシン命令としてトラップ命令の
ような特殊な命令を用いるので、アドレスフィックス有
効フラグはＯＦＦに戻りアドレス変換の問題は関係なく
なる。

【００７１】尚、上述の第１及び第２実施例では命令が
指示するアドレスを一度そのまま、レジスタに格納し、
そのレジスタの値とアドレスベースレジスタの値を合成
して実効アドレスを決めていたが、命令が指示するアド
レスとアドレスベースレジスタの値を合成してその結果
をレジスタに格納し、そのレジスタの値を利用して実効
アドレスとするような構成も可能である。

【００７２】次に、上述の第１及び第２実施例に好適な
アドレス計算装置について説明する。

【００７３】図８に示したアドレス計算装置は、アドレ
スベース設定部１１０、オフセット設定部１２０および
結合部１３０から構成されている。

【００７４】アドレスベース設定部１１０は、プロセッ
サ１００がアドレスバスに出力するアドレス指定ビット
列とは無関係にアドレスベースを決定して保持する装置
であり、実効アドレスの上位３２ビットを指定するアド
レスベース１３１を決定する。

【００７５】オフセット設定部１２０は、プロセッサ１
００がアドレスバスに出力するアドレス指定ビット列の
中から上位３２ビット１２１を無視して下位３２ビット
１２２を抽出する装置であり、この下位３２ビット１２
２が実効アドレスの下位３２ビットを指定するオフセッ
ト１３２となる。

【００７６】結合部１３０は、アドレスベース設定部１
１０から出力されるアドレスベース１３１と、オフセッ
ト設定部１２０から出力されるオフセット１３２を結合
し、実効アドレス３７を作成する装置である。

【００７７】このような構成のアドレス計算装置におい
て、記憶装置１４０へのアクセスに際しては、次のよう
に処理が行なわれる。まず、アドレスベース設定部１１
０においてアドレスベース１３１決定して保持する。記
憶装置１４０にアクセスする実効アドレス３７のビット
幅が６４ビットであり、オフセット１３２のビット幅が
３２ビットである場合、３２ビット幅のアドレスベース
１３１が出力されることになる。このアドレスベース１
３１の決定の処理は、記憶装置１４０へのアクセスが行
なわれる度に行なわれる必要はなく、アドレスベースが
変更される処理を行なった時点で処理を行なえばよい。

【００７８】尚、記憶装置１４０は物理アドレス以外に
も、仮想アドレスを物理アドレスに変換する装置やその
変換データであるページテーブルを含んでもよい。

【００７９】次に、オフセット設定部１２０により、プ
ロセッサ１００がアドレスバスに出力するアドレス指定
ビット列の中から下位３２ビット１２２を抽出する。こ
の下位３２ビット１２２がアドレスベース１３１からの
オフセット１３２となる。この処理は記憶装置１４０へ
のアクセスの度に行なわれる。但し、オフセット設定部
１２０はプロセッサから送られてくるアドレス指定ビッ
ト列の上位３２ビットをマスクするだけで容易に下位３
２ビットを抽出できるので、この処理にかかる時間は無
視できる程小さい。

【００８０】オフセット設定部１２０によって決定され
たオフセット１２２が出力された後に、結合部１３０に
より、アドレスベース設定部１１０から得られたアドレ
スベース１３１と、オフセット設定部１２０から得られ
たオフセット１２２とを結合し、実効アドレス３７を作
成する。すなわち、アドレスベース１３１をビット列の
上位３２ビットに、オフセット１３２をビット列の下位
３２ビットにそれぞれ配置して両者を結合する。

【００８１】最後に、記憶装置１４０に対して実効アド
レス３７によって指定されたアドレスにアクセスし、目
的とするデータ１５０を得ることができる。

【００８２】図９（Ａ）（Ｂ）は、アドレスベース設定
部１１０の詳細構成を示したものである。アドレスベー
スの決定には各種の方法がある。ここでは２通りの方法
を説明するが、これ以外の方法を用いてアドレスベース
を決定してもよい。

【００８３】第１の方法は図９（Ａ）に示すように、ア
ドレスベース直接指定レジスタ３５Ａの内容がアドレス
ベース１３１の値を直接指定するものである。すなわ
ち、アドレスベース直接指定レジスタ３５Ａに予めアド
レスベースの値を代入しておき、アドレスベースの決定
にその値を用いる方法である。アドレスベース直接指定
レジスタ３５Ａの値が出力結果であるアドレスベース１
３１の値になる。

【００８４】第２の方法は図９（Ｂ）に示すように、ア
ドレスベース間接指定レジスタ３５Ｂの内容がアドレス
ベース指定レジスタバンク１０４の中から一つのレジス
タを指定し、そのレジスタの内容がアドレスベース１３
１の値を指定するものである。アドレスベース指定レジ
スタバンク１０４には、予め一つのレジスタにつき一つ
のベースアドレスを入れておく。複数のレジスタをレジ
スタバンクとして構成することにより、複数のアドレス
ベースを保持しておくことができる。すなわち、アドレ
スベース間接指定レジスタ３５Ｂの内容によってアドレ
スベース指定レジスタバンク１０４の中から一つのレジ
スタが選択され、そのレジスタの内容がアドレスー１３
１として出力される。アドレスベース指定レジスタバン
ク１０４のレジスタの選択はＯＳ等のプログラムから明
示的に指示するか、命令の種類に応じて暗黙的に行うか
どちらでも良い。

【００８５】なお、切替え装置を用いることにより、第
１と第２の方法のどちらか１つを実行させ、ベースアド
レスを決定することも可能である。

【００８６】更に、図８に示すように、結合部１３０と
記憶装置１４０の間に切替部１６０を設け、プロセッサ
１００がアドレスバスに出力したアドレス指定ビット列
そのままと、これを上述のアドレス計算装置で変換した
ものとのどちらかを選択的に使って記憶装置１４０にア
クセスできるようにしてもよい。この場合、切替部１６
０の切替操作はプロセッサ１００から周辺装置制御命令
等を使って行うことができる。

【００８７】次に、図１０に示すフローチャートを参照
しして、このアドレス計算装置の動作を説明する。

【００８８】まず、最初に、ＳＩでアドレスベースの変
更を行なうかどうかの判断を行なう。アドレスベースの
変更を行なう場合は、アドレスベース変更ルーチンの処
理Ｓ２〜Ｓ６を行う。アドレスベースの変更を行なわな
い場合は、アドレスベース変更ルーチンを飛ばし、オフ
セット決定ルーチンの処理Ｓ７へ分岐する。

【００８９】アドレスベース変更ルーチンでは、まずＳ
２でアドレスベース指定方式が直接指定方式か間接指定
方式かの判断を行なう。

【００９０】直接指定の場合は、Ｓ３でアドレスベース
直接レジスタ３５Ａの内容をアドレスベース１３１とす
る。

【００９１】間接指定方式の場合は、Ｓ４でアドレスベ
ース間接指定レジスタ３５Ｂの内容を読み出し、次に、
Ｓ５でアドレスベース指定レジスタバンク１０４から、
アドレスベース間接指定レジスタ３５Ｂの内容の値で指
定されたレジスタの内容を読み出し、その値をアドレス
ベース１３１とする。これら直接，間接指定方式とも
に、Ｓ６でアドレスベース１３１の値を出力する。

【００９２】次にＳ７で、オフセット設定部１２０によ
ってプロセッサ１００がアドレスバスに出力したアドレ
ス指定ビットの下位３２ビットを抽出して、オフセット
１３２として出力する。

【００９３】以上の処理を行なった後、Ｓ８で結合部１
３０においてアドレスベースとオフセットを結合して、
実効アドレス３７を決定する。最後に、Ｓ９で記憶装置
１４０に求められた実効アドレス３７を使ってアクセス
し、目的とするデータ１５０を得ることができる。

【００９４】この図８のアドレス計算装置ににおいて
は、アドレスベースを変更するにつれて、アクセス可能
なアドレスの領域も移動する。アクセス可能なアドレス
の領域は、アドレスベースのビット数によって決定され
る。アドレスベースがＮビットである場合、直接または
間接に指定できるアドレスベースの数は、２のＮ乗通り
となる。アドレスベースのビット幅が３２ビットの場合
は、アドレスベースを１つ変化させると、４Ｇバイトの
アドレス領域を移動できることになる。

【００９５】アドレスベースを固定した時にアクセス可
能なアドレス空間の大きさは、オフセットのビット数に
よって決定される。オフセットがＭビットである場合、
指定できるオフセット値の範囲は１〜（２^M −１）であ
る。

【００９６】従来の機種の互換モードにおいてこのアド
レス計算装置を使った場合、従来のプログラムがアドレ
スベースから始まり、オフセットのビット数によって決
定される大きさの１つの領域内に入る。

【００９７】アドレスベースは、新しい機種の上位ビッ
トによって拡大された分広範囲にアドレスを指定できる
ので、これによって新しい機種でアクセスできるアドレ
ス空間を広く従来の機種のプログラムで利用できること
ができる。

【００９８】次に上述の第１及び第２実施例に好適なハ
ードウェア構成について説明する。

【００９９】図１１は、本発明の第１及び第２実施例に
係る仮想記憶空間管理方法を実現するためのハードウェ
ア構成を示す図であり、６４ビット用プロセッサ５０
０、ＴＬＢ１０２を含むメモリ管理装置１１２、実行プ
ログラム１０３を含むデータを格納する物理メモリ１１
３、ＴＬＢ１０２にキャッシュするページテーブルエン
トリを格納するベージテーブル１１６、プロセッサ５０
０に接続されたディスククサブシステム１１７から構成
されている。

【０１００】このハードウェア構成において、プロセッ
サ５００は物理メモリ１１３にアクセスしながらプログ
ラムを実行する。プロセッサ５００からアドレスバスに
送出されるアドレスは仮想アドレス（仮想番地）であ
り、メモリ管理装置１１２によって物理アドレス（物理
番地）に変換されて物理メモリ１１３に与えられる。メ
モリ管理装置１１２内には、仮想アドレスと物理アドレ
スとの対応表を示すページテーブル１１６をキャッシン
グするためのバッファであるＴＬＢ（Translation Look
-aside Buffer ）１０２が設けられている。このＴＬＢ
１０２はプロセッサ５００か出されたある仮想アドレス
へのアクセス要求を物理アドレスへ高速に変換する。

【０１０１】プロセッサ５００内に、ページテーブル１
１６中で現在実行中のプログラムに対応するページテー
ブルの開始番地を示すポインタを格納するルートレジス
タ５０２が設けられている。このルートレジスタ５０２
はメモリ管理装置１１２内に設けられていてもよい。ま
た、本実施例ではページテーブル１１６は物理メモリ１
１３とは別の装置としているが、物理メモリ１１３の一
部にページテーブル領域を確保してそれを利用するよう
にしても良い。このルートレジスタ５０２に示されたペ
ージテーブルのページテーブルエントリは、ＴＬＢ１０
２にキャッングされる。

【０１０２】プロセッサ５００は更に上述の第１実施例
におけるアドレスベース有効フラグ３４１に対応するア
ドレスモードレジスタ５０１を有し、これが０の時６４
ビットアドレスモード、１の時３２ビットアドレスモー
ドであることを示す。又、プロセッサ５００は上述の第
１実施例のアドレスベースレジスタ３５を有する。

【０１０３】図１２は、このハードウェア構成における
ページテーブル１１６の構成を示したもので、各々の実
行プログラムＡ，Ｂ…の仮想アドレスは異なるようにペ
ージテーブル１１６Ａ，１１６Ｂ…を設けている。

【０１０４】また、図１３はＯＳの持つ実行プログラム
管理テーブルであり、アドレスモードはそのビットが０
のとき６４ビットアドレスモード、１のとき３２ビット
アドレスモードであることを表わす。

【０１０５】これに基づいて、上述の第１実施例同様に
アドレスモードレジスタ５０１内のアドレスモードのビ
ットを０に設定した場合は、プロセッサ５００の出力す
る６４ビットアドレスをそのまま採用する。また、アド
レスモードのビットを１に設定した場合は、プロセッサ
５００の出力する６４ビットアドレスの上位３２ビット
の値は無視して、アドレスベースレジスタ５０３の値を
上位３２ビットの値として採用する。

【０１０６】すなわち、アドレスモードのビットを１に
設定すると、実行プログラム上からはアドレス空間のサ
イズが６４ビットアドレス空間から３２ビットアドレス
空間に狭められる。この際、図１２のようにページテー
ブル１１６を構成して、ページテーブル１１６上の各実
行プログラムの仮想アドレスを下位３２ビットは共通に
した形で上位３２ビットをそれぞれ異ならせておく。こ
れにより、アドレス空間のサイズを３２ビットアドレス
空間に狭めた際のプロセッサ５００内の見掛けの仮想ア
ドレスは各実行プログラムで同一となり、多重仮想記憶
方式を実現することができる。

【０１０７】このハードウェア構成によれば、移植され
た特定の実行プログラム内に絶対仮想アドレスが含まれ
ている場合でも、この実効プログラムの仮想アドレス領
域が他の実行プログラムの仮想アドレス領域と重複しな
いようにアドレスベース値を設定することができる。

【０１０８】このため図１２にページテーブル１１６の
例を示したように、複数の実効プログラムを格納した同
一仮想アドレス空間内の特定の実行プログラムの仮想ア
ドレス領域が他の実行プログラムのそれと重複しないの
で、実行プログラムを切り替えたときにＴＬＢおよびキ
ャッシュの一貫性保持操作をしなくてよい。

【０１０９】更に、多重仮想記憶方式のオペレーティン
グ・システムで開発され、単一仮想記憶方式のシステム
に移植された実行プログラムを手を加えずに実行可能
（バイナリ互換性の実現）となる。

【０１１０】次に、以上のようなハードウェアとオペレ
ーティング・システムの下で、現在実効中のプログラム
からプログラムＢにコンテクスト・スイッチングが生じ
た場合の処理手順を図１４のフローチャートにより説明
する。

【０１１１】まずＳ２１で実行中のプログラムがディス
クサブシステム１１７に対する入出力命令を含むシステ
ムコールを発行し、実行待ちになったとする。この場
合、次にＳ２２でトラップを起こしてシステム・モード
になった後、Ｓ２３でディスククサブシステム１１７に
対して入出力命令を発行すると、ディスクサブシステム
１１７より応答が返るまでは長時間要するので、Ｓ２４
で現在実行中のプログラムは入出力応答待ちにして実行
中プログラムのコンテクストをセーブする。

【０１１２】そしてＳ２５で、次に実行するプログラム
をＢとする選択を行うと共に、アドレスベースレジスタ
３５にアドレスベース値を設定し、Ｓ２６で図１３に示
した実行プログラム管理テーブルに従ってプログラムＢ
のアドレスモードを６４ビットアドレスモードもしくは
３２ビットアドレスモードに指定する。

【０１１３】３２ビットアドレスモードの場合は次にＳ
２７でアドレスモードレジスタ５０１の値を１に設定
し、３２ビットアドレスモードに入る。６４ビットアド
レスモードの場合はそのまま６４ビットアドレスモード
にとどまる。

【０１１４】最後にＳ２８で次に実行するプログラムＢ
のコンテクストをリストアし、Ｓ２９でプログラムＢを
実行する。

【０１１５】次に、本発明の第３実施例について説明す
る。

【０１１６】図１５は、本発明の第３の実施例に係る仮
想記憶空間管理方法を実現するためのハードウェア構成
を示す図であり、６４ビット用プロセッサ２１１、ＴＬ
Ｂ２０２を含むメモリ管理装置２１２、実行プログラム
２０３を含むデータを格納する物理メモリ２１３、論理
キャッシュ２１４、物理キャッシュ２１５，ＴＬＢ２０
２にキャッシュするページテーブルエントリを格納する
ページテーブル２１６、プロセッサ２１１に接続された
ディスクサブシステム２１７から構成されている。

【０１１７】本発明に従って、６４ビットアドレス空間
の単一仮想記憶方式によるオペレーティング・システム
上に、３２ビットの従来の多重仮想記憶方式のオペレー
ティング・システムで開発された実行プログラムを移植
し、実行することを考える。ここで、６４ビットアドレ
スの単一仮想記憶空間内には、複数の実行プログラムが
格納されているものとする。

【０１１８】図１５において、プロセッサ２１１は物理
メモリ２１３にアクセスしながらプログラムを実行す
る。プロセッサ２１１からアドレスバスに送出されるア
ドレスは仮想アドレス（仮想番地）であり、メモリ管理
装置２１２によって物理アドレス（物理番地）に変換さ
れて物理メモリ２１３に与えられる。メモリ管理装置２
１２内には、仮想アドレスと物理アドレスとの対応表を
示すページテーブル２１６をキャッシングするためのバ
ッファであるＴＬＢ（Translation Look-asideBuffer）
２０２が設けられている。このＴＬＢ２０２はプロセッ
サ２１１から出されたある仮想アドレスへのアクセス要
求を物理アドレスへ高速に変換する。論理キャッシュ２
１４はプロセッサ２１１とメモリ管理装置２１２の間、
物理キャッシュ２１５はメモリ管理装置２１２と物理メ
モリ２１３の間のそれぞれ置かれる。

【０１１９】プロセッサ２１１内に、ページテーブル２
１６中で現在実行中のプログラムに対応するページテー
ブルの開始番地を示すポインタを格納するルートレジス
タ２０１が設けられている。このルートレジスタ２０１
はメモリ管理装置２１２内に設けられていてもよい。こ
のルートレジスタ２０１に示されたページテーブルのペ
ージテーブルエントリは、ＴＬＢ２０２にキャッシング
される。ページテーブル２１６は一つの仮想記憶空間に
対応しており、ページテーブルがコンテクスト・スイッ
チングの度にルートレジスタ２０１の値が入れ替えられ
ることによって仮想記憶空間を切り替える。。

【０１２０】図１６に、ページテーブル２１６の構成例
を示す。図１６（Ａ），（Ｂ）中に３１０，３２０で示
す被移植実行プログラムＡ，Ｂは、従来の多重仮想記憶
方式のオペレーティング・システム上で作成された実行
プログラムであり、仮想アドレスは０〜２³²（４Ｇ）番
地とし、１ページのサイズは４Ｋバイトとしてある。

【０１２１】ページテーブル３１２，３２２は、従来の
多重仮想記憶方式に基づいて作成された実行プログラム
ＡおよびＢのページテーブルである。簡単のため、プロ
グラムＡ，Ｂとも仮想アドレスは０番地から開始され
る。物理アドレスはそれぞれどのような物理ページが対
応していても差支えないので、ａ○○，ｂ○○なる記号
で示している。ルートポインタ３１１，３２１はそれぞ
れページテーブル３１２，３２２に対するルートポイン
タであり、プログラムＡを実行する場合はルートポイン
タ３１１が、プログラムＢを実行する場合はルートポイ
ンタ３２１がそれぞれ図１５のルートレジスタ２０１に
格納される。メモリ管理装置２１２は、自動的にルート
ポインタ２１１，２２２に対応した仮想アドレスから物
理アドレスへの変換を行なう。

【０１２２】図１６（Ｃ）中に３３０で示す単一仮想記
憶空間のページテーブルには、単一仮想記憶方式による
オペレーティング・システム上の全ての実行プログラム
が格納されている。物理アドレスｚ○○は単なる記号
で、どのような物理ページが対応しても構わない。この
６４ビットの単一仮想記憶空間の特徴は、そのページテ
ーブル３３２に示されるように、従来の多重仮想記憶方
式のオペレーティング・システムが利用している０〜２
³²バイト（４ＧＢ）までの仮想アドレス領域（図で破線
より上の領域）はどの実行プログラムとも割り付けない
領域、つまり従来の多重仮想記憶方式のオペレーティン
グ・システム上で作成された実行プログラムの移植用の
互換モード領域として開放し、４ＧＢより上の仮想アド
レス領域（図で破線より下の領域）を複数の実行プログ
ラムが格納され単一仮想記憶空間のアドレス領域として
利用していることである。このように複数の実行プログ
ラムが格納された仮想記憶空間の仮想アドレス領域は、
他の仮想記憶空間の仮想アドレス領域と重複しないよう
に設定されている。この互換モード領域３３０−１に実
行する３２ビットプログラムを一時的に設定することで
３２ビットプログラムがそのまま６４ビットの単一仮想
記憶空間上で実行可能となる。

【０１２３】図１７は、本実施例におけるオペレーティ
ング・システムの管理する実行プログラム管理テーブル
である。オペレーティング・システムは、プロセッサ２
１１でどのプログラムが実行されているか、またページ
テーブル２１６中のどのページテーブルを使っているか
の区別や、セーブされたコンテクスト情報を管理してい
る。

【０１２４】次に、以上のようなハードウェアとオペレ
ーティング・システムの下で、現在実行中のプログラム
からプログラムＢにコンテクスト・スイッチングが生じ
た場合の処理手順を図１８のフローチャートにより説明
する。

【０１２５】まずＳ１１で実行中のプログラムがディス
クサブシステム２１７に対する出力命令を含むシステム
コールを発行し、実行待ちになったとする。この場合、
次にＳ１２でトラップを起こしてシステム・モードにな
った後、Ｓ１３でディスクサブシステム２１７に対して
入出力命令を発行すると、ディスクサブシステム２１７
より応答が返るまでは長時間要するので、Ｓ１４で現在
実行中のプログラムは入出力応答待ちにして実行プログ
ラムのコンテクストをセーブする。

【０１２６】次に、ＯＳは実行可能なプログラムをサー
チするが、実行中のプログラムが単一仮想記憶方式の場
合と、従来の多重仮想記憶方式のオペレーティング・シ
ステムの場合とでコンテクスト・スイッチングに要する
手間は異なる。そこで、実行中のプログラムが後者のオ
ペレーティング・システムの実行プログラムかどうかを
Ｓ１５で調べる。

【０１２７】現在実効中のプログラムが単一仮想記憶方
式のオペレーティング・システム上の６４ビットプログ
ラムであったとする。このように現在実行中のプログラ
ムが単一仮想記憶方式のオペレーティング・システム上
の６４ビットプログラムであり、しかも図１６（Ｃ）に
示したように、格納されている仮想アドレス領域が従来
の多重仮想記憶方式のオペレーティング・システムで作
成された次に実行するプログラムＢとは重複していない
とすると、この６４ビットプログラムの実行に伴ないキ
ャッシングされたＴＬＢ１０２や論理キャッシュ２１４
の内容は、プログラムＢと混同するおそれはないため、
主記憶にフラッシュして書き戻す必要はない。すなわ
ち、このようなキャッシュ一貫性保持操作を行うことな
く、直ちにＳ１８に進んで次に実行するプログラムＢの
コンテクストをリストアして、Ｓ１９でプログラムＢを
実行することができる。これにより、コンテクスト・ス
イッチングに要する時間は大幅に短縮される。

【０１２８】一方、現在実行中のプログラムが従来の多
重仮想記憶方式の３２ビットプログラムであったとする
と、仮想アドレス領域が次に実行するプログラムＢと重
複しているため、Ｓ１６でＴＬＢ２０２の内容をフラッ
シュし、またＳ１７で論理キャッシュ２１４の内容を無
効化する。しかし、このような多重仮想記憶方式のオペ
レーティング・システム上で作成された３２ビットプロ
グラムは移植されたプログラムであり、またコンテクス
ト・スイッチングに要するオーバーヘッドは従来と全く
同等であり、許容できるものである。

【０１２９】このように第３実施例の方式を採用するこ
とで、単一仮想記憶方式に基づく高速な実行プログラム
間通信性能を実現しつつ、従来の多重仮想記憶方式のオ
ペレーティング・システムで作成された実行プログラム
の移植および実行プログラム間通信機能を実現できるこ
とになる。

【０１３０】尚、上述の図１８のフローチャートによる
動作を以下の様に変更してもよい。

【０１３１】即ち、Ｓ１６でのＴＬＢ２０２の内容のフ
ラッシュとＳ１７での論理キャッシュ２１４の内容の無
効化を、現在実行中のプログラムが停止しＯＳがプログ
ラム管理テーブルを参照してコンテクスト・スイッチン
グを行う際に、次に実行するプログラムが３２ビットプ
ログラムであり、且つ、互換モード領域にまだ実行途中
で実行待ち状態にある別の３２ビットプログラムが残っ
ている場合のみ行うようにしても良い。

【０１３２】この場合Ｓ１８での次に実行するプログラ
ムのコンテクストのリストアは、互換モード領域に残っ
ている実行待ち状態の３２ビットプログラムのコンテク
ストをセーブしてから行うことになる。

【０１３３】これにより、上記条件に当てはまらない時
は、ＴＬＢ２０２の内容のフラッシュと論理キャッシュ
２１４の内容の無効化を行うことなくコンテクスト・ス
イッチングが行えるようになる。

【０１３４】尚、この場合、３２ビットプログラムの実
行が完了した時は、ＯＳはＴＬＢ２０２の内容のフラッ
シュと論理キャッシュ２１４の内容の無効化と互換モー
ド領域の開放を行うものとする。

【０１３５】これ以外にも、本発明はその要旨を逸脱し
ない範囲で種々変形して実施することができるものであ
る。

【０１３６】

【発明の効果】以上、述べたように、本発明によれば１
つの大きな仮想空間上に複数の小さなプログラムを配置
し、これら各プログラムに一切の変更を加えることなく
実行可能にできる。また、各プログラムは、開始アドレ
スを一定間隔ズラした異なる位置に複数個同時配置する
ことかできることから、大きな仮想空間での空き空間を
大幅に減らすことができ、資源の効率的利用が可能にな
るとともに、複数のプログラムにまたがる実行の時に、
従来システムで存在した仮想空間を切り替えるオーバー
ヘッドをなくすこともできる。

【０１３７】又、本発明よれば単一仮想記憶方式の持つ
優れた高速コンテクスト・スイッチング性能を活かした
たまま、従来の多重仮想記憶方式のオペレーティング・
システムの下で開発された実行プログラムの移植が可能
となる。これによりプログラムの移植性・互換性と、高
速コンテクスト・スイッチングの両立が可能となり、性
能および機能上の著しい向上が図られる。

【０１３８】更に、本発明によれば従来の機種と互換性
を維持する場合、アドレス指定ビット列から下位ビット
を抽出する一方、アドレスベースを決定・保持し、アド
レス指定ビット列から抽出した下位ビットとアドレスベ
ースを結合して実効アドレスを構成することにより、新
しい機種がアクセスできるアドレス空間を広く利用する
ことができる。

【図面の簡単な説明】

【図１】本発明の第１実施例における仮想空間内のプロ
グラム配置を示す図。

【図２】本発明の第１実施例に用いられるプロセッサの
レジスタ構成を示す図。

【図３】図２に示すレジスタ構成中のプログラムステー
タスワード（ＰＳＷ）を説明するための図。

【図４】第１実施例でアドレスベース有効レジスタがＯ
Ｎになった場合の実効開始アドレスの求め方を説明する
ための図。

【図５】第１実施例でアドレスベース有効レジスタがＯ
Ｎになった場合の実効アドレスの求め方を説明するため
の図。

【図６】第１実施例でオフセット有効レジスタがＯＦＦ
になった場合の実効アドレスの求め方を説明するための
図。

【図７】本発明の第２実施例における実効アドレスの求
め方を説明するための図。

【図８】本発明の第１及び第２実施例に好適なアドレス
計算装置のブロック図。

【図９】図８におけるアドレスベース設定部の詳細構成
の例を示す図。

【図１０】図８のアドレス計算装置におけるアドレス計
算動作を説明するためのフローチャート。

【図１１】本発明の第１及び第２の実施例に好適な仮想
記憶空間管理方法を実現するハードウェアコア構成を示
す図。

【図１２】図１１のハードウェア構成における仮想アド
レス−物理アドレス変換のためのページテーブルの例を
示す図。

【図１３】図１１のハードウェア構成における実行プロ
グラム管理テーブルの例を示す図。

【図１４】図１１のハードウェア構成における被移植プ
ログラムと単一仮想記憶空間のプログラムのコンテクス
トスイッチング手順を示すフローチャート。

【図１５】本発明の第３の実施例に係る仮想記憶空間管
理方法を実現するハードウェアコア構成を示す図。

【図１６】第３実施例における仮想アドレス−物理アド
レス変換のためのページテーブルの例を示す図。

【図１７】第３実施例における実行プログラム管理テー
ブルの例を示す図。

【図１８】第３実施例における被移植プログラムと単一
仮想記憶空間のプログラムのコンテクストスイッチング
の手順を示すフローチャート。

【図１９】従来の仮想記憶空間管理方法を説明するため
の図。

【図２０】従来のアドレス計算装置の概念図。

【符号の説明】

１ ６４ビットアドレス空間 １１〜１３ ３２ビット用プログラム １４ ６４ビット用プログラム １５ ＯＳ ３１ 汎用レジスタ ３２ その他のレジスタ ３３ プログラムカウンタ（ＰＣ） ３４ プログラムステータスワード（ＰＳＷ） ３５ アドレスベースレジスタ ３５Ａ アドレスベース直接指定レジスタ ３５Ｂ アドレスベース間接指定レジスタ ３６ スタックポインタ（ＳＰ） ３７ 実効アドレス １００，１２１，５００ プロセッサ １０２，２０２ ＴＬＢ １０３，２０３ 実行プログラム １０４ アドレスベース指定レジスタバンク １１０ アドレスベース設定部 １１２，２１２ メモリ管理装置 １１３，２１３ 物理メモリ １１６，２１６ ページテーブル １１７，２１７ ディスクサブシステム １２０ オフセット設定部 １２１ アドレス指定ビット列の上位ビット １２２ アドレス指定ビット列の下位ビット １３０ 結合部 １３１ アドレスベース １３２ オフセット １４０ 記憶装置 １６０ 切替部 ２０１，５０２ ルートレジスタ ２１４ 論理キャッシュ ２１５ 物理キャッシュ ３１１，３２１，３３１ ルートポインタ ３４１ アドレスベース有効フラグ ３４２ その他のフラグ ５０１ アドレスモードレジスタ

───────────────────────────────────────────────────── フロントページの続き (72)発明者 斎藤 光男 神奈川県川崎市幸区小向東芝町１ 株式会 社東芝研究開発センター内

Claims (5)

【特許請求の範囲】
1. 【請求項１】 （ａ） 複数の第１タイプアドレス空間
   に割り当てられるよう作成され、各々は第１タイプアド
   レス空間より大きなサスイズを持つ第２タイプアドレス
   空間に割り当てられるよう作成された第２タイププログ
   ラムと区別されている第１タイププログラムを、複数個
   まとめて第２タイプアドレス空間に単一仮想記憶方式
   で、仮想アドレス同志で重複のないように割り当てる段
   階と、（ｂ） 実行する各第１タイププログラムについ
   て、該各第１プログラムが第２タイプアドレス空間で割
   り当てられた領域の仮想アドレスに適当な上位ビットを
   指定するアドレスベースを登録する段階と、（ｃ） 該
   各第１タイププログラムの実行中に使う実効アドレス
   を、上記（ｂ）で登録した該第１タイププログラムのア
   ドレスベースと、該各第１タイププログラムが第２タイ
   プアドレス空間内で割り当てられた領域の仮想アドレス
   の下位ビットとを結合して計算する段階と、から成るこ
   とを特徴とする仮想記憶空間管理方法。
2. 【請求項２】 （ａ） 複数の第１タイプアドレス空間
   に割り当てられるよう作成され、各々は第１タイプアド
   レス空間より大きなサスイズを持つ第２タイプアドレス
   空間に割り当てられるよう作成された第２タイププログ
   ラムと区別されている第１タイププログラムを複数個
   と、少くとも１つの第２タイププログラムとを、まとめ
   て第２タイプアドレス空間に単一仮想記憶方式で、仮想
   アドレス同志で重複のないように割り当てる段階と、
   （ｂ） 現在実行中プログラムを、実行中に遭遇した命
   令の命令フィールドに基づいて、第１タイププログラム
   か第２タイププログラムのどちらかに決定する段階と、
   （ｃ） 上記（ｂ）で現在実行中プログラムが第１タイ
   ププログラムと決定された時、該現在実行中プログラム
   の実行中に使う実効アドレスを、該現在実行中プログラ
   ムの第２タイプアドレス空間における開始アドレスの上
   位ビットと、該現在実行中プログラムが第２タイプアド
   レス空間内で割り当てられた領域の仮想アドレスの下位
   ビットとを結合して計算する段階と、から成ることを特
   徴とする仮想記憶空間管理方法。
3. 【請求項３】 （ａ） 複数の第１タイプアドレス空間
   に割り当てられるよう作成され、各々は第１タイプアド
   レス空間より大きなサスイズを持つ第２タイプアドレス
   空間に割り当てられるよう作成された第２タイププログ
   ラムと区別されている第１タイププログラムを複数個
   と、少くとも１つの第２タイププログラムとを、まとめ
   て第２タイプアドレス空間に単一仮想記憶方式で、仮想
   アドレス同志で重複のないように割り当てる段階と、
   （ｂ） 現在実行中プログラムが、第１タイププログラ
   ムか第２タイププログラムのどちらであるかを示す指定
   を与える段階と、（ｃ） 上記（ｂ）で現在実行中プロ
   グラムが第１タイププログラムと指定された時、該現在
   実行中プログラムの実行中に使う実効アドレスを、該現
   在実行中プログラムの第２タイプアドレス空間における
   開始アドレスの上位ビットと、該現在実行中プログラム
   が第２タイプアドレス空間内で割り当てられた領域の仮
   想アドレスの下位ビットとを結合して計算する段階と、
   から成ることを特徴とする仮想記憶空間管理方法。
4. 【請求項４】 （ａ） 複数の第１タイプアドレス空間
   に割り当てられるよう作成され、各々は第１タイプアド
   レス空間より大きなサスイズを持つ第２タイプアドレス
   空間に割り当てられるよう作成された第２タイププログ
   ラムと区別されている第１タイププログラムを、複数個
   まとめて第２タイプアドレス空間に単一仮想記憶方式
   で、仮想アドレス同志で重複のないように割り当てる段
   階と、（ｂ） プログラムが恒久的に割り当てられず、
   各第１タイプアドレス空間において各第１タイププログ
   ラムが割り当てられることになっていた仮想アドレスと
   同一の仮想アドレスを有し、該各第１タイププログラム
   を第２タイプアドレス空間内で実行する際に使われる互
   換モードアドレス領域を設ける段階と、（ｃ） 該各第
   １タイププログラムを、上記（ｂ）で設けた第２タイプ
   アドレス空間の互換モードアドレス領域に、該各第１タ
   イププログラムの実行中一時的に設定して該各第１タイ
   ププログラムを実行する段階と、から成ることを特徴と
   する仮想記憶空間管理方法。
5. 【請求項５】 アドレス空間内の仮想アドレスに割り当
   てられたプログラムの実行中に使われる実効アドレスを
   計算するアドレス計算装置であって、 実効アドレスの上位ビットを指定するアドレスベースを
   設定するアドレスベース設定手段と、 該プログラムが割り当てられたアドレス空間内の仮想ア
   ドレスの１つについてのアドレスビット系列の下位ビッ
   トを選択的に抽出して実効アドレスの下位ビットを指定
   するオフセットを設定するオフセット設定手段と、 上記アドレスベース設定手段により設定されたアドレス
   ベースを上位ビットとし、上記オフセット設定手段によ
   り設定されたオフセットを下位ビットとして、結合する
   ことで実効アドレスを得る結合手段と、から成ることを
   特徴とするアドレス計算装置。