JPH0343651B2 - - Google Patents

Description

【発明の詳細な説明】 〔発明の利用分野〕 本発明は、仮想記憶方式を用いた処理装置のア
ドレス変換方法に係わり、特に多数のユーザをサ
ポートしかつ１ユーザヘ割当てることのできる論
理空間が広い処理装置に適したアドレス変換方法
に関する。

〔発明の背景〕

ネツトワークを用いた分散システムの発達によ
り、処理装置がサポートできるユーザ数は例えば
1024といつた大きな数になつている。また画像処
理等では１ユーザが1GBといつた広い論理空間
を必要とする。このためにユーザ関連の論理空間
は非常に大きなものとなり、この大きな論理空間
を物理アドレスと対応づけるためのアドレス変換
テーブルも相当な大きさになる。このアドレス変
換テーブルを主記憶上へ常駐させると主記憶の使
用効率が低下するから、データだけでなく、アド
レス変換テーブルも仮想化するという仮想記憶方
式が用いられており、その従来例としてDEC社
のVAX11シリーズがある（VAX11ハードウエア
ハンドブツク、VAX11HARDWARE
HANDBOOK参照）。この従来例では、論理空間
をシステム空間とユーザー（プロセス）空間とに
分け、システム空間へのアクセスに対しては主記
憶に常駐するシステム用ページテーブルを索引し
て物理アドレスを求める。一方、ユーザ用ページ
テーブルは仮想化されていて、ユーザ空間へのア
クセス時にはそのユーザ空間の論理アドレスをま
ずユーザ用ページテーブルのアドレスを示すシス
テム空間内の論理アドレスへ変換する。そしてこ
の論理アドレスに対し上記システム用ページテー
ブルを索引して物理アドレスを求める。従つてユ
ーザ用ページテーブルが主記憶上にないときは、
システム用ページテーブルの索引時にページテー
ブルフオールトが発生し、フオールト処理のシス
テムプログラムにリンクすることによりユーザ用
ページテーブルの仮想化を実現し、主記憶の利用
効率の向上をはかつている。

しかし、この従来方式には以下の短所がある。
それは、ページテーブルのみの索引であるため、
論理空間をとびとびに使おうとしたとき、無駄な
ページテーブルを主記憶上に置かねばならないこ
とである。第１４図はその説明のためのもので、
１ユーザに約1GBの論理空間（ユーザ空間）を
割り当て、１ページを4KBとしてページに分割
した例である。この時にはこのユーザ空間のペー
ジ数は256×10³ページになるからユーザ用ページ
テーブルのエントリも256K個となる。１エント
リに4B（16ビツト）使うとするとこのテーブルは
全体で256K×４＝約1MBの空間を占める。そこ
で今最初の1Kエントリ分のデータ4MBと最後の
1Kエントリ分のデータ4MBを使おうとすると、
これらに対応したユーザ用ページテーブルの部分
だけでなく、その間の部分（第１４図の斜線部）
のページテーブルも主記憶上に置かねばならず、
結局約1MB容量のユーザ用ページテーブル全部
を主記憶に置くことになる。このため最大の主記
憶容量が２〜8MB程度である一般と処理装置で
は許容できないことになる。また論理空間をとび
とびに使うことを禁止すればプログラミングの自
由性が損われる。

この欠点をなくす別の従来方法として、論理空
間をまずセグメントに分割し、更にそれをページ
に細分し、夫々に対応してセグメントテーブル及
びページテーブルを用いて２段階変換を行うもの
である（HIDIC V90／50処理装置ハードウエア
マニユアル参照）。第１５図はその説明図で、
1GBの論理空間を１セグメント1MB、１ページ
4KBで分割した例である。この場合には、セグ
メントテーブルSTの最初の４エントリ（１エン
トリの容量は4Bとする）分のデータ4MBと最後
の４エントリ分のデータ4MBを使うには、セグ
メントテーブルSTの斜線部を含んだ全部を主記
憶上に置かねばならないが、それは1024×4B＝
約4KB程度ですむ。この時ページテーブルPTの
方はセグメントテーブルSTの最初、最後の各４
エントリ分に対応して各1Kエントリ分、即ち合
計で約8KB分を主記憶上におけばよく、アドレ
ス変換のための主記憶上のオーバーヘツドを大幅
に減らすことができる。しかし、この方式をその
まま前記したVAX11シリーズ方式に使用すると、
ユーザ空間へのアクセスは(1)アクセスされた論理
アドレスのセグメント部とユーザ用セグメントテ
ーブルの先頭アドレス（レジスタにセツトされて
いる）からユーザ用セグメントテーブルのシステ
ム空間上の論理アドレス算出、(2)同アドレスに対
するシステム用セグメントテーブル索引、(3)その
結果得られた論理アドレスに対するシステム用ペ
ージテーブル索引、(4)その結果得られたユーザ用
ページテーブルの先頭アドレスとアクセスされた
論理アドレスのページ部とからユーザ用ページテ
ーブルのシステム空間上の論理アドレス算出、(5)
同アドレスに対するシステム用セグメントテーブ
ル索引、(6)その結果から得られた論理アドレスに
対するシステム用ページテーブル索引という手順
を要し、変換スピードが半分以下に低下してしま
う。アドレス変換の高速化のために変換高速バツ
フア（TLB）を設けることも考えられるが、今
日のLSIの技術では1KエントリをこえるTLBは
製造できない。このため小容量のTLBを用いた
のでは、例えばグラフイツク処理等で1MB以上
の大きな論理空間を使用するとTLBのミスヒツ
トの確率が大きくなつて変換スピードの低下の影
響はさけられない。更に(1)〜(6)の変換途中でテー
ブルのシステム空間上の論理アドレスを保存せね
ばならず、ハード量が増加するという欠点もあ
る。

〔発明の目的〕

本発明は、上記した従来技術の欠点を除去し、
変換速度が低下せず、またハード量の大幅な増加
を伴わないでユーザ用セグメントテーブル及びペ
ージテーブルを仮想化できるアドレス変換方法を
提供するにある。

〔発明の概要〕

本発明は、システム空間又はユーザ空間いずれ
へのアクセス時であつても、システムセグメント
テーブルSST又はユーザセグメントテーブル
USTをその先頭アドレス（物理アドレス）を示
すシステムセグメントテーブル用オリジンレジス
タSSTOR又はユーザセグメントテーブル用オリ
ジンレジスタUSTORの内容とアクセスされたア
ドレスのセグメント部の内容とから検索し当該セ
グメント対応のシステムページテーブルSPT又
はユーザページテーブルUPTの先頭アドレス
（物理アドレス）を求め、続いて当該ページテー
ブルSPT又はUPTを、上記ページテーブルの先
頭アドレスとアクセスされたアドレスのページ部
の内容とから検索し当該ページの先頭アドレス
（物理アドレス）を求め、このような２段変換に
よりアクセスしたいデータの物理アドレスを求め
るようにするとともに、ユーザ切換時に当該ユー
ザ用のユーザセグメントテーブルUSTの先頭ア
ドレスをユーザセグメントテーブル用オリジンレ
ジスタUSTORへ設定するために各ユーザ対応の
上記先頭アドレスを格納したUST先頭アドレス
テーブルを設け、更にオリジンレジスタUSTOR
には、その時点のユーザ対応のUST先頭アドレ
スの他に当該ユーザセグメントテーブルUSTが
主記憶上に存在するか仮想記憶（フアイル）上に
存在するかを識別する情報をセツトするように
し、もし主記憶上にないユーザセグメントテーブ
ルUSTがアクセスされるとセグメントテーブル
フオールトとしてフオールト処理のシステムプロ
グラムにリンクすることにより、セグメントテー
ブルの仮想化を実現したことを特徴とするもので
ある。

〔発明の実施例〕

本発明の実施例を以下に説明する。第９図は本
発明を実施するためのシステムの全体構成例であ
つてアドレス変換機構２は、プロセツサ１からイ
ンターフエイス７を介して与えられた論理アドレ
スをインターフエイス８上の物理アドレスに変換
して主記憶３へアクセスする。フアイル装置５、
入出力装置６はインターフエイス９、入出力アダ
プタ４、インターフエイス８を介して主記憶３に
アクセスする。プロセツサ１の実行するプログラ
ムの全てはフアイル５の中に格納されており、そ
の一部が主記憶３にローデイングされ実行され
る。

本発明の方法を実行するアドレス変換機構２の
内部構成を第１０図に示す。プロセツサ１から転
送された論理アドレス２０はレジスタ１１にセツ
トされ、主記憶３に転送される物理アドレス３２
はレジスタ１６の出力である。主記憶３からの読
出しデータ２８はレジスタ１７にセツトされ、そ
の出力２３はプロセツサ１に出力される。プロセ
ツサ１からの書込みデータ２４はレジスタ１８に
セツトされ、その出力２５は主記憶３に転送され
る。制御部１９は、プロセツサ１との制御インタ
ーフエイス２６を介してプロセツサ１より起動さ
れ、論理アドレス信号２１の上位ビツトを判定し
ながら、セレクタ１５の制御、レジスタ１６、レ
ジスタ１７の制御、主記憶３との制御インターフ
エイス２７を介しての主記憶３の起動応答制御を
行い、処理終了後、制御インターフエイス２６を
介してプロセツサ１応答を行う。また、アドレス
変換機構２内にはアドレス変換のためのセレクタ
１５が設けられ、入力としては、変換高速バツフ
ア（TLB）１２の出力２２、論理アドレス２１、
ユーザセグメントテーブル用オリジンレジスタ
（USTOR）１３の出力２９、システムセグメン
トテーブル用オリジンレジスタ（SSTOR）１４
の出力３０、主記憶読出しデータ２３とが接続さ
れる。セレクタ１５の出力３１はレジスタ１６に
入力される。

セレクタ１５の内部構成を第１１図に示す。セ
レクタ４１はレジスタ１１から与えられる論理ア
ドレス２１の最上位ビツト４３が０即ちユーザ空
間のときＡ入力を選択し、１即ちシステム空間の
ときＢ入力を選択する。従つてその出力４７に
は、ユーザ空間アクセス時はUSTOR１３にセツ
トされたUSTの先頭アドレス（USTTOP）２９
が、システム空間アクセス時はSSTOR１４にセ
ツトされたSSTの先頭アドレス（SSTTOP）３
０が転送される。出力４７と論理アドレスのセグ
メント番号４４とを合成した信号５１はセグメン
トテーブル（UST又はSST）のその時点で参照
すべき物理アドレスを示す。レジスタ１７から与
えられる読出しデータ２３は、上記セグメントテ
ーブルの物理アドレスアクセス時には参照すべき
ページテーブルの先頭アドレスPTTOPであるの
で、これと論理アドレスのベージ番号とを合成し
た信号５０はページテーブルの参照すべき物理ア
ドレスを示す。この物理アドレスへのアクセスに
よつて得られた読出しデータ２３は参照したいペ
ージの先頭アドレスPAGETOPであるから、こ
れに論理アドレスのオフセツト部４６を合成した
信号４９は、求めるべき最終の物理アドレスを示
す。TLB１２の出力２２と論理アドレス２１の
オフセツト部４６とを合成した信号４８は、
TLBヒツトの場合の求めるべき最終の物理アド
レスを示す。論理アドレス２１のセグメント番号
４４、ページ番号４５、オフセツト４６をそのま
ま合成した信号５２は、後述のＶ＝Ｒ空間の場合
の物理アドレスとなる。

TLB１２の内部構成を第１２図に示す。論理
アドレス２１のオフセツト以外の部分は２分さ
れ、上位アドレス部（LAU）６４は比較器７７
の入力及びLAU記憶用RAM６１のデータ入力と
なる。同RAM６１の出力７３は比較器７７のも
う一方の入力となる。比較器７７の出力７８は比
較結果が一致したとき１となり、不一致のとき０
となる。読出しデータのPAGETOP部２３は
PAGETOP記憶用RAM６２のデータ入力とな
る。同RAM６２の出力２２はTLBヒツト時のペ
ージ先頭の物理アドレスを示す。セレクタ６６の
出力７０はTLBエントリの有効ビツト記憶用
RAM６３のデータ入力である。同RAM６３の
出力７４と比較器出力７８の出力はアンド回路７
９に入力されその出力８０は、１のときTLBヒ
ツト、０のときTLBミスを示す信号である。ま
た、RAM６３の出力７４とLAU記憶用RAM６
１のデータ出力の最上位ビツト７２とはアンド回
路７５に入力され、その出力７６はLAUの最上
位ビツト＝１（即ちシステム空間）かつ有効ビツ
ト＝１のとき１となる。この出力７６はセレクタ
６６のＤ入力に接続される。一方、論理アドレス
２１のLAM部６５はセレクタ６７のＡ入力及び
Ｂ入力に接続される。カウンタ６８はTLB１２
の全エントリをクリアするときにアドレスを０か
ら最大値まで更新しながら使用されるカウンタで
あり、その出力６９はセレクタ６７のＣ入力及び
Ｄ入力に接続される。セレクタ６７の出力７１
は、LAU記憶用RAM６１，PAGETOP記憶用
RAM６２、及び有効ビツト記憶用RAM６３の
共通アドレスである。

制御部１９の内部構成を第１３図に示す。ステ
ータスレジスタ９６にはクロツク発生器９５のク
ロツクにより毎回論理条件生成部９４の出力がセ
ツトされ、ステータスレジスタ９６の出力は、プ
ロセツサ１との制御インターフエイス２６、主記
憶３との制御インターフエイス２７の他に、アド
レス変換機構内の各セレクタの選択制御や、レジ
スタへのセツト制御を行う。論理条件生成部９４
の入力は、論理アドレス２１、プロセツサ１との
制御インターフエイス２６、主記憶３との制御イ
ンターフエイス２７、TLB１２のヒツト／ミス
を示す信号、UDSTOR１３のＶビツト９１、
SSTOR１４のＶビツト９２、主記憶読出しデー
タレジスタ１７の、セグメントテーブルやページ
テーブルのＶビツトに対応する信号９３、ステー
タスレジスタ９６の出力の一部９７等が入力さ
れ、次のステータスの決定が行われる。

このような構成の制御部１９は、本発明の方法
に従つてTLBヒツト時のアドレス変換、TLBミ
ス時のアドレス変換の手順を制御するだけでな
く、後述のＶ＝Ｒ空間アクセス時の制御、TLB
１２のパージの制御、USTOR１３，SSTOR１
４の書換えの制御を行うもので、その制御手順の
実施例をフローチヤートの形で第１図Ａ〜第１図
Ｄに示す。また、このフローチヤートに従つてア
ドレス変換される論理空間を第２図Ａに示す。第
２図Ａに於て、論理アドレスを16進８桁で表わ
し、最上位桁が０〜７のものをユーザ空間（2³¹
≒2GB）、８〜Ｂのものをシステム空間（約
1GBB）、ＣのものをＶ＝Ｒ空間（後述、約
256MB）、Ｄ〜Ｆのものを他の特別用途の空間
（約３×256MB）とする。これは論理アドレスを
２進表現した時には最上位ビツトが０のものがユ
ーザ空間、１のものがその他の空間に対応するこ
とになる。また第２図Ａでは以上の様な論理空間
が各種テーブルUST、UPT、SST、SPT等を用
いて物理空間へ写される様子を模擬的に示してい
る。

そして今第２図Ａで示した論理空間の任意アド
レス、つまり論理アドレス２１がレジスタ１１へ
プロセツサ１から入力されたとすると、第１図Ａ
のステツプ101ではこの論理アドレス（図ではLA
と略記）２１の上位２ビツトが１１であるかどう
かを判定する。これは第２図の16進表示のアドレ
ス最上位桁がＣ又はそれ以上に相当するＶ＝Ｒ空
間かその他の空間の時YESとなる。今はそうで
はなくて最上位が０のユーザ空間が10のシステム
空間とするとステツプ102へ進む。ここでTLBヒ
ツトかどうか即ち、第１２図の信号８０が１かど
うかを判定し、これは今NOであるとすると、ス
テツプ103に進む。ステツプ103では論理アドレス
２１の最上位ビツト＝１（即ちシステム空間）か
つSSTOR１４の有効ビツト（Ｖビツト；第１３
図）92＝１であか、または、論理アドレス２１の
最上位ビツト＝０（即ちユーザ空間）かつ
USTOR１３のＶビツト９１＝１であるかを判定
する。そのＶビツト９１又は９２が１というのは
対応するシステムセグメントテーブルSST又は
ユーザセグメントテーブルUSTが主記憶３上に
あることを示し、０というのは無いことを示すも
ので、本発明では、従来のようにUSTのアドレ
スをシステム空間の論理アドレスとすることで
USTの仮想化を行うのではなく、このＶビツト
の判定によつてセグメントテーブルフオールトを
発生することにより仮想化を実現している。そこ
で今はＶビツト９１又は９２＝１でセグメントテ
ーブルは主記憶上にあるとすると第１図Ｂに示す
変換処理のステツプ110へ進む。ステツプ110では
セレクタ４２（第１１図）のＤ入力、即ちセグメ
ントテーブルの先頭物理アドレスUSTTOPまた
はSSTTOPと入力された論理アドレス２１のセ
グメント番号SEGの合成信号５１が、セグメン
トテーブルの物理アドレスとして選択され、レジ
スタ１６にセツトされる。そして主記憶３への起
動が行われる。次のステツプ111では主記憶３の
応答を待つ。この応答によつてレジスタ１７
（RDR）に読み出されたデータは求めるページテ
ーブルUPT又はSPTの先頭アドレスUPTTOP
又はSPTTOPであり、また同データのＶビツト
は対応するページテーブルが主記憶３上にあるか
否かを示している。従つてステツプ112ではレジ
スタ１７の最下位に位置するビツト９３（第１３
図）を判定し（これによつてページテーブルも仮
想化している）、１の時はページテーブルが主記
憶上にあるとしてステツプ113へ進む。ここでは
セレクタ４２のＣ入力、即ちページテーブル
SPT又はUPTの先頭物理アドレスPTTOPと入
力論理アドレスのページ番号PAGEの合成信号５
０が、ページテーブルの物理アドレスとし選択さ
れレジスタ１６にセツトされる。そして主記憶３
への起動が行われる。次のステツプ114では主記
憶３の応答を待つ。この応答によつてレジスタ１
７に読み出されたデータは求めるページの先頭物
理アドレスRAGETOPであり、Ｖビツトはその
ページが主記憶３上にあるか否かを示している。
そこでステツプ115ではレジスタ１７の最下位ビ
ツト９３を判定し、これが１で当該ページが主記
憶３上にあるとするとステツプ116へ進む。ステ
ツプ116では、セレクタ42のＢ入力、即ち上記
PAGETOPと入力論理アドレスのオフセツトの
合成信号４９が求めるべき最終の物理アドレスと
して選択され、レジスタ１６にセツトされる。そ
して主記憶３への起動が行われる。次のステツプ
117では主記憶の応答を待つ。応答があるとステ
ツプ118ではプロセツサに正常終了の応答を行い、
変換処理を終了する。また。ステツプ116に示し
たTLBセツトというのは、第１２図のセレクタ
６６、セレクタ６７でともにＡ入力を選択し、
RAM６１〜６３への書込みを行うことである。
即ち、論理アドレス２１のLAM部６５に対応す
るTLBのエントリに同アドレス２１のLAU部６
４、レジスタ１７にセツトされている。

PAGETOPをRAM６１，６２に書込み、また
セレクタ６６からの１をRAM６３にセツトする
ことにより、今アドレス変換されたページを
TLB上に書込んで以後の変換に備える。以上が
TLBミスヒツト（ステツプ102NO）で各テーブ
ルが主記憶上にある時の制御手順であり、システ
ム空間であれば第１図Ｂに示すアドレス変換が行
われ、ユーザ空間であれば第１図Ｃに示すアドレ
ス変換行われることがわかる。また、ステツプ
109（第１図Ａ）、ステツプ119、120（第１図Ｂ）の
フオールト発生時の処理は、従来から既知のシス
テムプログラムにより実行される。但しステツプ
109に於るセグメントテーブルのフオールト発生
時の同テーブルオリジンレジスタの処理等につい
ては後述する。

次に、TLBヒツトの場合の制御手順について
説明する。第１図Ａにステツプ102ではTLBヒツ
トであつた時、即ち信号８０が１の時はステツプ
105に進み、セレクタ４２（第１１図）はＡ入力、
即ちTLB１２の出力２２と入力された論理アド
レス２１のオフセツト部４６とを合成した信号４
８が、求めるべき最終の物理アドレスとして選択
され、レジスタ１６にセツトされる。そして主記
憶への起動が行われる。ステツプ106では主記憶
の応答を待つ。次のステツプ107ではプロセツサ
に正常終了の応答を行い、処理を終了する。以上
がTLBヒツトの場合の制御手順であり、第３図
に示すアドレス変換が行われることがわかる。こ
の変換は、入力論理アドレス２１から直接ページ
の先頭アドレスPAGETOPをとり出せて極めて
早いが、TLB１２に格納できるのはごく一部の
ページのみであつて、TLBミスの確率は高く、
ミスの時は前述の処理を必要とする。

次にＶ＝Ｒ空間アクセスの場合の制御手順につ
いて説明する。Ｖ＝Ｒ空間はセグメントテーブ
ル、ページテーブルをダイレクトにアクセスする
ための空間である。このＶ＝Ｒ空間は論理アドレ
スがＣ＝（1100）で始つている（第２図Ａ）から、
第１図Ａのステツプ101からステツプ104、108と
進み、ここでセレクタ４２（第１１図）はＥ入
力、即ち論理アドレス２１の下位部（主記憶の大
きさに応じた大きさ）そのものである信号５２
が、求めるべき最終の物理アドレスとして選択さ
れ、レジスタ１６にセツトされる。そして主記憶
３への起動が行われる。ステツプ106では主記憶
３の応答を待つ。次のステツプ107ではプロセツ
サに正常終了の応答を行い処理を終了する。この
時は第４図に示すアドレス変換が行われることが
わかる。

次にTLB１２の部分パージの場合の制御手順
について説明する。部分パージはTLB１２のエ
ントリの一部を無効化するもので、あるページを
主記憶上から削除したい時に使用される。このた
めには削除したいページの論理アドレスの上位６
ビツトを110100に変更したアドレスでもつてプロ
セツサが書込みアクセスを行う。このアドレスの
上位４ビツトは16進のＤであるから、第２図Ａの
論理空間の特殊レジスタ領域に対応する。そして
このアドレス入力に対しては、第１図Ａステツプ
104から第１図Ｃパージ処理へ移る。ここではま
ずステツプ121で論理アドレスの上位６ビツトが
判定され、110100であるためステツプ122に進む。
ステツプ122ではセレクタ６６、セレクタ６７
（第１２図）のＢ入力を選択してRAM６１〜６
３に書込みが行われる。即ち論理アドレス２１の
LAM部６５に対応するTLBエントリ（削除した
いアドレスに対応）のＶビツトがクリアされ無効
化される。次にステツプ131ではプロセツサに正
常終了の応答を行い、処理を終了する。

TLB１２の全パージはシステム立上げ時に
TLB１２の全エントリを無効化するものであり、
論理アドレス２１の上位６ビツトを110110として
プロセツサが書込みアクセスを行うことにより起
動される。即ち、この入力論理アドレスに対して
は、第１図Ｃのステツプ121からステツプ123へ移
り、ここではカウンタ６８（第１２図）をクリア
する。ステツプ124ではセレクタ６６、セレクタ
６７のＣ入力を選択し、RAM６１〜６３の書込
みを行う。従つて、カウンタ６８の内容に対応す
るTLB１２のエントリのＶビツトがクリアされ
る。次にステツプ125ではカウンタ６８を１だけ
インクリメントする。次に126ではカウンタ６８
の内容がTLB１２のエントリの最大アドレスを
越えたかどうか判定し、YESのときステツプ131
に進み、NOのときステツプ124に戻る。従つて、
TLB１２の全エントリについてステツプ124、
125、126が繰り返されてＶビツトがクリアされ
る。ステツプ131ではプロセツサ１に正常終了の
応答を行い処理を終了する。

TLB１２のユーザパージはユーザ切換時に
TLB１２のエントリの中でユーザ空間の入つて
いた全エントリを無効化し、システム空間の入つ
ている全エントリは保存するものであり、論理ア
ドレスの上位６ビツトを110111としてプロセツサ
が書込みアクセスを行うことはより起動される。
即ちこの入力論理アドレスに対しては第１図Ｃの
ステツプ121からステツプ127へ移り、ここでカウ
ンタ６８（第１２図）をクリアする。次にステツ
プ128ではセレクタ６６、セレクタ６７のＤ入力
を選択し、RAM６１〜６３の書込みを行う。従
つて、カウンタ６８の内容に対応するTLB１２
のエントリについて、LAU部の最上位ビツト７
２＝１（即ちシステム空間）かつ有効ビツト７４
＝１のときのみ信号７６が１となつて対応する有
効ビツトは１のままに保存される。しかしユーザ
空間ではビツト７２が０なので有効ビツトＶはク
リアされる。次にステツプ129ではカウンタ６８
を１だけインクリメントする。ステツプ130では
カウンタ６８の内容がTLB１２のエントリの最
大アドレスを越えたかどうか判定し、YESのと
きステツプ131に進み、NOのときステツプ128に
戻る。従つてTLB１２の全エントリについてス
テツプ128，129、130が繰り返され、第５図に示
すようにユーザ空間のエントリだけすべて無効と
される。ステツプ131ではプロセツサに正常終了
の応答を行い、処理を終了する。

次にユーザセグメントテーブル用オリジンレジ
スタ（USTOR）１３への書込み制御手順につい
て説明する。本制御は、入力論理アドレス２１の
上位６ビツトを111000としてプロセツサ１が書込
みアクセスを行うことにより起動される。即ちこ
の入力アドレスに対しては、第１図Ａのステツプ
104から第１図Ｄに示すレジスタセツト処理のス
テツプ132、133へと進み、ここでUSTOR１３に
プロセツサからの書込みデータ２５がセツトされ
る。次に136ではプロセツサに正常終了の応答を
行い、処理を終了する。システムセグメントテー
ブル用オリジンレジスタ（SSTOR）１４への書
込み制御手順も同様で、入力論理アドレス２１の
上位ビツトを111001とすることにより第１図Ｄの
ステツプ134が実行される。USTOR１３への書
込みは後述のように、システムプログラムによる
ユーザ切換時に必要となるものである。

以上、第１図Ａ〜第１図Ｄのフローチヤートに
従つてアドレス変換機構２内の制御部１９による
アドレス変換制御を説明してきたが、特にユーザ
からのユーザ空間へのアクセス時には、USTOR
１３には当該ユーザに対応したセグメントテーブ
ルUSTの先頭アドレスと、そのテーブルが主記
憶上にあるか否かを示すＶビツトが既にセツトさ
れているものとしていた。これらのセツトは、ユ
ーザ変換時等にシステムプログラムによつて行わ
れるものであつて、この説明を以下で行う。第６
図はユーザ切換時のシステムプログラムによる
USTOR１３の書換え手順を示すもので、まずス
テツプ141ではUST先頭アドレステーブル（図で
はUSTOR−TABLEと表示）上の新たなユーザ
の番号に対応するエントリの内容をUSTOR１３
にセツトする。このセツトは、第１図Ｄのステツ
プ133で説明の如く、論理アドレス２１の先頭を
111000とした書込みによつて行われる。なお、
UST先頭アドレステーブルそのものは、予めシ
ステムプログラムによつて第２図Ａのように、シ
ステム空間に対応する主記憶上に作成されている
ものである。次にステツプ142にて、第１図Ｃの
ステツプ127〜130によるユーザページを実行すべ
く、先頭が11011の論理アドレスを発行し、TLB
中のユーザ空間のエントリを無効化する。システ
ムプログラムはこれらを実行後、ユーザプログラ
ムにリンクする。

ユーザプログラムの実行が始まると、ユーザ空
間にアクセスを行うが、このときUSTが実記憶
３上にない、即ちUSTOR１３のＶビツト＝０で
あると、第１図Ａのステツプ109に示す如くセグ
メントテーブルフオールトが発生する。プロセツ
サ１はフオールト発生時システムプログラムのフ
オールト処理にダイレクトジヤンプする。これに
よつてシステムプログラムは第７図の処理を実行
する。即ちまずステツプ143では実記憶上の空き
のページを見つけ、ステツプ144ではフアイルか
らそのページにUSTを転送する。このUSTをフ
アイルからとり出すときのフアイル上のアドレス
はそのUSTが主記憶上にない時はUST先頭アド
レステーブルの該当エントリのUSTTOPの部分
に設定されている。なお、USTがフアイル上に
も存在しない、即ち該当ユーザが未定義の場合は
UST先頭アドレステーブルの該当エントリのＤ
ビツトが０である。この場合、システムプログラ
ムは処理を中断し、オペレータへの報告等を行
う。次のステツプ145ではUST先頭アドレステー
ブルの該当エントリのUSTTOPに今USTを転送
した主記憶上の物理アドレスを設定しかつＶビツ
トを１にセツトして主記憶上にあることを示す。
ステツプ146ではそのエントリの内容を更に
USTOR１３にセツトし（このセツトは第１図Ｃ
ステツプ133）、これによつて所要のUSTを主記
憶へ用意し、かつUSTOR１３の内容を正しくセ
ツトして処理を終了し、第１Ｂ図に制御部１９に
よる変換処理へ制御を移す。なお、使用済の
USTを実記憶からフアイルへ転送するときは、
第８図に示すように、まずステツプ147で不要と
思われるユーザのUSTを実記憶からフアイルに
転送する。次のステツプ148ではUST先頭アドレ
ステーブルの該当エントリのＶビツトをクリア
し、USTのフアイル上のアドレスを物理をアド
レスに代つてUSTTOPの部分にセツトしてお
く。

〔発明の効果〕

以上の実施例で詳細に説明したように、従来例
ではユーザ用のセグメントテーブル及びページテ
ーブルをもとに論理空間上のシステム空間をアド
レスすることにより仮想化していたので、アクセ
ス時にはシステム空間のアドレス算出とシステム
空間から実アドレスへの変換という２重の変換を
必要としたが、本発明では各テーブルの先頭アド
レスデータにそのテーブルが主記憶上にあるか否
かを示す有効ビツトを設けることによつて各各テ
ーブル仮想化を実現しており、各テーブルは実ア
ドレスをアドレスとしているから、２段変換のア
ドレス変換テーブルを仮想化しても変換の手順が
少なく変換速度が早いという効果がある。

【図面の簡単な説明】

第１図Ａ〜第１図Ｄは本発明のアドレス変換方
法の一実施例を示すフローチヤート、第２図Ａ〜
第２図Ｃは変換される論理アドレス空間及びその
空間から実空間への変換過程の説明図、第３図は
高速変換バツフアヒツト時のアドレス変換過程の
説明図、第４図はＶ＝Ｒ空間への変換過程の説明
図、第５図はユーザパージの説明図、第６図〜第
８図はシステムプログラムによるユーザ切換時、
USTフオールト発生時、及びUSTのフアイルへ
の退避時に於る処理のフローチヤート、第９図は
本発明を適用するシステムの構成例を示す図、第
１０図は本発明の方法を実行するアドレス変換機
構のブロツク図、第１１図はセレクタの構成を示
す図、第１２図は高速変換バツフアの構成を示す
図、第１３図は制御部の構成を示す図、第１４図
及び第１５図は従来のアドレス変換方法の説明図
である。 １……プロセツサ、２……アドレス変換機構、
３……主記憶、５……フアイル、１３……ユーザ
セグメントテーブル用オリジンレジスタ、１５…
…セレクタ、１９……制御部、２１……入力論理
アドレス。

Claims (1)

【特許請求の範囲】
1. １ アドレス変換機構によりオリジンレジスタに
   セツトされたユーザ対応のセグメントテーブルの
   先頭アドレスと入力論理アドレスのセグメント部
   とから上記セグメントテーブルを索引して求める
   ページテーブルの先頭アドレスを読出し、該先頭
   アドレスと上記入力論理アドレスのページ部とか
   ら上記ページテーブルを索引して求めるページの
   先頭アドレスを読出し、更に該先頭アドレスと上
   記入力論理アドレスのオフセツト部からアクセス
   すべき物理アドレスを得るようにした仮想記憶シ
   ステムのアドレス変換方法に於て、ユーザ対応の
   エントリを有しかつ該エントリは、該当ユーザ用
   のセグメントテーブルが主記憶上にあればセツト
   されなければリセツトされる有効ビツトと、該有
   効ビツトがセツトされている時該当セグメントテ
   ーブルの主記憶上の先頭アドレスを示し上記有効
   ビツトがリセツトされている時は該当セグメント
   テーブルの補助記憶上の先頭アドレスを示すアド
   レスデータとから成つているところの先頭アドレ
   ステーブルを設け、また上記アドレス変換機構に
   は上記オリジンレジスタにセツトされる有効ビツ
   トをチエツクする機能を有せしめるとともに、シ
   ステムプログラムは、新しいユーザからのアクセ
   スがあつた時にはそのユーザ対応の先頭アドレス
   データと有効ビツトとを上記先頭アドレステーブ
   ルから読み出して上記オリジンレジスタヘセツト
   し、しかる後にもし上記有効ビツトがリセツトさ
   れていることが上記アドレス変換機構により検出
   された時はフオールト処理によつて当該ユーザ対
   応のセグメントテーブルを補助記憶から主記憶へ
   転送し、上記オリジンレジスタ及び先頭アドレス
   テーブル内対応エントリの有効ビツトをセツトし
   かつ先頭アドレスデータを転送した主記憶上の先
   頭アドレスに書換え、更にユーザがアクセスを終
   了した時には当該ユーザ対応のセグメントテーブ
   ルを主記憶から補助記憶へ転送し、上記先頭アド
   レステーブル内の対応エントリの有効ビツトをリ
   セツトしかつ先頭アドレスデータを転送した補助
   記憶上の先頭アドレスに書換えるようにしたこと
   を特徴とするアドレス変換方法。