JPS61221950A - アドレス変換方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔発明の利用分野〕 本発明は、仮想記憶方式を用いた処理装置のアドレス変
換方法に係わシ、特に多数のユーザをサポートしかつ１
ユーザへ割当てることのできる論理空間が広い処理装置
に適したアドレス変換方法に関する。

〔発明の背景〕

ネットワークを用いた分散システムの発達によシ、処理
装置がサポートできるユーザ数は例えば１０２４といっ
た大きな数になっている。また画像処理等ではＩＳ−ザ
がＩＧＢといった広い論理空間を必要とする。このため
にユーザ関連の論理空間は非常に大きなものとなう、こ
の大きな論理空間を物理アドレスと対応づけるためのア
ドレス変換テーブルも相当な大きさになる。このアドレ
ス変換テーブルを主記憶上へ常駐させると主記憶の使用
効率が低下するから、データだけでなく、アドレス変換
テーブルも仮想化するという仮想記憶方式が用いられて
おり、その従来例としてＤＥＣ社０ＶＡＸＩ　１　シｌ
Ｊ−，ｌｆＪる（ＶＡＸＩ　１ハードウエアハンドブツ
ク、ＶＡＸＩ　Ｉ　　ＨＡＲＤＷＡＲＥＨＡＮＤＢＯＯ
Ｋ参照）。この従来例では、論理空間をシステム空間と
ユーザーＣプロセス）空間とに分け、システム空間への
アクセスに対しては主記憶に常駐するシステム用ページ
テーブルを索引して物理アドレスを求める。一方、ユー
ザ用ページテーブルは仮想化されていて、ユーザ空間へ
のアクセス時にはそのユーザ空間の論理アドレスをまず
ユーザ用ページテーブルのアドレスを示すシステム空間
内の論理アドレスへ変換する。そしてこの論理アドレス
に対し上記システム用ページテーブルを索引して物理ア
ドレスを求める。従ってユーザ用ページテーブルが主記
憶上にないときは、システム用ページテーブルの索引時
にページテーブルフォールトが発生し、フォールト処理
のシステムプログラムにリンクすることによシューザ用
ページテーブルの仮想化を実現し、主記憶の利用効率の
向上をはかつている。

しかし、この従来方式には以下の短所がある。

それは、ページテーブルのみの索引であるため、論理空
間をとびとびに゛使おうとしたとき、無駄なページテー
ブルを主記憶上に置かねばならないことである。第１４
図はその説明のためのもので、１ユーザに約ＩＧＢの論
理空間Ｃユーザ空間）を割シ当て、１ページを４ＫＢと
してページに分割した例である。この時にはこのユーザ
空間のページ数は２５６Ｘ１０”ページになるからユー
ザ用ページテーブルのエントリも２５６に個となる。

１エントリＩＣ４Ｂ（１６’ビツト）使うとするとこの
テーブルは全体で２５６ＫＸ４＝約ＩＭＢの空間を占め
る。そこで今最初のＩＫエン）　ＩＪ分のデータ４ＭＢ
と最後のＩＫエントリ分のデータ４ＭＢを使おうとする
と、これらに対応したユーザ用ページテーブルの部分だ
けでなく、その間の部分Ｃ第１４図の斜線部）のページ
テーブルも主記憶上に置かねばならず、結局的ＩＭＢ容
量のユーザ用ページテーブル全部を主記憶に置くことく
なる。このため最大の主記憶容量が２〜８ＭＢ程度であ
る一般の処理装置では許容できないことになる。また論
理空間をとびとびに筺うことを禁止すればプログラミン
グの自由性が損われる。

この欠点をなくす別の従来方法として、論理空間をまず
セグメントに分割し、更にそれをページに細分し、夫々
に対応してセグメントテーブル及びページテーブルを用
いて２段階変換を行うものである（ＨＩＤＩＣＶ９０１
５０　　処！装ｆｔ）−一）”ウェアマニュアル参照）
。第１５図はその説明図で、ＩＧＢの論理空間を１セグ
メントＩＭＢ、１ページ４ＫＢで分割した例である。こ
の場合には、セグメントテーブルＳＴの最初の４エント
リ（１エントリの容量は４Ｂとする）分のデータ４ＭＢ
と最後の４工ントリ分のデータ４ＭＢを使うには、セグ
メントテーブルＳＴの斜線部を含んだ全部を主記憶上に
置かねばならないが、それは１０２４Ｘ４Ｂ＝約４ＫＢ
程度ですむ。この時ページテーブルＰＴの方はセグメン
トテーブルＳＴの最初、最後の各４二ン）　ＩＪ分に対
応して各ＩＫエントリ分、即ち合計で約８ＫＢ分を主記
憶上におけばよく、アドレス変換のための主記憶上のオ
ーバーヘッドを大幅に減らすことができる。しかし、こ
の方式をそのまま前記し７’ｈＶＡＸ１１シリーズ方弐
に使用すると、ユーザ空間へのアクセスはα）アクセス
された論理アドレスのセグメント部とユーザ用セグメン
トテーブルの先頭アドレスＣレジスタにセットされてい
る）からユーザ用セグメントテーブルのシステム空間上
の論理アドレス算出、Ｃ２）同アドレスに対するシステ
ム用セグメントテーブル索引、（３）その結果得られ九
論理アトＶスに対するシステム用ページテーブル索引、
（４）その結果得られたユーザ用ページテーブルの先頭
アドレスとアクセスされた論理アドレスのページ部とか
らユーザ用ページテーブルのシステム空間上の論理アド
レス算出、（５）同アドレスに対するシステム用セグメ
ントテーブル索引、（６）その結果から得られた論理ア
ドレスに対するシステム用ページテーブル索引という手
順を要し、変換スピードが半分以下に低下してしまう。

アドレス変換の高速化のために変換高速バッファ（ＴＬ
Ｂ）を設けることも考えられるが、今日のＬＳＩの技術
ではＩＫエントリをこえるＴＬＢは製造できない。この
ため小容量のＴＬＢを用いたのでは、例えばグラフィッ
ク処理等でＩＭＢ以上の大きな論理空間を使用するとＴ
ＬＢのミスヒツトの確率が大きくなって変換スピードの
低下の影響はさけられない。更にα）〜（６）の変換途
中でテーブルのシステム空間上の論理アドレスを保存せ
ねばならず、ハード量が増加するという欠点もある。

〔発明の目的〕

本発明は、上記し九従来技術の欠点を除去し、変換速度
が低下せず、またハード量の大幅な増加を伴わないでユ
ーザ用セグメントテーブル及びページテーブルを仮想化
できるアドレス変換方法を提供するＫある。

〔発明の概要〕

本発明°は、システム空間又はユーザ空間いずれへのア
クセス時であっても、システムセグメントテーブルＳ８
Ｔ又はユーザセグメントテーブルＵＳＴをその先頭アド
レス（物理アドレス）を示すシステムセグメントテーブ
ル用オリジンＶジスタ８ＳＴＯＲ又はユーザセグメント
テーブル用オリジンレジスタＵ８ＴＯＨの内容とアクセ
スされたアドレスのセグメント部の内容とから検索し当
該セグメント対応のシステムページテーブル８ＰＴ又は
ユーザページテーブルＵＰＴの先頭アドレス（物理アド
レス）を求め、続いて当該ページテーブル８ＰＴ又はＵ
ＰＴを、上記ページテーブルの先頭アドレスとアクセス
されたアドレスのページ部の内容とから検索し当該ペー
ジの先頭アドレス（物理アドレス）を求め、このような
２段変換によシアクセスしたいデータの物理アドレスを
求めるようにするとともに、ユーザ切換時に当該ユーザ
用のユーザセグメントテーブルＵＳＴの先頭アドレスを
ユーザセグメントテーブル用オリジンレジスタＵＳＴＯ
Ｒへ設定するために各ユーザ対応の上記先頭アドレスを
格納したＵＳＴ先頭アドレスチーフルを設け、更にオリ
ジンレジスタＵＳＴＯＲには、その時点のユーザ対応の
Ｕ８Ｔ先頭アドレスの他に当該ユーザセグメントテーブ
ルＵＳＴが主記憶１忙存在するか仮想記憶ｔファイル）
上に存在するかを識別する情報をセットするようにし、
もし上記は上にないユーザセグメントテーブルＵ８Ｔが
アクセスされるとセグメントテーブルフォールトとして
フォールト処理のシステムプログラムにリンクすること
によ、す、セグメントテーブルの仮想化を実現したこと
を特徴とするものである。

〔発明の実施例〕

本発明の実施例を以下に説明する。第９図は本発明を実
施するためのシステムの全体構成例であってアドレス変
換機構２は、プロセッサ１からインターフェイス７を介
して与えられた論理アドレスをインターフェイス８上の
物理アドレスに変換して主記憶３ヘアクセスする。ファ
イル装置５、入出力装置６はインターフェイス９、入出
力アダプタ４、インターフェイス８を介して主記憶３に
アクセスする。プロセッサ１の実行するプログラムの全
てはファイル５の中に格納されており、その一部が主記
憶３にローディングされ実行される。

本発明の方法を実行するアドレス変換機構２の内部構成
を第１０図に示す。プロセッサｌから転送された論理ア
ドレス２０はレジスタ１１にセットされ、上記（ｉｉ３
に転送される物理アドレス３２はレジスタ１６の出力で
ある。上記ｔｉｔ３からの読出しデータ２８はレジスタ
１７にセットされ、その出力２３はプロセッサ１に出力
される。プロセッサ１からの書込みデータ２４はレジス
タ１８にセットされ、その出力２５は上記ｔｉ３に転送
される。制御部１９は、プロセッサ１との制御インター
フェイス２６を介してプロセッサ１よ）起動され、論理
アドレス信号２，１の上位ビットを判定しながら、セレ
クタ１５の制御、レジスタ１６、レジスタ１７の制御、
上記ｔ１３との制御インターフェイス２７を介しての主
記憶３の起動応答制御を行Ａ、処理終了後、制御インタ
ーフェイス２６を介しでプロセッサｌに応答を行う。ま
た、アドレス変換機構２内にはアドレス変換のためのセ
レクタ１５が設けられ、入力としては、変換高速バッフ
ァ（ＴＬＢ　）１２の出力２２、論理アドレス２１、ユ
ーザセグメントテーブル用オリジンレジスタ（Ｕ８ＴＯ
Ｒ）１３の出力２９、システムセグメントテーブル用オ
リジンレジスタ（ＳＳＴＯＲ）１４の出力３０、主記憶
読出しデータ２３とが接続される。セレクタ１５の出力
３１はレジスタ１６に入力される。

セレクタ１５の内部構成を第１１図に示す。セレクタ４
１はレジスタ１１から与えられる論理アドレス２１の最
上位ビット４３が０即ちユーザ空間のとき大入力を選択
し、１即ちシステム空間のときＢ入力を選択する。従っ
てその出力４７には、ユーザ空間アクセス時はＵＳＴＯ
Ｒ１３にセットされたＵＳＴの先頭アドレス（Ｕ８ＴＴ
ＯＰ）２９　　が、システム空間アクセス時は５ＳＴＯ
Ｒ１４にセットさ１ｌ−ｆｔｓｓＴｆ）先頭アトｖｘ　
（ＳＳＴＴＯＰ）３０が転送される。出力４７と論理ア
ドレスのセグメント番号４４とを合成した信号５１はセ
グメントテーブル（Ｕ８Ｔ又は８ＳＴ）のその時点で参
照すぺき物理アドレスを示す。レジスタ１７から与えら
れる読出しデータ２３は、上記セグメントテーブルの物
理アドレスアクセス時には参照すべきページテーブルの
先頭アドレスＰＴＴＯＰであるのセ、これと論理アドレ
スのページ番号とを合成した信号５０はページテーブル
の参照すべき物理アドレスを示す。この物理アドレスへ
のアクセスによって得られた読出しデータ２３は参照し
たいページの先頭アドレスＰＡＧＥＴＯＰであるから、
これに論理アドレスのオフセット部４６を合成した信号
４９は、求めるべき最終の物理アドレスを示す。

ＴＬＢ１２の出力２２と論理アドレス２１のオフセット
部４６とを合成した信号４８は、ＴＬＢヒツトの場合の
求めるべき最終の物理アドレスを示す。論理アドレス２
１のセグメ□ン）番号４４、ページ番号４５、オフセッ
ト４６をそのまま合成した信号５２は、後述のＶ＝Ｒ空
間の場合の物理アドレスとなる。

’ｒＬＢ１２の内部構成を第１２図に示す。論理アドレ
ス２１のオフセット以外の部分は２分され、上位アドレ
ス部（ＬＡＵ）６４は比較器７７の入力及びＬＡＵ記憶
用ＲＡＭ６１のデータ入力となる。同ＲＡＭ６１の出カ
フ３は比較器７７のもう一方の入力となる。比較器７７
の出カフ８は比較結果が一致したとき１となり、不一致
のときＯとなる。読出しデータのＰＡＧｋ：ＴＯＰ　　
部２３はＰＡＧＥＴＯＰ記憶用Ｒ，ＡＭ６２のデータ入
力となる。

同几ＡＭ６２の出力２２はＴＬＢヒツト時のページ先頭
の物理アドレスを示す。セレクタ６６の出カフ０はＴＬ
Ｂエントリの有効ビット記憶用ＲＡＭ６３のデータ入力
である。同ＲＡＭ６３の出カフ４と比較器出カフ８の出
力はアンド回路７９に入力されその出力８０は、ｌのと
きＴＬＢヒツト、０のときＴＬＢミスを示す信号である
。

また、ＲＡＭ６３の出カフ４とＬＡＵ記憶用ＲＡＭ６１
のデータ出力の最上位ビット７２とはアンド回路７５に
入力され、その出カフ６はＬＡＵの最上位ピッ）＝１　
（即ちシステム空間）かつ有効ビット′＝１のとき１と
なる。この出カフ６はセレクタ６６のＤ入力に接続され
る。一方、論理アドレス２１のＬＡＭ部６部上５レクタ
６７のＡ入力及びＢ入力に接続される。カウンタ６８は
ＴＬＢｌ　２の全エントリをクリアするときくアドレス
を０から最大値まで更新しながら使用されるカウンタで
あシ、その出力６９はセレクタ６７のＣ入力及びＤ入力
に接続される。セレクタ６７の出カフ１は、ＬＡＵ記憶
用ＲＡ　Ｍ　６１　、ＰＡＧＥＴＯＰ記憶用ＲＡＭ６２
、及び有効ビット記憶用ＲＡＭ６３の共通アドレスであ
る。

制御部１９の内部構成を第１３図に示す。ステータスレ
ジスタ９６にはクロック発生器９５のクロックによシ毎
回倫理条件生成部９４の出力がセットされ、ステータス
レジスタ９６の出力は、プロセッサ１との制御インター
フェイス２６、主起ｔｉｉ３との制御インターフェイス
２７の他く、アドレス変換機構内の各セ／クタの選択制
御や、レジスタへのセット制御を行う。論理条件生成部
９４の入力は、論理アドレス２１、プロセッサ１との制
御インターフェイス２６、主起ｉｉ［３との制御インタ
ーフェイス２７、ＴＬＢｌ２のヒツト／ミスを示す信号
８０％Ｕ８ＴＯＲ１３のＶビット９１．５ＳＴＯＲ１４
のＶビット９２、主記憶続出しデータレジスタ１７の、
セグメントテーブルやページテーブルのＶビットに対応
する信号９３、ステータスレジスタ９６の出力の一部９
７等が入力され、次のステータスの決定が行われる。

このような構成の制御部１９は、本発明の方法に従って
ＴＬＢヒツト時のアドレス変換、ＴＬＢミス時のアドレ
ス変換の手順を制御するだけでなく、後述のＶ＝几空間
アクセス時の制御、ＴＬＢｌ２のパージの制御、Ｕ８Ｔ
ＯＲ１３，５ＳＴＯＲ１４の書換えの制御を行うもので
、その制御手順の実施例をフローチャートの形で第１図
（Ａ）〜第１図［Ｆ］）ｋ示す。ま九、このフローチャ
ートに従ってアドレス変換される論理空間を第２図囚に
示す。ａｉＥＺ図ωに於て、論理アドレスを１６進８桁
で表わし、最上位桁が０〜７のものをユーザ空間（２”
ｌ−４＝２ＧＢ）、８〜Ｂのものをシステム空間Ｃ約Ｉ
ＧＢ）　、Ｃｏも（ｌＶ＝Ｒ空間Ｃ後述、約２５６ＭＢ
）、Ｄ〜Ｆのものを他の特別用途の空間（約３Ｘ２５６
ＭＢ）とする。これは論理アドレスを２進表現した時に
は最上位ビットが０のものがユーザ空間、１のものがそ
の他の空間に対応することになる。まな第２図囚では以
上の様な論理空間が各種テーブルＵ８Ｔ、ＵＰＴ、ＳＳ
Ｔ、ＳＰＴ等を用いて物理空間へ写される様子を模擬的
に示している。

そこで今第２図囚で示した論理空間の任意アドレス、つ
まシ論理アトＶス２１がレジスタ１１へプロセッサ１か
ら入力されたとすると、第１図に）のステップ１０１で
はこの論理アドレス（図ではＬＡと略記）２１の上位２
ピツトが１１であるカーどうかを判定する。これは第２
図の１６進表示のアドレスの最上位桁がＣ又はそれ以上
に相当するＶ＝几空間かその他の空間の時ＹＥＳとなる
。今はそうではなくて最上位がＯのユーザ空間かｌＯの
システム空間とするとステップ１０２へ進む。

ここでＴＬＢヒツトかどうか即ち、第１２図の信号８０
が１かどうかを判定し、これは今Ｎｏであるとすると、
ステップ１０３に進む。ステップ１０３では論理アドレ
ス２１の最上位ピッ）＝１（即ちシステム空間）かつ８
８ＴＯＲ１４の有効ビット（Ｖビット；第１３図）９２
＝１であるか、または、論理アドレス２１の最上位ビッ
ト＝０（即ちユーザ空間）かつＵ８ＴＯＲ１３のＶビッ
ト９１＝１であるかを判定する。このＶビット９１又は
９２が１というのは対応するシステムセグメントテーブ
ル８ＳＴ又はユーザセグメントテーブルＵＳＴが主記憶
３上にあることを示し、０というのは無いことを示すも
ので、本発明では、従来のようにＵＳＴのアドレスをシ
ステム空間の論理アドレスとすることでＵＳＴの仮想化
を行うのではなく、このＶビットの判定によってセグメ
ントテーブルフォールトを発生するととくよシ仮想化を
実現している。そこで今はＶピッ）９１又は９２＝１で
セグメントテーブルは主記憶上にあるとすると第１図■
に示す変換処理のステップ１１０へ進む。ステップ１１
Ｇでは七しク／４２（第１１図）のＤ入力、即ちセグメ
ントテーブルの先頭物理アドレスＵ８ＴＴＯＰま友は８
ＳＴＴＯＰと入力された論理アドレス２１のセグメント
番号ＳＥＧの合成信号５１が、セグメントテーブルの物
理アドレスとして選択され、レジスタ１６にセットされ
る。そして主記憶３への起動が行われる。次のステップ
１１１では主記憶３の応答を待つ。この応答によってレ
ジスタ１７（Ｒ，ＤＲ）に読み出されたデータは求める
ページテーブルＵＰＴ又は８ＰＴの先頭アドレスＵＰＴ
ＴＯＰ又は８ＰＴＴＯＰであシ、また同データのＶビッ
トは対応するページテーブルが主記憶３上にあるか否か
を示している。

従ってステップ１１２ではＶラスタ１フの最下位に位置
するビット９３（第１３図）を判定しくこれによってペ
ージテーブルも仮想化している）、ｌの時はページテー
ブルが主記憶上にあるとしてステップ１１３へ進む。こ
こではセレクタ４２のＣ入力、即ちページテーブルｓ　
Ｐ　’Ｉ’又はＵＰＴの先頭物理アドレスＰＴＴＯＰ　
と入力論理アドレスのページ番号Ｐ　ＡＧ　Ｅの合成信
号５０が、ページテーブルの物理アドレスとして選択さ
れレジスタ１６にセットされる。そして主記憶３への起
動が行われる。次のステップ１１４では上記１ｉ３の応
答を待つ。この応答によってレジスタ１７に読み出され
たデータは求めるページの先頭物理アドレスＰＡＧＥＴ
ＯＰであり、Ｖビットはそのページが主記憶３上にある
か否かを示している。そこでステップ１１５ではレジス
タ１７の最下位ビット９３を判定し、これが１で当該ペ
ージが主記憶３上にあるとするとステップ１１６へ進む
。ステップ１１６では、セレクタ４２のＢ入力、即ち上
記ＰＡＧＥＴＯＰと入力論理アドレスのオフセットの合
成信号４９が求めるべき最終の物理アドレスとして選択
され、Ｖラスタ１６にセットされる。そして上記ｔ１３
への起動が行われる。次のステップ１１７では主記憶の
応答を待つ。応答があるとステップ１１８ではプロセッ
サに正常終了の応答を行い、変換処理を終了する。また
、ステップ１１６に示したＴＬＢセットというのは、第
１２図のセレクタ６６、セレクタ６７でともに人人力を
選択し、ＲＡＭ６１〜６３への書込みを行うことである
。即ち、論理アドレス２１１Ｚ）ＬＡＭ部６５に対応す
るＴＬＢのエントリに同アドレス２１のＬＡＵ部６４、
Ｖラスタ１フにセットされているＰＡＧｇＴＯＰをＲ，
ＡＭ６１．６２に書込み、またセレクタ６６からの１１
−ＲＡＭ６３にセットすることＫより、今アドレス変換
されたページをＴＬＢ上に書込んで以後の変換に備える
。以上がＴＬＢミスヒツト（ステップ１０２ＮＯ）で各
テーブルが主記憶上にある時の制御手順であり、システ
ム空間であれば第１図［Ｆ］）Ｋ示すアドレス変換が行
われ、ユーザ空間であれば第１図（Ｑに示すアドレス変
換が行われることがわかる。また、ステップ１０９（第
１図＾）、ステップ１１９．１２０（第１図＠）のフォ
ールト発生時の処理は、従来から既知のシステムプログ
ラムによシ実行される。

但しステップ１０９に於るセグメントテーブルの７オ一
ルト発生時の同テーブルオリジンＶジスタの処理等につ
いては後述する。

次に、ＴＬＢヒツトの場合の制御手順について説明する
。第１図囚のステップ１０２ではＴＬＢヒツトであった
時、即ち信号８０が１の時はステップ１０５に進み、セ
レクタ４２（第１１図）はＡ入力、即ちＴＬＢ１２の出
力２２と入力された一部アドレス２１のオフセット部４
６とを合成した信号４８が、求めるべき最終の物理ア七
゛レスとして選択され、レジスタ１６にセットされる。

そして主記憶への起動が行われる。ステップ１０６では
主記憶の応答を待つ。次のステップ１０７ではプロセッ
サに正常終了の応答を行い、処理を終了する。以上がＴ
ＬＢヒツトの場合の制御手順であり、第３図に示すアド
レス変換が行われることがわかる。この変換は、入力論
理アドレス２１から直接ページの先頭アドレスＰＡＧＥ
ＴＯＰをとシ出せて極めて早いが、ＴＬＢ１２に格納で
きるのはごく一部のページのみであって、ＴＬＢミスの
確率は高く、。ミスの時は前述の処理を必要とする。

次にＶ＝Ｒ空間アクセスの場合の制御手順について説明
する。Ｖ＝Ｒ空間はセグメントテーブル。

ページテーブルをダイレクトにアクセスするための空間
である。とのＶ＝Ｒ空間は論理アドレスがＣ＝（１１０
０）で始っている（第２図囚）から、第１図に）のステ
ップ１０ｉからステップ１０４゜１０８と進み、ここで
セレクタ４２（第１１図）はＥ入力、即ち論理アドレス
２１の下位部（主記憶の大きさに応じた大きさ）そのも
のである信号５２が、求めるべき最終の物理アドレスと
して選択され、レジスタ１６にセットされる。そして主
記憶３への起動が行われる。ステップ１０６では主記憶
３の応答を待つ。次のステップ１０７ではプロセッサに
正常終了の応答を行い処理を終了する。この時は第４図
に示すアドレス変換が行われることがわかる。

次にＴＬＢ１２０部分パージの場合の制御手順について
説明する。部分パージはＴＬＢｌ　２のエントリの一部
を無効化するもので、あるページを主記憶上から削除し
たい時に使用される。このためには削除したいページの
論理アドレスの上位６ビツトを１１０１００　に変更し
たアドレスでもってプロセッサが書込みアクセスを行う
。このアドレスの上位４ビツトｔｉ１６進のＤであるか
ら、第２図（６）の論理空間の特殊Ｖジスタ領域に対応
する。

そしてこのアドレス入力に対しては、第１図囚ステップ
１０４から第１図０のパージ処理へ移る。

ここではまずステップ１２１で論理アドレスの上位６ビ
ツトが判定され、１１０１００　であるためステップ１
２２に進む。ステップ１２２ではセレクタ６６、セレク
タ６７（第１２図）のＢ入力を選択してＲＡＭ６１〜６
３に書込みが行われる。即ち論理アドレス２工のＬＡＭ
部６５に対応するＴＬＢエントリ（削除したいアドレス
に対応）のＶビットがクリアされ無効化される。次にス
テップ１３１ではプロセッサに正常終了の応答を行Ａ１
処理を終了する。

ＴＬＢｌ２の全パージはシステム立上げ時にＴＬＢｌ２
の全エントリを無効化するものであり、論理アドレス２
１の上位６ビツトを１１０１１０　としてプロセッサが
書込みアクセスを行うことにより起動される。即ち、こ
の入力論理アドレスに対しては、第１図（Ｏのステップ
１２１からステップ１２３へ移り、ここではカウンタ６
８（８１２図）をクリアする。ステップ１２４ではセレ
クタ６６、セレクタ６７のＣ入力を選択し、ＲＡＭ６１
〜６３の書込みを行う。従って、カウンタ６８の内容に
対応するＴＬＢｌ２のエントリのＶビットがクリアされ
る。次にステップ１２５ではカウンタ６８を１だけイン
クリメントする。次に１２６ではカウンタ６８の内容が
ＴＬＢｌ２のエントリの最大アドレスを越えたかどうか
判定し、ＹＥＳのときステップ１３１に進み、ＮＯのと
きステップ１２４に戻る。従って、ＴＬＢｌ２の全エン
トリについてステップ１２４，１２５，１２６が繰シ返
されてＶビットがクリアされる。ステップ１３１ではプ
ロセッサ１に正常終了の応答を行い、処理を終了する。

ＴＬＢｌ２のユーザパージはユーザ切換時にＴＬＢｌ２
のエン）　ＩＪの中でユーザ空間の入っていた全エント
リを無効化し、システム空間の入っている全エントリは
保存するものであ〕、論理アドレスの上位６ビツトを１
１０１１１　　としてプロセッサが書込みアクセスを行
うことによシ起動される。即ちこの人力論理アドレスに
対しては第１図０のステップ１２１かもステップ１２７
へ移り、ここでカウンタ６８（第１２図）をクリアする
。

次にステップ１２８ではセレクタ６６、セレクタ６７の
Ｄ入力を選択し、ＲＡＭ６１〜６３の書込みを行う。従
って、カウンタ６８の内容に対応するＴＬＢｌ２のエン
）　ＩＪについて、ＬＡＵＩＢの最上位ビット７２＝１
（即ちシステム空間）かつ有効ビット７４＝１のときの
み信号７６が１となって対応する有効ピッ）ａｌのまま
に保存される。

しかしユーザ空間ではビット７２が０なので有効ビット
Ｖはクリアされる。次にステップ１２９ではカウンタ６
８を１だけインクリメントする。ステップ１３０ではカ
ウンタ６８．の内容がＴＬＢｌ２のエントリの最大アド
レスを越えたかどうか判定し、ＹＥＳのときステップ１
３１に進み、ＮＯのときステップ１２８に戻る。従って
ＴＬＢｌ２の全エントリについてステップ１２８，１２
９゜１３０が繰り返され、第５図に示すようにユーザ空
間のエントリだけすべて無効とされる。ステップ１３１
ではプロセッサに正常終了の応答を行い、処理を終了す
る。

次Ｉ／Ｃ：５−−ザセグメントテーブル用オリジンレジ
スタ（ＵＳＴＯＲ）１３　への書込み制御手順について
説明する。本制御は、入力論理アドレス２１の上位６ビ
ツトを１１１０００　としてプロセッサ１が書込みアク
セスを行うことにより起動される。即ちこの入力アドレ
ス忙対しては、第１図囚のステップ１０４から第１図０
Ｖｃ示すレジスタセット処理のステップ１３２，１３３
へと進み、ここでＵＳＴＯＲ１３にプロセッサからの書
込みデータ２５がセットされる。次［１３６ではプロセ
ッサ忙正常終了の応答を行い、処理を終了する。システ
ムセグメントテーブル用オリジンレジスタ（８８ＴＯＲ
，）　１４への書込み制御手順も同様で、入力論理アド
レス２１の上位ビットを１１１００１　　とすることに
より第１図Ωのステップ１３４が実行される。ＵＳＴＯ
Ｒ１３への書込みは後述のように、システムプログラム
によるユーザ切換時に必要となるものである。

以上、第１図囚〜第１図０のフローチャートに従ってア
ドレス変換機構２内の制御部１９によるアドレス変換制
御を説明してきたが、特にユーザからのユーザ空間への
アクセス時には、ＵＳＴＯＲ１３には当該ユーザに対応
したセグメントテーブルＵＳＴの先頭アドレスと、その
テーブルが主記憶上にあるか否かを示すＶビットが既に
セットされているものとしていた。これらのセットは、
ユーザ変換時等にシステムプログラムによって行われる
ものであって、この説明を以下で行う。第６図はユーザ
切換時のシステムプログラムによるＵＳＴＯＲ１３の書
換え手順を示すもので、まずステップ１４１ではＵＳＴ
先頭アドレステーブルＣ図ではＵＳＴＯＲ−ＴＡＢＬＥ
　　と表示）上の新たなユーザの番号に対応するエント
リの内容をＵＳＴＯＲ１３にセットする。このセットは
、第１図◎のステップ１３３で説明の如く、論理アドレ
ス２１の先頭を１１１０００　　とした書込みによって
行われる。なお、ＵＳＴ先頭アドレステーブルそのもの
は、予めシステムプログラムによって第２図（６）のよ
うに、システム空間に対応する主記憶上に作成されてい
るものである。次にステップ１４２にて％第１図０（Ｄ
　スｆ　ツブ１２７〜１３０によるユーザページを実行
すべく、先頭が１１０１１の論理アドレスを発行し、Ｔ
ＬＢ中のユーザ空間のエントリを無効化する。システム
プログラムはこれらを実行後、ユーザプログラムにリン
クする。

ユーザプログラムの実行が始まると、ユーザ空間にアク
セスを行うが、このときＵＳＴが実記憶３上にない、即
ちＵＳＴＯＲ１３ＯＶ　ピッ）＝Ｏであると、第１図（
８）のステップ１０９に示す如くセグメントテーブルフ
ォールトが発生する。プロセッサ１はフォールト発生時
システムプログラムのフォールト処理にダイレクトジャ
ンプする。これによってシステムプログラムは第７図の
処理を実行する。即ちまずステップ１４３では実記憶上
の空きのページを見つけ、ステップ１４４ではファイル
からそのページにＵＳＴを転送する。このＵＳＴをファ
イルからとシ出すときのファイル上のアドレスはそのＵ
ＳＴが主記憶上にない時はＵ８Ｔ先頭アドレステーブル
の該当エントリのＵ８ＴＴＯＰの部分に設定されている
。なお、ＵＳＴがファイル上にも電在しない、即ち該当
ユーザが未定義の場合はＵＳＴ先頭先頭アトナステーブ
ル当エントリのＤビットが０である。この場合、システ
ムプログラムは処理を中断し、オペレータへの報告等を
行う。次のステップ１４５ではＵ８Ｔ先頭アドレステー
ブルの該当エントリのＵＳＴＴＯＰに今ＵＳＴを転送し
ｔ主記憶上の物理アドレスを設定しかつＶビットを１に
セットして主記憶上にあることを示す。ステップ１４６
ではそのエントリの内容を更にＵＳＴＯＲ１３にセット
しにのセットは第１図（Ｑステップ１３３）、これによ
って所要のＵＳＴを主記憶へ用意し、かつＵ８ＴＯＲ１
３の内容を正しくセットして処理を終了し、第１Ｂ図の
制御部１９による変換処理へ制御を移す。なお、使用済
のＵＳＴを実記憶からファイルへ転送するときは、第８
図に示すように、まずステップ１４７で不要と思われる
ユーザのＵＳＴを実記憶からファイルに転送する。次の
ステップ１４８ではＵ８Ｔ先頭アドレステーブルの該当
エントリのＶビットをクリアし、ＵＳＴのファイル上の
アドレスを物理アドレスに代ってＵＳＴＴＯＰの部分に
セットしておく。

〔発明の効果〕

以上の実施例で詳細に説明したように、従来例ではユー
ザ用のセグメントテーブル及びページテーブルをともに
論理空間上のシステム空間をアドレスすることによシ仮
想化していたので、アクセス時にはシステム空間のアド
レス算出とシステム空間から実アドレスへの変換という
２重の変換を必要としたが、本発明では各テーブルの先
頭アドレスデータにそのテーブルが主記憶上にあるか否
かを示す有効ビットを設けることによって各テーブルの
仮想化を実現しており、各テーブルは実アドレスをアド
レスとしているから、２段変換のアドレス変換テーブル
を仮想化しても変換の手順が少なく変換速度が早いとい
う効果がある。

【図面の簡単な説明】

第１図＾〜第１図［Ｆ］は本発明のアドレス変換方法の
一実施例を示すフローチャート、第２図囚〜第２図０は
変換される論理アドレス空間及びその空間から実空間へ
の変換過程の説明図、第３図は高速変換バッファヒツト
時のアドレス変換過程の説明図、第４図はＶ＝ｆ’Ｌ空
間への変換過程の説明図、第５図はユーザパージの説明
図、第６図〜第８図はシステムプログラムによるユーザ
切換時、［ＪＳＴ７オールト発生時、及びＵＳＴのファ
イルへの退避時に於る処理のフローチャート、第９図は
本発明を適用するシステムの構成例を示す図、第１０図
は本発明の方法を実行するアドレス変換機構のブロック
図、第１１図はセレクタの構成を示す図、第１２図は高
速変換バッファの構成を示す図、第１３図は制御部の構
成を示す図、第１４図及び第１５図は従来のアドレス変
換方法の説明図である。 ｌ・・・プロセッサ、２・・・アドレス変換機構、３・
・・主記憶、５・・・ファイル、１３・・・ユーザセグ
メントテーブル用オリジンレジスタ、１５・・・セレク
タ、１９・・・制御部、２１・・・入力論理アドレス。

Claims (1)

【特許請求の範囲】
1. １、アドレス変換機構によりオリジンレジスタにセット
   されたユーザ対応のセグメントテーブルの先頭アドレス
   と入力論理アドレスのセグメント部とから上記セグメン
   トテーブルを索引して求めるページテーブルの先頭アド
   レスを読出し、該先頭アドレスと上記入力論理アドレス
   のページ部とから上記ページテーブルを索引して求める
   ページの先頭アドレスを読出し、更に該先頭アドレスと
   上記入力論理アドレスのオフセット部からアクセスすべ
   き物理アドレスを得るようにした仮想記憶システムのア
   ドレス変換方法に於て、ユーザ対応のエントリを有しか
   つ該エントリは、該当ユーザ用のセグメントテーブルが
   主記憶上にあればセットされなければリセットされる有
   効ビットと、該有効ビットがセットされている時該当セ
   グメントテーブルの主記憶上の先頭アドレスを示し上記
   有効ビットがリセットされている時は該当セグメントテ
   ーブルの補助記憶上の先頭アドレスを示すアドレスデー
   タとから成つているところの先頭アドレステーブルを設
   け、また上記アドレス変換機構には上記オリジンレジス
   タにセットされる有効ビットをチェックする機能を有せ
   しめるとともに、システムプログラムは、新しいユーザ
   からのアクセスがあつた時にはそのユーザ対応の先頭ア
   ドレスデータと有効ビットとを上記先頭アドレステーブ
   ルから読み出して上記オリジンレジスタへセットし、し
   かる後にもし上記有効ビットがリセットされていること
   が上記アドレス変換機構により検出された時はフオール
   ト処理によつて当該ユーザ対応のセグメントテーブルを
   補助記憶から主記憶へ転送し、上記オリジンレジスタ及
   び先頭アドレステーブル内対応エントリの有効ビットを
   セットしかつ先頭アドレスデータを転送した主記憶上の
   先頭アドレスに書換え、更にユーザがアクセスを終了し
   た時には当該ユーザ対応のセグメントテーブルを主記憶
   から補助記憶へ転送し、上記先頭アドレステーブル内の
   対応エントリの有効ビットをリセットしかつ先頭アドレ
   スデータを転送した補助記憶上の先頭アドレスに書換え
   るようにしたことを特徴とするアドレス変換方法。