JPH09282233A - 仮想メモリ管理装置 - Google Patents

Abstract

(57)【要約】 【課題】 マルチタスク環境における仮想メモリ空間の
効率的管理を可能とする仮想メモリ管理装置を提供す
る。 【解決手段】 ＴＬＢ（アドレス変換バッファ）８を持
つメモリ管理において、メモリ管理プログラムＭＰはＴ
ＬＢミスを起こした論理アドレスに対応のページテーブ
ルを検索するときに、対応の論理ページが仮想メモリの
予め使用目的別に区分された領域のいずれに属するか判
断しそれぞれの領域単位で最適な検索方法を採用する。
判断された領域がパッチ可能なＲＯＭ領域である場合に
は、パッチ有無を判定する処理を行なってパッチのペー
ジテーブルの検索が行なわれ、判断された領域がデータ
とスタックのために使用される領域である場合には、ア
クティブなタスクのページテーブルを検索する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明はコンピュータ装置
に実装された仮想メモリ領域を管理するための仮想メモ
リ管理装置に関する。

【０００２】

【従来の技術および発明が解決しようとする課題】一般
に、コンピュータ装置に実装されたメモリ管理として仮
想記憶管理が使用されて、メモリの有効利用が図られ
る。この仮想記憶管理におけるページ管理において、論
理アドレスから物理アドレスを設定するための機構とし
てプロセッサ内部にアドレス変換バッファ（以下ＴＬＢ
と呼ぶ：Translation Lookasaide Buffer ）を備えて、
論理アドレスと物理アドレス間の変換情報をキャッシン
グしている。実行タスクに対応する論理アドレスがＴＬ
Ｂ中にあれば、高速に物理アドレスへの変換が行なわれ
てタスクは実行される。ただし、このＴＬＢに設定でき
るエントリの数は限られている。したがって、ＴＬＢの
エントリに論理アドレスが存在しないとき（これをＴＬ
Ｂミスと呼ぶ）は、タスクの実行は中断され、ＴＬＢミ
スに応じた割込の発生により、一般にメモリマネージャ
と呼ばれるメモリ管理プログラムが呼出される。このメ
モリマネージャは、プロセッサ外部に予め設定された論
理アドレスの情報を参照して合致するページ情報をＴＬ
Ｂに設定するので、実行が中断されたタスクは再開させ
られ実行が継続する。

【０００３】一般にプロセッサ外部に予め設定された論
理アドレスの情報として論理アドレスと物理アドレスと
が対応づけされたページテーブルがコンピュータ装置に
１つ以上設けられる。

【０００４】マルチタスク環境において、それぞれのタ
スクは固有の論理アドレス空間（以下、論理アドレス空
間を論理空間と略称する）を有しているので、タスクが
切換わるごとに、メモリマネージャが管理するページテ
ーブルをカレントなタスクのページ情報に対応させるこ
とが必要になる。また物理メモリのマップを変更したと
きにはページテーブルの更新作業が必要になる。

【０００５】図９は、マルチタスク環境におけるページ
テーブルの従来の管理方法を説明するための図である。
図９では、タスクＡ、ＢおよびＣが実行され得るマルチ
タスク環境においてメモリ管理プログラムＭＭにより管
理されるシステムテーブルとして、セグメントテーブル
ＳＧおよび複数のページテーブルＰＧが示される。セグ
メントテーブルＳＧはメモリ管理プログラムＭＭが管理
する論理空間全域にわたってセグメント単位にエントリ
を有し、複数のページテーブルＰＧのそれぞれはこのセ
グメント単位のエントリによりポイントされる。たとえ
ば、図ではメモリ管理プログラムＭＭが管理する論理空
間が３２ビットで構成されると想定した場合、１Ｍバイ
ト単位のセグメントで該論理空間を管理するにはセグメ
ントテーブルＳＧには４０００エントリ有する必要があ
る。

【０００６】通常タスクが使用できる最大論理空間サイ
ズは予め設定されており、このサイズのページテーブル
が保持される。このページテーブルを、１Ｍバイトの論
理空間に対して４Ｋバイトのページで管理するとした場
合、物理マップの有無にかかわらず２５６エントリが必
要であり、システム全体では、（タスクの最大論理空間
サイズ／１Ｍバイト）×２５６エントリが必要となる。
また、それぞれのタスクはタスク固有のページ情報を保
持するページテーブルを必要とする。

【０００７】次に、図９を参照してタスク切換を行なう
場合のページテーブル更新作業について説明する。メモ
リ管理プログラムＭＭはまずページテーブルＰＧにおけ
る中断するタスクで使用されていたページエントリを無
効（invalid ）にした後に、再開するタスク（図９のタ
スクＡ）のページエントリの内容をセグメントテーブル
ＳＧと該セグメントテーブルＳＧにより指示されるペー
ジテーブルＰＧに書込む（図中のコピー操作）ことで論
理空間の情報が変更される。

【０００８】この更新作業では、実行が中断・再開され
るタスクのページテーブルを全数サーチしてシステムの
ページテーブルＰＧを書換える作業が必要であり、この
作業は煩雑であるとともに、処理の時間がかかる。これ
を改善する手法として、セグメントテーブルＳＧとテー
ブルＳＧによりポイントされるページテーブルＰＧをタ
スクごとに準備して、セグメントテーブルＳＧへのポイ
ンタをタスク切換に応じて切換えることにより、ページ
テーブル更新作業を高速化するシステムもある。この手
法ではタスクの数だけのセグメントテーブルＳＧが必要
になり、ページテーブルのためのメモリ消費量が多すぎ
るという問題がある。

【０００９】それゆえにこの発明の目的は、マルチタス
ク環境における仮想メモリ空間の管理を効率的に行なう
ための仮想メモリ管理装置を提供することである。

【００１０】

【課題を解決するための手段】請求項１に記載の仮想メ
モリ管理装置は、複数のタスクを切換えながら実行する
マルチタスク環境において、実行中のタスクから出力さ
れた仮想メモリの論理アドレスより物理メモリの対応す
る物理アドレスを得るために検索されるアドレス変換バ
ッファを有した装置であり、複数タスクのそれぞれにつ
いて、仮想メモリ上の用途ごとの領域に対応のサイズを
有して論理アドレスに対応の物理アドレスを格納したペ
ージテーブルと、仮想メモリ上の用途ごとに区分された
領域について、開始アドレスとサイズとを記憶する記憶
手段と、前述の検索時に対応物理アドレスが得られない
場合に、記憶手段中の記憶内容に基づいて、対応物理ア
ドレスが得られなかった論理アドレスは仮想メモリ上の
区分された領域のいずれに該当するか判定する判定手段
と、判定手段により該当すると判定された領域の用途に
対応のページテーブルから、対応物理アドレスが得られ
なかった論理アドレスに対応の物理アドレスを検索する
検索手段とを備えて構成される。

【００１１】請求項１に記載の仮想メモリ管理装置はこ
のように構成されて、各タスクは、各用途ごとの必要サ
イズのページテーブルを確保する。したがって、各タス
クは仮想メモリの用途単位別にページテーブルを準備す
ることにより、従来で必要であったセグメントテーブル
が不要となり、管理すべきテーブルを構成するためのメ
モリ消費量が削減できる。

【００１２】請求項２に記載の仮想メモリ管理装置は、
請求項１に記載の装置において、判定手段により該当す
ると判定された領域が所定大きさの部分領域ごとにパッ
チをあてることができる用途を有したパッチ可能領域で
あるとき、検索手段はパッチ可能領域をページより大き
い領域単位で分割しながらパッチがあてられた部分領域
のページテーブルを特定する特定手段と、特定手段によ
り特定されたページテーブルから対応物理アドレスが得
られなかった論理アドレスに対応の物理アドレスを検索
する第１検索手段とを含んで構成される。

【００１３】請求項２に記載の仮想メモリ管理装置はこ
のように構成されて、パッチ可能領域に対するパッチが
簡便に行なえる。また、検索手段は特定手段を有して、
パッチがあてられた部分領域のページテーブルを、パッ
チ可能領域をページより大きい領域単位で分割しながら
特定するので、パッチ対応のページ検索のために使用さ
れるページテーブルを構成するためのメモリ消費量を削
減できる。

【００１４】請求項３に記載の仮想メモリ管理装置は、
請求項１または２に記載の装置において、タスク切換ご
とにポインタを変更して、このポインタを用いて実行中
のタスクに対応の用途ごとのページテーブルを指示する
ためのポイント手段をさらに備え、前述の検索手段はこ
のポイント手段により指示される用途ごとのページテー
ブルを検索対象とするよう構成される。

【００１５】請求項３に記載の仮想メモリ管理装置はこ
のように構成されて、タスクが切換わるとき、切換によ
り実行中のタスクとなったタスクに対応のページテーブ
ルを指示するためにポインタが変更されるので、タスク
切換時の仮想メモリ管理のための更新処理がカレントな
（実行中の）タスクに対応のページテーブルへのポイン
タの変更だけでよい。したがって、従来のようにページ
エントリの更新作業が不要となって、該装置における処
理の軽減と処理時間の高速化および複数のタスク間でポ
インタを用いて検索手段により検索されるべきテーブル
が共有されることによって、テーブルを構成するメモリ
消費量の削減が図られる。

【００１６】

【発明の実施の形態】以下、この発明の実施の形態につ
いて図面を参照し説明する。

【００１７】図１は、この発明の実施の形態による仮想
メモリ管理装置におけるソフトウェアとデータの構成図
である。図１のタスクＡ、ＢおよびＣによるマルチタス
ク環境において、仮想メモリ管理を行なうメモリ管理プ
ログラムＭＰは、タスク実行時、ＣＰＵ９制御のもとに
ＴＬＢ８を用いて図示されない仮想メモリ上に配置され
たデータを物理メモリ７上にページ単位でマッピングす
る。

【００１８】各タスクはデータのメモリオブジェクト５
およびスタックのメモリオブジェクト６を有する。デー
タメモリオブジェクト５およびスタックメモリオブジェ
クト６のそれぞれはページテーブル５Ｔおよび６Ｔのそ
れぞれと、対応ページテーブルのサイズ５Ｓおよび６Ｓ
のそれぞれと、対応ページテーブルの仮想メモリにおけ
る開始論理アドレス５Ａおよび６Ａのそれぞれとを含
む。

【００１９】メモリ管理プログラムＭＰはシステムテー
ブルとして、各タスクで共有されるシステムページテー
ブルＳＰおよびカレントタスクページテーブルＣＰを有
する。システムページテーブルＳＰはＲＯＭ領域のＲＯ
Ｍメモリオブジェクト１と共有メモリの共有メモリオブ
ジェクト２を含む。

【００２０】メモリオブジェクト１および２のそれぞれ
は、ページテーブル１Ｔおよび２Ｔのそれぞれと、対応
ページテーブルのサイズ１Ｓおよび２Ｓのそれぞれと、
対応ページテーブルの仮想メモリにおける開始論理アド
レス１Ａおよび２Ａのそれぞれとを含む。

【００２１】カレントタスクページテーブルＣＰは現在
実行されているタスク（図ではタスクＡ）のデータメモ
リオブジェクト５へのポインタ３とスタックメモリオブ
ジェクト６へのポインタ４とを含む。

【００２２】図２はこの発明の実施の形態による仮想メ
モリ管理装置が搭載される情報処理装置のブロック図で
ある。図２において情報処理装置はＣＰＵ９、メモリ管
理ユニット（ＭＭＵ）１０、ユニット１０により管理さ
れるＴＬＢ８を含むプロセッサ部２０、種々のプログラ
ムやデータをストアするためのＲＯＭ３０ならびにＲＡ
Ｍ４０、タスクのスケジューリングなどの時間測定をす
るためのタイマ５０、表示Ｉ／Ｆ（インタフェースの
略）６０、ペン入力Ｉ／Ｆ７０およびバス８０を含む。
ＲＯＭ３０およびＲＡＭ４０は図１のＣＰＵ９を除いた
部分に相当する。プロセッサ部２０はペン入力Ｉ／Ｆ７
０に接続された図示されないペン入力装置の操作に応じ
てタスクを切換えながら動作する。プロセッサ部２０は
アドレス変換したアドレスをバス８０に出力して、ＲＯ
Ｍ３０、ＲＡＭ４０、表示Ｉ／Ｆ６０、ペン入力Ｉ／Ｆ
７０およびタイマ５０を制御する。

【００２３】ＲＯＭ３０には図１で示されたメモリ管理
プログラムＭＰ、各タスクの処理プログラムならびにこ
れらプログラム実行時参照される固定データが格納され
る。固定データにはタスク管理テーブル、ページテーブ
ルおよび表示Ｉ／Ｆ６０に関するフォントデータなどが
含まれる。

【００２４】ＲＡＭ４０は固定アドレスでアクセスされ
システムの管理情報などを格納するための固定アドレス
エリア４１とメモリ管理プログラムＭＰによってページ
単位に管理されるページマッピングエリア４２とを含
む。

【００２５】固定アドレスエリア４１はエリア４１０〜
４１６を含み、エリア４１０には後述する領域判定のた
めのデータ３１が格納され、エリア４１１、４１２、４
１３および４１４のそれぞれには管理情報としてシステ
ムページテーブルＳＰのＲＯＭメモリオブジェクト１お
よび共有メモリオブジェクト２、ならびにカレントタス
クページテーブルＣＰのデータメモリオブジェクトへの
ポインタ３およびスタックメモリオブジェクトへのポイ
ンタ４がそれぞれ格納される。また、エリア４１５には
各タスクのページテーブル５Ｔおよび６Ｔが格納されて
おり、エリア４１３および４１４のポインタ３および４
のそれぞれによりエリア４１５中のカレントなタスクの
ページテーブル５Ｔおよび６Ｔのそれぞれがポイントさ
れる。また、エリア４１６にはタスク情報管理データが
格納される。タスクが生成されたとき、エリア４１６の
タスク情報管理データの中とエリア４１５のタスクのペ
ージテーブルの中の未使用部分から該タスクについての
メモリが確保されて、該タスクのメモリオブジェクト５
および６とページテーブル５Ｔおよび６Ｔの設定が行な
われる。

【００２６】図２の分割された各領域（ページマッピン
グエリア４２およびＲＯＭ３０の各タスクの処理プログ
ラムのための領域）はメモリオブジェクトと呼ばれるオ
ブジェクトで管理され、メモリオブジェクトはページテ
ーブルと該テーブルの開始論理アドレスと該テーブルの
サイズとを含む。このページテーブルはサイズ分の（複
数ページのそれぞれについての）ページエントリを含
む。各ページエントリは対応ページが物理メモリ７上に
マッピングされた場合の開始物理アドレスと対応ページ
のアクセス属性をデータとして含む。アクセス属性はユ
ーザモードまたはシステムモードでの対応ページの読み
書きの制限を示す。

【００２７】上述した仮想メモリ管理装置において、タ
スク実行時にＴＬＢミスが生じて、応じて読出されたメ
モリ管理プログラムＭＰによりミスが生じた論理アドレ
スがどの領域に属するか、すなわち図２のＲＯＭ３０、
ＲＡＭ４０および入出力（タイマ５０、表示Ｉ／Ｆ６０
およびペン入力Ｉ／Ｆ７０）の領域のいずれに属するか
判定された後に、属すると判定された領域のページテー
ブルが参照される。つまり、この参照方法では各領域の
性質（使用目的）に合わせたページ検索処理が行なわれ
る。

【００２８】図３はこの発明の実施の形態による仮想メ
モリ管理装置における仮想メモリ空間の構成図である。
図３においては仮想メモリ空間としてＲＯＭ領域ＲＡ、
データ領域ＤＡ、スタック領域ＳＡ、共有データ領域Ｃ
ＡおよびＩＯ領域ＩＡからなる論理空間９０が示され
る。論理空間９０は図２のＲＯＭ３０、ＲＡＭ４０、タ
イマ５０、表示Ｉ／Ｆ６０およびペン入力Ｉ／Ｆ７０を
含んだ領域に対するメモリ空間である。

【００２９】ＲＯＭ領域ＲＡは大きな連続領域であり部
分的にページ単位でバグ修正などのためのパッチがあて
られて、各タスクの処理プログラム（アプリケーション
プログラム）および各プログラム実行時に参照されるフ
ォントデータなどの各種データが格納される。ＲＯＭ領
域ＲＡはパッチの有無を判定するために図示されるよう
にＲＯＭ領域ＲＡ全域に対応の第１段ページテーブルＰ
Ｔ１、テーブルＰＴ１の内容によりポイントされる第２
段ページテーブルＰＴ２およびテーブルＰＴ２の内容に
よりポイントされる最終段ページテーブルＰＴＬから構
成される。テーブルＰＴ１とＰＴ２とはＲＯＭ領域ＲＡ
のパッチの有無を判定するためのテーブルであり、テー
ブルＰＴＬはパッチありの領域のページテーブルであ
る。

【００３０】第１段ページテーブルＰＴ１ではページ単
位の何倍かの大きさの領域単位Ｅ１でパッチの有無の判
定がされ、第２段ページテーブルＰＴ２ではページテー
ブルＰＴ１のパッチありの領域単位Ｅ１をさらに分割し
た領域単位Ｅ２でパッチの有無が判定され、最終段ペー
ジテーブルＰＴＬには第２段ページテーブルＰＴ２のパ
ッチあり領域のサイズ（Ｅ２）のページエントリが格納
される。

【００３１】したがって、図示されるようにテーブルＰ
Ｔ１、ＰＴ２およびＰＴＬを用いてパッチありと判定さ
れた領域の範囲を順に狭めながらポイントする（検索す
る）ことにより、最終的にはテーブルＰＴＬのページエ
ントリの内容からＲＯＭ領域ＲＡにおいてパッチが施さ
れたページの開始物理アドレスを特定することができ
る。このように、パッチの有無をページより大きい領域
単位で順に分割しながら判定することにより、ＲＯＭ領
域ＲＡ全体のページテーブルを有することなく、すなわ
ちパッチありと判定された部分領域についてのページテ
ーブルのみを有するだけでページ単位でのパッチの有無
を判定でき、パッチの有無判定において消費メモリ量の
削減が図られる。

【００３２】図３のデータ領域ＤＡおよびスタック領域
ＳＡは限られた連続エリアであり、この領域全体のペー
ジエントリを有したページテーブルを各タスク単位で有
する。データ領域ＤＡはタスク処理プログラム（アプリ
ケーションプログラム）のワークデータが格納され、ス
タック領域ＳＡはローカル変数領域として使用される。

【００３３】この実施の形態によるマルチタスクに関し
ては各処理単位でタスクが生成される。時計の表示のタ
スク、ウィンドウマネージャのタスク、描画サーバのタ
スク、カレンダーのタスクおよびペン制御のタスクなど
が同時に存在する。これらのタスクは時分割に切換えら
れながらＣＰＵ９の制御のもとに実行される。各タスク
は固有の論理空間を有して、論理空間の論理アドレスは
ＴＬＢ８とメモリ管理プログラムＭＰとによって物理メ
モリ７上にマッピングされて実行される。

【００３４】タスクの実行中に、ＣＰＵの時間管理およ
びタスク間の通信待ちなどの要因で実行すべきタスクの
切換が行なわれると、このタスク切換により実行が中断
されたタスクのページ情報が無効に、すなわちＲＡＭ４
０の領域４１３および４１４の内容が無効にされた後
に、実行待ちをしている他のタスクの実行が開始され
る。このとき、メモリ管理プログラムＭＰは実行開始さ
れたタスクの論理空間を制御対象とするために、ＲＡＭ
４０の領域４１５内に予め登録された該タスクのデータ
メモリオブジェクト５およびスタックメモリオブジェク
ト６のページテーブルを領域４１３および４１４のカレ
ントタスクページテーブルＣＰのデータメモリオブジェ
クトへのポインタ３およびスタックメモリオブジェクト
へのポインタ４がポイントするように設定される。

【００３５】したがって、タスク切換時のメモリ管理プ
ログラムＭＰによる更新処理は、カレントなタスクのペ
ージテーブルへのポインタの変更だけでよく、メモリ管
理プログラムＭＰの負荷の軽減と処理時間の高速化およ
びポインタの切換による各タスクでテーブル共有が図ら
れることでテーブルを構成するためのメモリ消費量の削
減が図られる。

【００３６】ここで、本明細書で用いられるプロセッサ
内部とプロセッサ外部とについて説明する。プロセッサ
内部とはプログラムの処理がＣＰＵ９チップ（プロセッ
サ部２０）内で実行れることを言い、プロセッサ外部と
はＣＰＵ９チップからバス８０がアクセスされてＣＰＵ
９チップ外部のプログラムが実行されることを言う。

【００３７】次に、プロセッサ外部で行なわれる上述の
ページ処理で使用されるページテーブル管理およびペー
ジ検索処理について説明する。プロセッサ内部でＣＰＵ
９から出力された論理アドレスがＴＬＢ８中になく、Ｔ
ＬＢミスの発生が判定されたとき、ＣＰＵ９はＴＬＢミ
スを解消するために、割込を発生させて、現在実行中の
タスクの処理を中断させ、プロセッサ外部のメモリ管理
プログラムＭＰを起動させる。メモリ管理プログラムＭ
ＰはＴＬＢミスの発生に応じて、ＴＬＢミスを起こした
論理アドレスが図３の論理空間９０中のいずれの領域に
該当するかＲＯＭ３０の領域判定のためのデータ３１を
参照して判定する。

【００３８】図４は、図２の領域判定のためのデータ３
１の内容の一例を示す図である。図４のデータ３１に
は、図３の論理空間９０のＲＯＭ領域ＲＡ、データ領域
ＤＡおよびスタック領域ＳＡのそれぞれについて、開始
論理アドレスＲＡＡ、ＤＡＡおよびＳＡＡのそれぞれと
サイズＲＡＳ、ＤＡＳおよびＳＡＳのそれぞれがセット
される。これらのデータはシステムリンク時に定義さ
れ、ＲＯＭ３０のメモリ管理プログラムＭＰ内に設定す
るようにしてもよいし、また上述したように予めフラッ
シュメモリにこれらデータを記憶させて実行時に固定ア
ドレスエリア４１に領域判定のためのデータ３１として
読込むようにしてもよい。

【００３９】なお、共有データ領域ＣＡおよびＩＯ領域
ＩＡもページマッピングエリア４２にマッピング可能で
あるが、本実施の形態では固定アドレスエリア４１に設
定されるものとする。

【００４０】図５は、この発明の実施の形態によるＴＬ
Ｂミス処理における領域判定の処理フローチャートであ
る。図５を参照してメモリ管理プログラムＭＰはＴＬＢ
ミスの発生に応じて、ＴＬＢミスを発生させた論理アド
レスを取得して（１Ｓ）、図３の論理空間９０のいずれ
の領域に属するかを領域判定のためのデータ３１を参照
して判定する。詳細には、取得された論理アドレスが論
理空間９０のＲＯＭ領域ＲＡ、データ領域ＤＡおよびス
タック領域ＳＡのいずれに属するかを領域判定のための
データ３１の各開始論理アドレスとサイズとに基づいて
判定する（２Ｓ、３Ｓおよび４Ｓ）。いずれかの領域に
属すると判定されると、後述する各領域に適したページ
テーブル検索処理（６Ｓ、７Ｓおよび８Ｓ）が呼び出さ
れる。一方、いずれの領域にも属さないと判定される
と、ページフォルト処理５Ｓが呼び出され、ページフォ
ルトを起こしたタスクは実行が終了させられて、他のタ
スクに制御が移る。ページテーブル検索処理またはペー
ジフォルト処理終了後は、ＴＬＢミスによる割込処理か
ら割込前の処理に復帰する。

【００４１】図６はこの発明の実施の形態によるＴＬＢ
ミス処理におけるＲＯＭ領域のページテーブル検索の処
理フローチャートである。図５の領域判定処理でＲＯＭ
領域ＲＡと判定されると、図６の処理が呼び出される。
ＲＯＭ領域ＲＡ内のプログラムおよびデータの中では、
ページ単位でパッチがあたっており、パッチはＲＡＭ４
０にあり、ここにおける開始物理アドレスが最終段ペー
ジテーブルＰＴＬに設定されている。ここでは、前述し
たように２段階の領域サイズでパッチの有無判定が行な
われている。

【００４２】図６を参照して、メモリ管理プログラムＭ
ＰはＴＬＢミスを起こした論理アドレスが該装置の実装
エリア内か否かを判定し（９Ｓ）、実装エリア内でなけ
ればページフォルト処理（１０Ｓ）をしてリターンす
る。図５の領域判定で参照したサイズは未実装エリアも
含んでいるので、このままでは、第１段ページテーブル
ＰＴ１のサイズが必要以上に大きくなってしまうので、
この実装エリア内か否かの判定が行なわれる。

【００４３】実装エリア内であれば第１段ページテーブ
ルＰＴ１の該論理アドレスを含む領域におけるパッチの
有無判定が行なわれる（１１Ｓ）。パッチなしならばペ
ージが算出されて（１４Ｓ）、ＴＬＢ８にデータが設定
され（１５Ｓ）、パッチありならば第１段ページテーブ
ルＰＴ１からポイントされる第２段ページテーブルＰＴ
２におけるパッチの有無判定が行なわれ、パッチなしな
らばページが算出されて（１４Ｓ）、ＴＬＢ８にデータ
が設定され（１５Ｓ）、パッチありならば第２段ページ
テーブルＰＴ２からポイントされる最終段ページテーブ
ルＰＴＬのページエントリ中から該論理アドレスに対応
のページエントリが選択されて取出され（１３Ｓ）、Ｔ
ＬＢ８に設定する（１５Ｓ）。ＴＬＢ８に設定後はリタ
ーンする。

【００４４】図７はこの発明の実施の形態によるＴＬＢ
ミス処理におけるスタック領域のページテーブル検索の
処理フローチャートである。図５の領域判定処理でスタ
ック領域ＳＡと判定されると、図７の処理が呼び出され
る。

【００４５】図７を参照して、メモリ管理プログラムＭ
ＰはＴＬＢミスを起こした論理アドレスが領域判定のた
めのデータ３１に従うスタック領域ＳＡの範囲内に属す
るか否か判定し（１６Ｓ）、範囲内ならば以降のページ
検索処理を行なうが、範囲外ならばページフォルト処理
（１７Ｓ）を行なってリターンする。

【００４６】ページ検索処理では、まずＴＬＢミスを起
こした論理アドレスを出力したタスクに対応のページテ
ーブルについてのインデックスの計算が行なわれて、ペ
ージエントリが取得される（１８Ｓ）。このインデック
スはたとえば（ＴＬＢミスを起こした論理アドレス−領
域ＳＡの論理開始アドレスＳＡＡ）／ページのサイズを
整数演算することで求められる。

【００４７】このとき、物理メモリ７上に対応のページ
がマッピング済か否か判定され（１９Ｓ）、マッピング
済ならば得られたページエントリの情報に基づきＴＬＢ
８のエントリ設定が行なわれる（２２Ｓ）。一方、マッ
ピング済でないならば対応のページが物理メモリ７上に
マッピング（アロケート）された後（２０Ｓ）、得られ
たページエントリの内容がマッピング後により得られた
物理開始アドレスを用いて更新されて（２１Ｓ）、その
後ページエントリの内容に基づきＴＬＢ８のエントリ設
定が行なわれる（２２Ｓ）。ＴＬＢ８のエントリ設定後
はリターンする。

【００４８】図８はこの発明の実施の形態によるＴＬＢ
ミス処理におけるデータ領域のページテーブル検索の処
理フローチャートである。図５の領域判定処理でデータ
領域ＤＡと判定されると、図８の処理が呼び出される。

【００４９】図８を参照して、メモリ管理プログラムＭ
ＰはＴＬＢミスを起こした論理アドレスが領域判定のた
めのデータ３１に従うデータ領域ＤＡの範囲内に属する
か否か判定し（２３Ｓ）、範囲内ならば以降のページ検
索処理を行なうが、範囲外ならばページフォルト処理
（２４Ｓ）を行なってリターンする。

【００５０】ページ検索処理では、まずＴＬＢミスを起
こした論理アドレスを出力したタスクに対応のページテ
ーブルについてのインデックスの計算が行なわれて、ペ
ージエントリが取得される（２５Ｓ）。このインデック
スはたとえば（ＴＬＢミスを起こした論理アドレス−領
域ＤＡの論理開始アドレスＤＡＡ）／ページのサイズを
整数演算することで求められる。

【００５１】このとき、物理メモリ７上に対応のページ
がマッピング済か否か判定され（２６Ｓ）、マッピング
済ならば得られたページエントリの情報に基づきＴＬＢ
８のエントリ設定が行なわれる（２９Ｓ）。一方、マッ
ピング済でないならば対応のページが物理メモリ７上に
マッピング（アロケート）された後（２７Ｓ）、得られ
たページエントリの内容がマッピング後により得られた
物理開始アドレスを用いて更新されて（２８Ｓ）、その
後ページエントリの内容に基づきＴＬＢ８のエントリ設
定が行なわれる（２９Ｓ）。ＴＬＢ８のエントリ設定後
はリターンする。

【００５２】以上のようにして、ＴＬＢミスを起こした
論理アドレスに対応のページが論理空間の使用目的別に
予め区分されたいずれの領域に属するか判定されなが
ら、ＴＬＢ８に対応のエントリが設定されると、ＴＬＢ
処理に戻り、更新されたエントリを用いてＴＬＢミスを
起こした論理アドレスに対応の物理アドレスが指定され
て、ＴＬＢミスにより実行が中断されたタスクの処理が
再開される。

【図面の簡単な説明】

【図１】この発明の実施の形態による仮想メモリ管理装
置におけるソフトウェアとデータの構成図である。

【図２】この発明の実施の形態による仮想メモリ管理装
置が搭載される情報処理装置のブロック図である。

【図３】この発明の実施の形態による仮想メモリ管理装
置における仮想メモリ空間の構成図である。

【図４】図２の領域判定のためのデータの内容の一例を
示す図である。

【図５】この発明の実施の形態によるＴＬＢミス処理に
おける領域判定の処理フローチャートである。

【図６】この発明の実施の形態によるＴＬＢミス処理に
おけるＲＯＭ領域のページテーブル検索の処理フローチ
ャートである。

【図７】この発明の実施の形態によるＴＬＢミス処理に
おけるスタック領域のページテーブル検索の処理フロー
チャートである。

【図８】この発明の実施の形態によるＴＬＢミス処理に
おけるデータ領域のページテーブル検索の処理フローチ
ャートである。

【図９】マルチタスク環境におけるページテーブルの従
来の管理方法を説明するための図である。

【符号の説明】

１ ＲＯＭメモリオブジェクト ２ 共有メモリオブジェクト ３ データメモリオブジェクトへのポインタ ４ スタックメモリオブジェクトへのポインタ ５ データメモリオブジェクト ６ スタックメモリオブジェクト ７ 物理メモリ ８ ＴＬＢ ９ ＣＰＵ ＭＰ メモリ管理プログラム ＳＰ システムページテーブル ＣＰ カレントタスクページテーブル なお、各図中同一符号は同一または相当部分を示す。

Claims (3)

【特許請求の範囲】
1. 【請求項１】 複数のタスクを切換えながら実行するマ
   ルチタスク環境において、実行中のタスクから出力され
   た仮想メモリの論理アドレスより物理メモリの対応する
   物理アドレスを得るために検索されるアドレス変換バッ
   ファを有した仮想メモリ管理装置であって、 前記複数タスクの各タスクについて、前記仮想メモリ上
   の用途ごとの領域に対応のサイズを有して前記論理アド
   レスに対応の前記物理アドレスを格納したページテーブ
   ルと、 前記仮想メモリ上の前記用途ごとに区分された領域につ
   いて、開始アドレスとサイズとを記憶する記憶手段と、 前記検索時に前記対応物理アドレスが得られない場合
   に、前記記憶手段中の記憶内容に基づいて、前記対応物
   理アドレスが得られなかった論理アドレスは前記仮想メ
   モリ上の区分された領域のいずれに該当するか判定する
   判定手段と、 前記判定手段により該当すると判定された前記領域の用
   途に対応の前記ページテーブルから、前記対応物理アド
   レスが得られなかった論理アドレスに対応の前記物理ア
   ドレスを検索する検索手段とを備えた、仮想メモリ管理
   装置。
2. 【請求項２】 前記判定手段により該当すると判定され
   た前記領域が所定大きさの部分領域ごとにパッチをあて
   ることができる用途を有したパッチ可能領域であると
   き、 前記検索手段は、 前記パッチ可能領域をページより大きい領域単位で分割
   しながら、前記パッチがあてられた前記部分領域の前記
   ページテーブルを特定する特定手段と、 前記特定手段により特定された前記ページテーブルから
   前記対応物理アドレスが得られなかった論理アドレスに
   対応の前記物理アドレスを検索する第１検索手段とを含
   む、請求項１に記載の仮想メモリ管理装置。
3. 【請求項３】 前記タスク切換ごとにポインタを変更し
   て、前記ポインタを用いて前記実行中のタスクに対応の
   前記用途ごとのページテーブルを指示するためのポイン
   ト手段をさらに備え、 前記検索手段は前記ポイント手段により指示される前記
   用途ごとのページテーブルを検索対象とすることを特徴
   とする、請求項１または２に記載の仮想メモリ管理装
   置。