JPH0612528B2 - アドレス変換テ−ブルの制御方法 - Google Patents

Description

【発明の詳細な説明】 〔発明の利用分野〕 本発明は、仮想記憶方式を用いた処理装置のアドレス変
換テーブルの制御方法に係わり、特にプロセツサとして
汎用マイコンを使用した場合でもアドレス変換テーブル
の参照，変更を容易に行えるようにしたアドレス変換テ
ーブルの制御方法に関する。

〔発明の背景〕

ネツトワークを用いた分散システムの発達により、処理
装置がサポートできるユーザ数は例えば１０２４といつ
た大きな数になつている。また画像処理等では１ユーザ
が１ＧＢといつた広い論理空間を必要とする。このため
にユーザ関連の論理空間は非常に大きなものとなり、こ
の大きな論理空間を物理アドレス空間と対応づけるため
のアドレス変換テーブルも相当な大きさになる。このア
ドレス変換テーブルを主記憶上へ常駐させると主記憶の
使用効率が低下するから、データだけでなく、アドレス
変換テーブルも仮想化するという仮想記憶方式が用いら
れており、その従来例として ＤＥＣ社のＶＡＸ１１シリーズがある（ＶＡＸ11ハード
ウエアハンドブツク，ＶＡＸ１１ HAR.WARE HANDBOOK
参照）。この従来例では、論理空間をシステム空間とユ
ーザー（プロセス）空間とに分け、システム空間へのア
クセスに対しては主記憶に常駐するシステム用ページテ
ーブルを索引して物理アドレスを求める。一方、ユーザ
用ページテーブルは仮想化されていて、ユーザ空間への
アクセス時にはそのユーザ空間の論理アドレスをまずユ
ーザ用ページテーブルのアドレスを示すシステム空間内
の論理アドレスへ変換する。そしてこの論理アドレスに
対し上記システム用ページテーブルを索引して物理アド
レスを求める。この従来例によると、ユーザー用ページ
テーブルの参照，変更は一般の転送命令でシステム空間
に対して行えばよく、特殊な命令を使用できない汎用マ
イコンをプロセツサとして使用する場合にも好都合であ
る。

しかし、この従来方式には以下の短所がある。それは、
ページテーブルのみの索引であるため、論理空間をとび
とびに使おうとしたとき、無駄なページテーブルを主記
憶上に置かねばならないことである。第７図はその説明
のためのもので、１ユーザに約１ＧＢの論理空間（ユー
ザ空間）を割り当て、１ページ４ＫＢとしてページに分
割した例である。この時にはこのユーザー空間のページ
数は２５６×１０³ページになるからユーザー用ページ
テーブルのエントリも２５６Ｋ個となる。１エントリに
４Ｂ（１６ビツト）使うとするとこのテーブルは全体で
２５６Ｋ×４＝約１ＭＢの空間を占める。そこで今最初
の１Ｋエントリ分のデータ４ＭＢと最後の１Ｋエントリ
分のデータ４ＭＢを使おうとすると、これらに対応した
ユーザー用ページテーブルの部分だけでなく、その間の
部分（第７図の斜線部）のページテーブルも主記憶上に
置かねばならず、結局約１ＭＢ容量のユーザ用ページテ
ーブル全部を主記憶に置くことになる。このため最大の
主記憶容量が２〜８ＭＢ程度である一般の処理装置では
許容できないことになる。また論理空間をとびとびに使
うことを禁止すればプログラミングの自由性が損われ
る。

この欠点をなくす別の従来方法として、論理空間をまず
セグメントに分割し、更にそれをページに細分し、夫々
に対応してセグメントテーブル及びページテーブルを用
いて２段階変換を行うものがある（ＨＩＤＩＣ Ｖ９０
／５０処理装置ハードウエアマニユアル参照）。第８図
はその説明図で、１ＧＢの論理空間を１セグメント１Ｍ
Ｂ、１ページ４ＫＢで分割した例である。この場合に
は、セグメントテーブルＳＴの最初の４エントリー（１
エントリーの容量は４Ｂとする）分のデータ４ＭＢと最
後の４エントリー分のデータ４ＭＢを使うには、セグメ
ントテーブルＳＴの斜線部を含んだ全部を主記憶上に置
かねばならないが、それは１０２４×４Ｂ＝約４ＫＢ程
度ですむ。この時ページテーブルＰＴの方はセグメント
テーブルＳＴの最初，最後の各４エントリー分に対応し
て各１Ｋエントリー分、即ち合計で約８ＫＢ分を主記憶
上におけばよく、アドレス変換のための主記憶上のオー
バーヘツドを大幅に減らすことができる。しかし、この
方式をそのまま前記したＶＡＸ１１シリーズ方式に使用
すると、ユーザー空間へのアクセス(1)アクセスされた
論理アドレスのセグメント部とユーザー用セグメントテ
ーブルの先頭アドレス（レジスタにセツトされている）
からユーザー用セグメントテーブルのシステム空間上の
論理アドレス算出、(2)同アドレスに対するシステム用
セグメントテーブル索引、(3)その結果得られた論理ア
ドレスに対するシステム用ページテーブル索引、(4)そ
の結果得られたユーザー用ページテーブルの先頭アドレ
スとアクセスされた論理アドレスのページ部とからユー
ザー用ページテーブルのシステム空間上の論理アドレス
算出、(5)同アドレスに対するシステム用セグメントテ
ーブル索引、(6)その結果から得られた論理アドレスに
対するシステム用ページテーブル索引という手順を要
し、変換スピードが半分以下に低下してしまう。アドレ
ス変換の高速化のために変換高速バツフア（ＴＬＢ）を
設けることも考えられるが、今日のＬＳＩの技術では１
Ｋエントリーとかそれ以上のＴＬＢは製造できない。こ
のために小容量のＴＬＢを用いたのでは、例えばグラフ
イツク処理等で１ＭＢ以上の大きな論理空間を使用する
とＴＬＢのミスヒツトの確立が大きくなつて変換スピー
ドの低下の影響はさけられない。更に(1)〜(6)の変換途
中でテーブルのシステム空間上の論理アドレスを保存せ
ねばならず、ハード量が増加するという欠点もある。

しかしこのような欠点は次のようにして解決される。即
ち、システム空間又はユーザー空間いずれのアクセス時
であつても、システムセグメントテーブルＳＳＴ又はユ
ーザーセグメントテーブルＵＳＴを、その先端アドレス
（物理アドレス）を示すシステムセグメントテーブル用
オリジンレジスタＳＳＴＯＲ又はユーザーセグメントテ
ーブル用オリジンレジスタＵＳＴＯＲの内容とアクセス
されアドレスのセグメント部の内容とから検索し当該セ
グメント対応のシステムページテーブルＳＰＴ又はユー
ザーページテーブルＵＰＴの先頭アドレス（物理アドレ
ス）を求め、続いて当該ページテーブルＳＰＴ又はＵＰ
Ｔを、上記ページテーブルの先頭アドレスとアクセスさ
れたアドレスのページ部の内容とから検索して当該ペー
ジの先頭アドレス（物理アドレス）を求め、このような
２段変換によりアクセスしたいデータの物理アドレスを
求めるようにするとともに、ユーザー切換時に当該ユー
ザー用のユーザーセグメントテーブルＵＳの先頭アドレ
スをユーザセグメントテーブル用オリジンレジスタＵＳ
ＴＯＲへ設定するために各ユーザー対応の上記先頭アド
レスを格納したＵＳＴ先頭アドレステーブルを設け、更
にオリジンレジスタＵＳＴＯＲには、その時点のユーザ
ー対応のＵＳＴ先頭アドレスの他に当該ユーザーセグメ
ントテーブルＵＳＴが主記憶上に存在するか仮想記憶記
憶（フアイル）上に存在するかを識別する情報をセツト
するようにし、もし主記憶上にないユーザーセグメント
テーブルＵＳＴがアクセスされるとセグメントテーブル
フオールトとしてフオールト処理のシステムプログラム
にリンクすることにより、セグメントテーブルの仮想化
を実現する。ところがこの二段変換を用いた場合には、
一般の転送命令によりシステム空間へアクセスしたので
はアドレス変換テーブルそのものの参照や変更ができ
ず、この問題が未解決であつた。

〔発明の目的〕

本発明の目的は、セグメント及びページテーブルを用い
たダイレクト二段アドレス変換方法を用いた場合にも、
一般の転送命令でアドレス変換用テーブルの参照変更を
行うことのできるアドレス変換テーブルの制御方法を提
供するにある。

〔発明の概要〕

本発明は、論理アドレス内のその空間を指定するビツト
を除くアドレス部分の内容がそのまま物理アドレス変換
される直接アクセス空間（Ｖ＝Ｒ空間）をシステム空間
やユーザ空間とは別に論理空間内に設けユーザセグメン
トテーブルの参照もしくは変更を行う場合には、ユーザ
セグメントテーブル用オリジンレンジスタからユーザセ
グメントテーブルの先頭アドレスを読み出しこれと与え
られた論理アドレス中のセグメント部とから参照又は変
更したいセグメントテーブル上の物理アドレスを生成
し、更にこの物理アドレスの先頭に上記直接アクセス空
間を指定するビツトを付加して論理アドレスを形成する
という操作を汎用の命令を用いたシステムプログラムで
実行し、それから上記論理アドレスを発行することによ
りユーザセグメントテーブルへのアクセスを行うととも
に、ユーザ用のページテーブルの参照，変更時には上記
のようにしてユーザセグメントテーブルを参照して対応
ページテーブルの先頭アドレスを読み出し、それとアク
セスしたいページの番号とからページテーブル上の物理
アドレスを生成し、以下同様にして直接アクセス空間へ
アクセスすることによりページテーブルへアクセスを行
うようにしたことを特徴とするものである。

〔発明の実施例〕

本発明の実施例を以下に説明する。第９図は本発明を実
施するためのシステムの全体構成例であつてアドレス変
換機構２は、ブロセツサ１からインターフエイス７を介
して与えられた論理アドレスをインターフエイス８上の
物理アドレスに変換して主記憶３へアクセスする。フア
イル装置５、入出力装置６はインターフエイス９、入出
力アダプタ４、インターフエイス８を介して主記憶３に
アクセスする。プロセツサ１の実行するプログラムの全
てはフアイル５の中に記憶されており、その一部が主記
憶３にローデイングされ実行される。アドレス変換機構
２の内部構成を第１０図に示す。プロセツサ１から転送
された論理アドレス２０はレジスタ１１にセツトされ、
主記憶３に転送される物理アドレス３２はレジスタ１６
の出力である。主記憶３からの読出しデータ２８はレジ
スタ１７にセツトされ、その出力２３はプロセツサ１に
出力される。プロセツサ１からの書込みデータ２４はレ
ジスタ１８にセツトされ、その出力２５は主記憶３に転
送される。制御部１９はプロセツサ１との制御インター
フエイス２６を介してプロセツサ１より起動され、論理
アドレス信号２１の上位ビツトを判定しながら、セレク
タ１５の制御、レジスタ１６、レジスタ１７の制御、主
記憶３との制御インターフエイス２７を介しての主記憶
３の起動応答制御を行い、処理終了後、制御インターフ
エイス２６を介してプロセツサ１に応答を行う。また、
アドレス変換機構２内にはアドレス変換のためのセレク
タ１５が設けられ、入力としては、変換高速バツフア
（ＴＬＢ）１２の出力２２、論理アドレス２１、ユーザ
ーセグメントテーブル用オリジンレジスタ（USTOR）１
３の出力２９、システムセグメントテーブル用オリジン
レジスタ（SSTOR）１４の出力３０、主記憶読出しデー
タ２３とが接続される。セレクタ１５の出力３１はレジ
スタ１６に入力される。

セレクタ１５の実施例を第１図に示す。セレクタ４１は
レジスタ１１から与えられる論理アドレス２１の最上位
ビツト４３が０即ちユーザー空間のときＡ入力を選択
し、１即ちシステム空間のときＢ入力を選択する。従つ
てその出力４７には、ユーザ空間アクセス時はUSTOR１
３にセツトされたＵＳＴの先頭アドレス（USTTOP）２９
が、システム空間アクセス時はSSTOR１４にセツトされ
たＳＳＴの先頭アドレス（SSTTOP）３０が転送される。
出力４７と論理アドレスのセグメント番号４４とを合成
した信号５１はセグメントテーブル（ＵＳＴ又はＳＳ
Ｔ）のその時点で参照すべき物理アドレスを示す。レジ
スタ１７から与えられる読出しデータ２３は、上記セグ
メントテーブルの物理アドレスアクセス時には参照すべ
きページテーブルの先頭アドレスPTTOPであるので、こ
れと論理アドレスのページ番号とを合成した信号５０は
ページテーブルの参照すべき物理アドレスを示す。この
物理アドレスのアクセスによつて得られた読出しデータ
２３は参照したいページの先頭アドレスPAGETOPである
から、これに論理アドレスのオフセツト部４６を合成し
た信号４９は求めるべき最終の物理アドレスを示す。Ｔ
ＬＢ１２の出力２２と論理アドレス２１のオフセツト部
４６とを合成した信号４８は、 ＴＬＢヒツトの場合の求めるべき最終の物理アドレスを
示す。物理アドレス２１のセグメント番号４４、ページ
番号４５、オフセツト４６をそのまま合成した信号５２
は、本発明の特徴とするＶ＝Ｒ空間の場合の物理アドレ
スとなる。

ＴＬＢ１２の内部構成を第１１図に示す。論理アドレス
２１のオフセツト以外の部分２分され、上位アドレス部
（ＬＡＵ）６４は比較器７７の入力及びＬＡＵ記憶用Ｒ
ＡＭ６１のデータ入力となる。同ＲＡＭ６１の出力７３
は比較器７７のもう一方の入力となる。比較器７７の出
７８は比較結果が一致したとき１となり、不一致のとき
０となる。読出しデータのPAGETOP部２３はPAGETOP記憶
用ＲＡＭ６２のデータ入力となる。同ＲＡＭ６２の出力
２２はＴＬＢヒツト時のページ先頭の物理アドレスを示
す。セレクタ６６の出力７０はＴＬＢエントリの有効ビ
ツト記憶用ＲＡＭ６３のデータ入力である。同ＲＡＭ６
３の出力７４と比較器出力７８の出力はアンド回路７９
に入力されその出力８０は、１のときＴＬＢヒツト、０
のときＴＬＢミスを示す信号である。また、ＲＡＭ６３
の出力７４とＬＡＵ記憶用ＲＡＭ６１のデータ出力の最
上位ビツト７２とはアンド回路７５に入力され、その出
力７６はＬＡＵの最上位ビツト＝１（即ちシステム空
間）かつ有効ビツト＝１のとき１となる。この出力７６
はセレクタ６６のＤ入力接続される。一方、論理アドレ
ス２１のＬＡＭ部６５はセレクタ６７のＡ入力及びＢ入
力に接続される。カンウタ６８はＴＬＢ１２の全エント
リをクリアするときにアドレスを０から最大値まで更新
しながら使用されるカウンタであり、その出力６９はセ
レクタ６７のＣ入力及びＤ入力に接続される。セレクタ
６７の出力７１は、ＬＡＵ記憶用ＲＡＭ６１，PAGETOP
記憶用ＲＡＭ６２、及び有効ビツト記憶用ＲＡＭ６３の
共通アドレスである。

制御部１９の実施例を第２図に示す。ステータスレジス
タ９６にはクロツク発生器９５のクロツクにより毎回論
理条件生成部９４の出力がセツトされ、ステータスレジ
スタ９６の出力は、プロセツサ１との制御インタフエイ
ス２６、主記憶３との制御インタフエイス２７の他に、
アドレス変換機構内の各セレクタの選択制御や、レジス
タへのセツト制御を行う。論理条件生成部９４の入力
は、論理アドレス２１、プロセツサ１との制御インタフ
エイス２６、主記憶３との制御インタフエイス２７、Ｔ
ＬＢ１２のヒツト／ミスを示す信号８０、USTOR１３の
Ｖビツト９１、ＳＳＴＯＲ１４のＶビツト９２、主記憶
読出しデータレジスタ１７のセグメントテーブルやペー
ジテーブルのＶビツトに対応する信号９３、ステータス
レジスタ９６の出力の一部９７の他に、本実施例ではプ
ロセツサ１内のステータスレジスタ内のシステムフラグ
９９が入力され、次のステータスの決定が行われる。

このような構成の制御部１９は、ＴＬＢヒツト時のアド
レス変換、ＴＬＢミス時のアドレス変換の手順を制御す
るだけでなく、本発明の特徴とする直接アクセス空間
（Ｖ＝Ｒ空間）をアクセス時の制御やその他のＴＬＢ１
２のページの制御、USTOR１３、SSTOR14の書換えの制御
を行うもので、その制御手順をフローチャートの形で第
３図及び第１２図〜第１４図に示す。また、このフロー
チャートに従つて変換される論理空間を第４図に示す。
第４図に於て、論理アドレスを１６進８桁で表わし、最
上位桁が０〜７のものをユーザ空間（２³¹≒２ＧＢ）、
８〜Ｂのものをシステム空間（約１ＧＢ）、Ｃのものを
Ｖ＝Ｒ空間（約２５６ＭＢ）、Ｄ〜Ｆのものを他の特別
用途の空間（約３×２５６ＭＢ）とする。これは論理ア
ドレスを２進表現した時には最上位ビツトが０のものが
ユーザー空間、１のものその他の空間に対応することに
なる。また第４図では各種テーブルＵＳＴ，ＵＰＴ，Ｓ
ＳＴ，ＳＰＴ等が物理空間へ写される様子を模擬的に示
している。

そこで今第４図で示した論理空間の任意のアドレス、つ
まり論理アドレス２１がレジスタ１１へプロセツサ１か
ら入力されたとすると、第３図のステツプ１０１ではこ
の論理アドレス（図ではＬＡと略記）２１の上位２ビツ
トが１１であるかどうかを判定する。これは第４図の１
６進表示のアドレスの最上位桁がＣ又はそれ以上に相当
するＶ＝Ｒ空間かその他の空間の時ＹＥＳとなる。今は
そうではなくて最上位が０のユーザ空間か１０のシステ
ム空間とするとステツプ１０２へ進む、ここでＴＬＢビ
ツトがどうか即ち、第１１図の信号８０が１かどうかを
判定し、これは今ＮＯであると、ステツプ１０３に進
む。ステツプ１０３では論理アドレス２１の最上位ビツ
ト＝１（即ちシステム空間）かつSSTOR14の有効ビツト
（Ｖビツト；第２図）９２＝１であるか、または、論理
アドレス２１の最上位ビツト＝０（即ちユーザー空間）
かつUSTOR13のＶビツト９１＝１であるかを判定する。
このＶビツト９１又は９２が１というのは対応するシス
テムセグメントテーブルＳＳＴ又はユーザセグメントテ
ーブルＵＳＴが主記憶３上にあることを示し、０という
のはないことを示すもので、このＶビツトの判定によつ
てセグメントテーブルフオールトを発生することにより
セグメントテーブルの仮想化を実現している。そこで今
はＶビツト９１又は９２＝１でセグメントテーブルは主
記憶上にあるとすると第１２図に示す変換処理のステツ
プ１１０へ進む。ステツプ１１０ではセレクタ４２（第
１図）のＤ入力、即ちセグメントテーブルの先頭処理ア
ドレスUSTTOPまたはSSTTOPと入力された論理アドレス２
１のセグメント番号ＳＥＧの合成信号５１が、セグメン
トテーブルの物理アドレスとして選択され、レジスタ１
６にセツトされる。そして主記憶３への起動が行われ
る。次のステツプ１１１では主記憶３の応答を待つ。こ
の応答によつてレジスタ１７（ＲＤＲ）に読み出された
データは求められるページテーブルＤＰＴ又はＳＰＴの
先頭アドレスUPTTOP又はSPTTOPであり、また同データの
Ｖビツトは対応するページテーブルが主記憶３上にある
か否かを示している。従つてステツプ１１２ではレジス
タ１８の最下位に位置するビツト９３（第２図）を判定
し（これによつてページテーブルも仮想化している）、
１の時はページテーブルが主記憶上にあるとしてステツ
プ１１３へ進む。ここではセレクタ４２のＣ入力、即ち
ページテーブルＳＰＴ又はＵＰＴの先頭物理アドレスPT
TOPと入力論理アドレスのページ番号ＰＡＧＥの合成信
号５０が、ページテーブルの物理アドレスとして選択さ
れレジスタ１６にセツトされる。そして主記憶３への起
動が行われる。次のステツプ１１４では主記憶３の応答
を待つ。この応答によつてレジスタ１７に読み出された
データは求めるページの先頭物理アドレスPAGETOPであ
り、Ｖビツトはそのページが主記憶３上にあるか否かを
示している。そこでステツプ１１５ではレジスタ１７の
最下位ビツト９３を判定し、これが１で当該ページが主
記憶３上にあるとするとステツプ１１６へ進む。ステツ
プ１１６では、セレクタ４２のＢ入力、即ち上記PAGETO
Pと入力論理アドレスのオフセツトの合成信号４９が求
めるべき最終の物理アドレスとして選択され、レジスタ
１６にセツトされる。そして主記憶３への起動が行われ
る。次のステツプ１１７では主記憶の応答を待つ。応答
があるとステツプ１１８ではプロセツサに正常終了の応
答を行い、変換処理を終了する。また、ステツプ116に
示したＴＬＢセツトというのは、第１１図のセレクタ６
６、セレクタ６７でともにＡ入力を選択し、ＲＡＭ６１
〜６３への書込みを行うことである。即ち、論理アドレ
ス２１のＬＡＭ部６５に対応するＴＬＢのエントリに同
アドレス２１のＬＡＵ部６４、レジスタ１７にセツトさ
れているPAGETOPをＲＡＭ６１，６２に書込み、またセ
レクタ６６からの１をＲＡＭ６３にセツトすることによ
り、今アドレス変換されたページをＴＬＢ上に書込んで
以後の変換に備える。以上がＴＬＢミスヒツト（ステツ
プ１０２ＮＯ）で各テーブルが主記憶上にある時の制御
手順であり、システム空間であれば第１５図に示すアド
レス変換が行われ、ユーザ空間であれば、第１６図に示
すアドレス変換が行われることがわかる。またステツプ
１０９（第３図）、ステツプ１１９，１２０（第１２
図）のフオールト発生時の処理は、従来から既知のシス
テムプログラムにより実行される。

次に、ＴＬＢヒツトの場合の制御手順について説明す
る。第３図のステツプ１０２ではＴＬＢヒツトであつた
時、即ち信号８０が１の時はステツプ１０５に進み、セ
レクタ４２（第１図）はＡ入力、即ちＴＬＢ１２の出力
２２と入力された論理アドレス２１のオフセツト部４６
とを合成した信号４８が求めるべき最終の物理アドレス
として選択され、レジスタ１６にセツトされる。そして
主記憶への起動が行われる。ステツプウ１０６では主記
憶の応答を待つ。次のステツプ１０７ではプロセツサに
正常終了の応答を行い処理を終了する。以上がＴＬＢヒ
ツトの場合の制御手順であり、第１７図に示すアドレス
変換が行われることがわかる。この変換は、入力論理ア
ドレス２１から直接ページの先頭アドレスPAGETOPをと
り出せて極めて早いが、ＴＬＢ１２に格納できるのはご
く一部のページのみであつて、ＴＬＢミスの確率は高
く、ミスの時は前述の処理を必要とする。

本発明の特徴とするＶ＝Ｒ空間アクセスの場合の制御手
順について説明する。Ｖ＝Ｒ空間は前述したようにセグ
メントテーブル、ページテーブルをダイレクトにアクセ
スするための空間である。このＶ＝Ｒ空間は論理アドレ
スがＣ＝（１１００）で始つている（第４図）から、第
３図のステツプ１０１からステツプ１０４，１０８と進
み、ここでセレクタ４２（第１図）はＥ入力、即ち論理
アドレス２１の下位部（主記憶の大きさに応じた大き
さ）そのものである信号５２が求めるべき最終の物理ア
ドレスとして選択され、レジスタ１６にセツトされる。
そして主記憶３への起動が行われる。ステツプ１０６で
は主記憶３の応答を待つ。次のステツプ１０７ではプロ
セツサに正常終了の応答を行い処理を終了する。この時
は第５図に示すアドレス変換が行われることがわかる。

次にＴＬＢ１２の部分パージの場合の制御手順について
説明する。部分パージはＴＬＢ１２のエントリーの一部
を無効化するもので、あるページを主記憶上から削除し
ときに使用される。このためには削除したいページの論
理アドレスの上位６ビツトを１１０１００に変更したア
ドレスでもつてプロセツサが書込みアクセスを行う。こ
のアドレスの上位４ビツトは１６進のＤであるから、第
４図の論理空間の特殊レジスタ領域に対応する。そして
そのアドレス入力に対しては、第３図ステツプ１０４か
ら第１３図のパージ処理へ移る。ここではまずステツプ
１２１で論理アドレスの上位６ビツトが判定され、１１
０１００であるためステツプ１２２に進む。ステツプ１
２２ではセレクタ６６、セレクタ６７（第１１図）のＢ
入力を選択してＲＡＭ６１〜６３に書込みが行われる。
即ち論理アドレス２１のＬＡＭ部６５に対応するＴＬＢ
エントリ（削除したいアドレスに対応）のＶビツトがク
リアされ無効化される。次にステツプ１３１ではプロセ
ツサに正常終了の応答を行い、処理を終了する。

ＴＬＢ１２の全パージはシステム立上げ時にＴＬＢ１２
の全エントリを無効化するものであり、論理アドレス２
１の上位６ビツトを１１０１１０としてプロセツサが書
込みアクセスを行うことにより起動される。即ち、この
入力論理アドレスに対しては、第１３図のステツプ１２
１からステツプ１２３へ移り、ここではカウンタ６８
（第１１図）をクリアする。ステツプ１２４ではセレク
タ６６、セレクタ６７のＣ入力を選択し、RAM61〜６３
の書込みを行う。従つて、カウンタ６８の内容に対応す
るＴＬＢ１２のエントリのＶビツトがクリアされる。次
にステツプ１２５ではカウンタ６８を１だけインクリメ
ントする。次にステツプ１２６ではカウンタ６８の内容
がＴＬＢ１２のエントリの最大アドレスを越えたかどう
か判定し、ＹＥＳのときステツプ１３１に進み、ＮＯの
ときステツプ１２４に戻る。従つて、ＴＬＢ１２の全エ
ントリについてステツプ１２４，１２５，１２６が繰り
返されてＶビツトがクリアされる。ステツプ１３１では
プロセツサ１に積常終了の応答を行い、処理を終了す
る。

ＴＬＢ１２のユーザパージはユーザ切換時にＴＬＢ１２
のエントリの中でユーザー空間の入つていた全エントリ
を無効化し、システム空間の入つている全エントリは保
存するものであり、論理アドレスの上位６ビツトを１１
０１１１としてプロセツサが書込みアクセスを行うこと
により起動される。即ちこの入力論理アドレスに対して
は第１３図のステツプ１２１からステツプ１２７へ移
り、ここでカウンタ６８（第１１図）をクリアする。次
にステツプ１２８ではセレクタ６６、セレクタ６７のＤ
入力を選択し、ＲＡＭ６１〜６３の書込みを行う。従つ
て、カウンタ６８の内容に対応するＴＬＢ１２のエント
リについて、ＬＡＵ部の最上位ビツト７２＝１（即ちシ
ステム空間）かつ有効ビツト７４＝１のときのみ信号７
６が１となつて対応する有効ビツトは１のままに保存さ
れる。しかしユーザ空間ではビツト７２が０なので有効
ビツトＶはクリアされる。次にステツプ１２９カウンタ
６８を１だけインクリメントする。ステツプ１３０では
カウンタ６８の内容がＴＬＢ１２のエントリの最大アド
レスを越えたかどうか判定し、ＹＥＳのときステツプ１
３１に進み、ＮＯのときステツプ１２８に戻る。従つて
ＴＬＢ１２の全エントリについてステツプ１２８，129,
１３０が繰り返され、第１８図に示すようにユーザ空間
のエントリだけすべて無効とされる。ステツプ１３１で
はプロセツサに正常終了の応答を行い処理を終了する。

次にユーザセグメントテーブル用オリジンレジスタ（US
TOR）１３への書込み制御手順について説明する。本制
御は、入力論理アドレス２１の上位６ビツトを１１１０
００としてプロセツサ１が書込みアクセスを行うことに
より起動される。

即ちこの入力アドレスに対しては、第３図のステツプ１
０４から第１４図に示すレジスタアクセス処理のステツ
プ１３２，１３３へと進み、ここでUSTOR１３にプロセ
ツサからの書込みデータ２５がセツトされる。次にステ
ツプ１３６ではプロセツサに正常に終了の応答を行い、
処理を終了する。システムセグメントテーブル用オリジ
ンレジスタ（SSTOR）１４への書込み制御手順も同様で
入力論理アドレス２１の上位ビツトを１１１００１とす
ることにより第１４図のステツプ１３４が実行される。
第１４図のステツプ135に示したその他の処理は、本実
施例ではUSTOR１３の内容を読み出すものとする。これ
らのレジスタアクセスのうちUSTOR１３への書込みは、
ユーザ切換時に新ユーザ対応のセグメントテーブル先頭
アドレスをUSTOR１３へセツトするためにシステムプロ
グラムにより使用され、またUSTOR１３からの読み出し
は、本発明の特徴とするユーザセグメントテーブルの参
照又は変更時にシステムプログラムにより使用されるも
のである。

以上でアドレス変換機構２に於る変換の手順等を説明し
てきたが、特に入力論理アドレス２１の先頭が１１であ
るものはＶ＝Ｒ空間へのアクセスやＴＬＢのパージ処理
等のシステムプログラムのみに許される処理である。こ
れをユーザプログラムが万一誤アクセスするとシステム
ダウンの危険性があるため、本実施例ではシステムプロ
グラムのみアクセスできるようプロテクトしている。即
ち第３図のステツプ１０１Ａにて、先頭が１１の入力論
理アドレスが与えられた時にシステムプログラム実行中
かどうかを判定する。これはプロセツサ１内のステータ
スレジスタシステムフラグの出力９９（第２図）を見る
ことで判定し、システムプログラム実行中ならばステツ
プ１０４に進み処理続行するが、システムプログラム実
行中でないときはステツプ１０１Ｂへ進み、プロセツサ
１にプロテクシヨンエラーとして報告するものである。

次にUSTOR１３のアクセスに関係した、前述のシステム
プログラムについて説明する。第３図等を用いたアドレ
ス変換の説明では、USTOR13には当該ユーザ用のセグメ
ントテーブルの先頭アドレスと、そのテーブルが主記憶
上にあるか否かを示すＶビツトが既にセツトされている
としているが、これらのセツトはユーザ切換時やユーザ
セグメントテーブルフオールト処理時等にUSTOR１３へ
の書込みによつて行われる。ここでは簡単のためユーザ
切換時について述べる。第１９図はユーザー切換時のシ
ステムプログラムによるUSTOR１３の書換え手順を示す
もので、まずステツプ１４１ではＵＳＴ先頭アドレステ
ーブル（図ではUSTOR−TABLEと表示）上の新たなユーザ
ーの番号に対応するエントリの内容をUSTOR１３にセツ
トする。このセツトは、第１４図のステツプ１３３で説
明の如く、論理アドレス２１の先頭を１１１０００とし
た書込みによつて第１６図のように行われる。なお、Ｕ
ＳＴ先頭アドレステーブルそのものは、予めシステムプ
ログラムによつてシステム空間に対応する主記憶上に作
成されているものである。次にステツプ１４２にて、第
１３図のステツプ１２７〜１３０によるユーザページを
実行すべく、先頭が１１０１１の論理アドレスを発行
し、ＴＬＢ中のユーザ空間のエントリを無効化する。シ
ステムプログラムはこれらを実行後、ユーザプログラム
にリンクする。

次に本発明の方法によりシステムプログラムがセグメン
トテーブルを参照する手順を第６図にて説明する。まず
ステツプ１５１ではUSTOR１３の内容を読だしてその中
のUSTTOP部をとり出す。ステツプ１５２では入力論理ア
ドレス（ＬＡ）のセグメント部を切出しこれとUSTTOPと
からユーザセグメントテーブル上の参照アドレスを生成
する。次いでステツプ１５３ではこの生成したアドレス
の頭部に１１００（Ｖ＝Ｒ空間アクセスを示す）を付け
た論理アドレスを生成し、ステツプ１５４でこのアドレ
スヘリードアクセスする。そうするとUSTTOP部＋セグメ
ント番号により示された物理アドレスへのリードアクセ
ス、つまり参照が容易に行える。ユーザセグメントテー
ブルへの書込み（変更）の場合には、ステツプ154にて
ライトアクセスとすればよい。更にユーザ用のページテ
ーブルへのアクセスは、上記のようにしてまずユーザセ
グメントテーブルを参照することにより当該ページテー
ブルの先頭アドレスを読み出し、これとアクセスしたい
ページ番号とから目的の参照アドレスを生成し、以下同
様に頭部に１１００を付してリード又はライトアクセス
を行えばよい。しかもこれらの処理は、いずれも汎用の
命令により実行可能である。なお、第４図に例示したよ
うに、Ｖ＝Ｒ空間は実記憶の全ユリアをカバーしている
ので、ユーザセグメントテーブル等は本発明の方法を用
いて作成維持すれば、実記憶上の任意の場所に置くこと
ができる。

〔発明の効果〕

以上のように、本発明によれば、汎用命令しか持たない
プロセツサでも、セグメント，ページのダイレクト２段
変換のアドレス変換方式におけるセグメントテーブル，
ページテーブルの参照，書換えを行うことができ、しか
もテーブルは主記憶上の任意の場所に置くことができ
る。また、ユーザプログラムからの各種テーブル等への
誤アクセスを防護することができる。

【図面の簡単な説明】

第１図及び第２図はアドレス変換機構のセレクタ及び制
御部の実施例を示すブロツク図、第３図及び第１２図〜
第１４図はアドレス変換機構に於るアドレス変換処理の
フローチヤート、第４図は論理空間の説明図、第５図は
直接アクセス空間をアクセス時のアドレス変換の説明
図、第６図はユーザセグメントテーブル参照の処理フロ
ーチヤート、第７図及び第８図はアドレス変換方法の問
題点の説明図、第９図は本発明を適用するシステムの例
を示すブロツク図、第１０図はアドレス変換機構の構成
を示すブロツク図、第１１図は変換高速バツフアの構成
を示すブロツク図、第１５図及び第１６図はシステム空
間及びユーザ空間のアドレス変換過程を示す図、第１７
図はＴＬＢヒツト時のアドレス変換過程を示す図、第１
８図はユーザパージの説明図、第１９図はユーザ切換時
のシステムプログラムによる処理を示すフローチヤート
である。 ２……アドレス変換機構、１３……ユーザセグメントテ
ーブル用オリジンレジスタ、１５……セレクタ、１９…
…制御部、２１……論理アドレス、３１……物理アドレ
ス、４２……セレクタ。

Claims (3)

【特許請求の範囲】
1. 【請求項１】アドレス変換テーブルによる索引により論
   理アドレスを物理アドレスに変換するアドレス変換機構
   を有した仮想記憶システムに於るアドレス変換テーブル
   の制御方法に於て、その空間を識別する特定ビットを有
   した論理アドレスによってアクセスされる直接アクセス
   空間を論理空間に設けかつ該直接アクセス空間がアクセ
   スされた時には論理アドレスから上記特定ビットを除い
   た部分によって表わされるアドレスをそのまま物理アド
   レスとして出力する機能をアドレス変換機構に有せしめ
   たことを特徴とするアドレス変換テーブルの制御方法。
2. 【請求項２】アドレス変換テーブルとしてセグメントテ
   ーブル及びページテーブルによる二段の索引により論理
   アドレスを物理アドレスに変換するアドレス変換機構を
   有し、システムプログラムによってセグメントテーブル
   の参照又は変更を行う時には、セグメントテーブルの先
   頭アドレスを格納したレジスタから該先頭アドレスを読
   み出してこれに参照又は変更したいセグメント番号を加
   えてその内容を参照又は変更すべき物理アドレスを生成
   し、更に該物理アドレスに上記特定ビットを付加した論
   理アドレスでもって読み出し又は書き込みアクセスを行
   うことによってセグメントテーブルの参照又は変更を実
   行し、システムプログラムによってページテーブルの参
   照又は変更を行う時には、上記セグメントテーブルの参
   照を実行することによって当該ページテーブルの先頭ア
   ドレスを読み出してこれに参照又は変更したいページ番
   号を加えてその内容を参照又は変更すべき物理アドレス
   を生成し、更に該物理アドレスに上記特定ビットを付加
   した論理アドレスでもって読み出し又は書き込みアクセ
   スを行うことによってページテーブルの参照又は変更を
   実行するようにしたことを特徴とする特許請求の範囲第
   １項記載のアドレス変換テーブルの制御方法。
3. 【請求項３】論理空間をユーザ空間と前記直接アクセス
   空間を含むその他のシステムプログラム用の空間とに分
   割するとともに、任意のアクセスがシステムプログラム
   からのものかユーザプログラムからのものかを判断する
   機能をアドレス変換機構に有せしめ、もしユーザプログ
   ラムからのアクセスが上記システムプログラム用の空間
   に対して行われた時にはアドレス変換機構に於るアドレ
   ス変換処理を中止してエラー処理を行うようにしたこと
   を特徴とする特許請求の範囲第２項記載のアドレス変換
   テーブルの制御方法。