JPH0661068B2 - 記憶再配置方法および階層化記憶システム - Google Patents

Description

【発明の詳細な説明】 ［産業上の利用分野］ 本発明は、電子計算機等の記憶装置に関し、特に、その
記憶装置に格納されている情報の再配置に関する。

［従来の技術］ 現在の大型計算機の多くは、絶対アドレスから物理アド
レスへの変換を行うために、ＦＡＲ(Floating Address
Register)と呼ばれる変換テーブルを備えており、絶対
アドレス空間を所定の分割単位ごとに任意の物理的メモ
リエレメントに割り付けることができる。この機能はメ
モリユニットの保守等に有用であるが、通常、ＦＡＲの
変更は、システム稼働中でないときに限り可能である。

従来、システム稼働中にＦＡＲの変更を行おうとする
と、誤動作を防止するために、まず、記憶装置へのアク
セスを一旦停止させ、次に、物理アドレスの変更と、旧
物理アドレスから新物理アドレスへの格納データの移動
とを行い、その後、記憶装置へのアクセスを再開させ
る、という手順が必要となる。

なお、類似の技術としては、例えば、特公昭63-21222号
公報に開示されているものがある。また、後述するスト
アインキャッシュの動作原理は周知であり、例えば、特
開昭61-290550号公報に記載されている。

［発明が解決しようとする課題］ 上記従来技術は、格納データの移動と物理アドレスの変
更を行っている間、記憶装置へのアクセスを停止させる
必要があり、その間、この記憶装置を利用している装置
の動作が停止することとなる。

装置の種類によっては、この停止による前記装置の応答
速度の低下が問題となる。

本発明の目的は、記憶装置の再配置に伴う記憶装置の停
止時間を短くして、前記応答速度の低下を小さくするこ
とができる記憶再配置方法および階層化記憶システムを
提供することにある。

本発明の他の目的は、ＦＡＲの変更による主記憶の再配
置を、システム稼働中に行うことができる記憶再配置方
法および階層化記憶システムを提供することにある。

［課題を解決するための手段］ 上記目的を達成するために、本発明による記憶再配置方
法は、物理アドレスが付与された記憶装置と、絶対アド
レスで管理され前記記憶装置の一部の写しを保持するキ
ャッシュメモリと、前記絶対アドレスを物理アドレスに
対応付けるアドレス変換手段とを有する記憶システムに
おいて前記物理アドレスが付与された記憶装置を再配置
する記憶再配置方法であって、再配置の対象となる絶対
アドレス領域に対応する前記記憶装置の物理アドレス領
域の内容を前記キャッシュメモリに取り込んだ後、当該
絶対アドレス領域を新たな物理アドレス領域に対応付け
るように前記アドレス変換手段の対応付けを変更し、そ
の後、前記キャッシュメモリに取り込まれた内容を、当
該内容の更新の有無にかかわらず、前記アドレス変換手
段によって前記特定の絶対アドレスに新たに対応付けら
れた物理アドレス領域に書き戻すようにしたものであ
る。

本発明による他の記憶再配置方法は、記憶装置の内容の
写しを保持するストアイン方式のキャッシュメモリと、
絶対アドレスを物理アドレスに対応付けるアドレス変換
手段とを利用した記憶装置の記憶再配置方法であって、
再配置元の記憶装置の内容を前記キャッシュメモリに取
り込んだ後、当該キャッシュメモリのブロックの内容が
記憶装置の内容と異なることを示す情報を保持するとと
もに、当該再配置元の記憶装置の物理アドレスに対応す
る絶対アドレスが再配置先の記憶装置の物理アドレスに
対応付けられるように前記アドレス変換手段のアドレス
対応付けを変更するようにしたものである。

本発明によるさらに他の記憶再配置方法は、記憶装置の
内容の写しを保持するストアイン方式のキャッシュメモ
リと、絶対アドレスを物理アドレスに対応付けるアドレ
ス変換手段とを利用して記憶装置の再配置をシステム稼
働中に行う記憶再配置方法であって、上位装置からの再
配置のリクエストに応じて、再配置元の記憶情報を前記
キャッシュメモリへ取り込み、該取り込んだ記憶情報の
書き戻し先を再配置先に変更するよう前記アドレス変換
手段のアドレス対応付けを変更するようにしたものであ
る。

また、本発明による階層化記憶システムは、記憶装置
と、該記憶装置の内容の写しを複数のブロックに保持す
るストアイン方式のキャッシュメモリと、絶対アドレス
を物理アドレスに対応付けるアドレス変換手段とを備え
た階層化記憶システムにおいて、前記記憶装置に対する
リクエストとして、フェッチリクエストおよびストアリ
クエストに加え、再配置リクエストを用意し、該再配置
リクエストに対しては、再配置元の記憶情報を前記キャ
ッシュメモリの１ブロックに取り込むとともに該ブロッ
クのチェンジビットを“変更”状態とする手段と、該取
り込んだ記憶情報の書き戻し先を再配置先に変更するよ
う前記アドレス変換手段のアドレス対応付けを変更する
手段とを設けたものである。

本発明による他の階層化記憶システムは、記憶装置と、
予め定められた記憶分割単位に絶対アドレスと物理アド
レスを対応付けるアドレス変換手段と、複数のブロック
で構成され前記記憶装置に格納されている情報の一部を
蓄えるデータアレイおよび該データアレイの各ブロック
に格納されている情報が前記記憶装置の対応する部分の
情報と異なっていることを示すチェッジビットを格納す
るチェンジビットアレイを含むストアイン方式のキャッ
シュメモリとを備えた階層化記憶システムにおいて、再
配置の指示に基づき、指示された絶対アドレスに対応す
る物理アドレスで指定される記憶装置の領域の情報を前
記記憶装置から読みだして前記キャッシュメモリの１ブ
ロックに格納するとともに、当該ブロックに対応するチ
ェッジビットアレイの内容を、記憶装置と内容が異なる
ことを示す状態とする手段と、前記指示された絶対アド
レスが再配置先の物理アドレスに対応付けられるよう前
記アドレス変換手段を制御する手段とを設けたものであ
る。

本発明によるさらに他の階層化記憶システムは、記憶装
置と、予め定められた記憶分割単位に絶対アドレスを物
理アドレス情報に対応付けるアドレス変換テーブルと、
複数のブロックで構成され前記記憶装置に格納されてい
る情報の一部を蓄えるデータアレイおよび該データアレ
イの各ブロック対応にチェンジビットを格納するチェン
ジビットアレイを含むストアイン方式のキャッシュメモ
リとを備え、前記記憶単位が前記キャッシュメモリのブ
ロックより大である階層化記憶システムにおいて、再配
置先の物理アドレス情報を保持する第１のアドレス保持
手段と、再配置の対象となる記憶分割単位の絶対アドレ
ス情報を保持する第２のアドレス保持手段と、再配置前
ブロックと再配置剤ブロックの境界の絶対アドレスを保
持する第３のアドレス保持手段と、１ブロックの再配置
ごとに前記第３のアドレス保持手段のアドレスを１ブロ
ック分更新する境界アドレス更新手段と、アクセスする
絶対アドレスが前記再配置の対象となる記憶分割単位に
属するか否かを判定する第１の判定手段と、アクセスす
る絶対アドレスと前記境界の絶対アドレスとの大小関係
を判定する第２の判定手段と、前記第１および第２の判
定手段の判定結果に応じて前記アドレス変換テーブルま
たは前記第１のアドレス保持手段の物理アドレス情報を
選択して前記記憶装置に与える選択手段と、記憶分割単
位内の全ブロックの再配置後に、前記第１のアドレス保
持手段の内容を前記アドレス変換テーブルの対応する部
分に書き込む書き込み手段とを設けたものである。

なお、本明細書において、「絶対アドレス」とは、前記
アドレス変換手段により記憶装置の物理アドレスに対応
付けられるアドレスであり、例えば、大型計算機では、
仮想アドレスを周知の動的アドレス変換機構により変換
して得られた実アドレスに対してさらに周知のプリフィ
ック変換を施して得られるアドレスである。プリフィッ
クス変換を行わないシステムでは実アドレス自体が絶対
アドレスとなる。

［作 用］ キャッシュメモリは、記憶装置（例えば、主記憶装置）
の一部の写しを保持する小容量高速のメモリであり、上
記装置（例えば、中央処理装置）からの読出し（フェッ
チ）および書き込み（ストア）の実効的な速度を向上さ
せることを目的とするものである。記憶装置のアクセス
時にアクセスの対象がキャッシュメモリに存在すれば、
キャッシュメモリにアクセスすることにより記憶装置を
アクセスする必要がなくなる。本発明はこのキャッシュ
メモリの特徴に着目し、キャッシュメモリを利用して記
憶装置の再配置をシステム稼働中に実行しうることに想
到した。

すなわち、記憶再配置時には再配置の対象となる物理ア
ドレスの領域の情報をキャッシュメモリのブロックに取
り込み、その後、当該絶対アドレスに対応付ける記憶装
置の物理アドレスを変更する。このアドレス対応付けの
変更のための一手段としては、従来、絶対アドレスを物
理アドレスに対応付けるアドレス変換手段（例えば前記
ＦＡＲ）を利用し、その内容を動的に変更できるように
する。

物理アドレスの変更前に、再配置元の情報すなわち物理
アドレス変更の対象となるアドレス領域の情報をキャッ
シュメモリ内に取り込むので、物理アドレス変更の処理
を行なっている間も、再配置対象のアドレス領域に含ま
れる情報の読み書きはキャッシュメモリに格納された情
報を用いて行うことができ、その間の読み書きを禁止し
たり、通常の処理を遅延させる必要はない。

記憶再配置を完結させるには、キャッシュメモリのブロ
ックに取り込まれた再配置対象の情報を記憶装置の再配
置先のアドレス領域に書き戻す必要あがある。この書き
戻しは、キャッシュメモリの置き換えアルゴリズムに応
じて、そのブロックが置き換えの対象となったときに行
えば十分である。この意味から、ストアイン方式のキャ
ッシュメモリを利用することが好ましい。ストアイン方
式のキャッシュメモリでは、ブロックの内容が記憶装置
の内容と異なっているか否かの情報（内容が変更された
ことを示す情報）を保持するチェンジビットを各ブロッ
ク対応に有しており、再配置時には、再配置対象の情報
を特定のブロックに取り込んだとき、そのブロックに対
応するチェンジビットを“変更”状態とすることによ
り、そのブロックが置き換え対象となったときその内容
は、自動的に記憶装置の新たな物理アドレス領域に書き
戻されることになる。したがって、再配置処理は、実質
的には、再配置対象のアドレス領域の情報をキャッシュ
メモリに取り込んでチェンジビットの変更および物理ア
ドレスの更新を行った段階で終了することとなる。すな
わち、前記従来技術で必要であった、旧物理アドレスか
ら新物理アドレスへの情報の移動は不要となる。

記憶装置の再配置可能な単位としての記憶分割単位がキ
ャッシュメモリの１ブロックより大きい場合には、記憶
分割単位内の複数のブロックについて順次キャッシュメ
モリへのブロック転送を行う。この再配置動作中、過渡
的に、アクセスアドレスが同一の絶対アドレスの記憶分
割単位に属する場合であっても再配置前のブロックに属
するかまたは再配置済みのブロックに属するかによっ
て、対応付けられる物理アドレス領域が異なる状態が生
じる。そこで、ブロックごとの再配置に伴い、再配置前
後の絶対アドレスの境界を順次更新しアクセスアドレス
が境界のいずれの側にあるかを判定して、その判定結果
に応じて新旧の物理アドレスを選択出力する。これによ
り、記憶分割単位の大きさがキャッシュメモリのブロッ
ク容量より大きい場合でも、記憶分割単位全体の再配置
が可能となる。

以上のように、本発明によれば、主記憶装置に格納され
た情報の再配置を実行中であっても、キャッシュメモリ
に格納された情報を用いることにより、再配置中の領域
に対する読み書きが可能であるので、走行中のプログラ
ムの動作が再配置のための停止する時間が従来技術に比
べて小さく、また、再配置する情報の移動を階層化記憶
システム内で行うため、処理時間が短いという効果があ
る。

また、従来技術と比較して、再配置する情報の移動のた
めに、階層化記憶システムを利用する上位装置の機能を
使う程度が小さいので、階層化記憶システムを利用する
上位装置の本来の仕事を妨げない。

また、アドレス割当単位がキャッシュメモリの容量より
大きいアドレスアレイを用いた記憶装置においても、上
記効果をもたらすためのハードウェアが、記憶分割単位
を小さくするためにアドレスアレイの容量を増やすとい
うような方法より、小さくて済む。

［実施例］ 以下、本発明の実施例を図面により詳細に説明する。

第１図は本発明の第１の実施例の階層化記憶システムの
ブロック図である。

まず本実施例の構成要素を説明する。以下の説明で、数
値Ｎ，Ｂ，Ｕは自然数である。

本実施例の階層化記憶システムは、アドレスレジスタ
１、ストアフラグ２、再配置フラグ３、ストアデータレ
ジスタ４、フェッチデータレジスタ５、ストアインキャ
ッシュメモリ２０、アドレス変換装置５０、および主記
憶装置８０からなる。

アドレスレジスタ１は、読み書きをしようとする語の絶
対アドレスを設定するＮビットのレジスタである。本階
層化記憶システムは、フェッチリクエスト、ストアリク
エスト、再配置リクエスト、の３種のリクエストが処理
可能であり、ストアフラグ２と再配置フラグ３は上記の
うち１つのリクエストを選択するためのフラグである。
ストアフラグ２はフェッチリクエストおよび再配置リク
エストの場合は“０”とし、ストアリクエストの場合は
“１”とする。また、再配置フラグ３は再配置リクエス
トの場合は“１”としそれ以外は“０”とする。ストア
データレジスタ４は書き込みしようとする語のデータを
設定するレジスタである。フェッチデータレジスタ５は
フェッチされたデータが設定されるレジスタである。

ストアインキャッシュメモリ２０は、それぞれ２のＢ乗
語の大きさの複数のブロックを格納するデータアレイ２
３と、このデータアレイ２３の各々のエントリに対応す
る複数のエントリを持つチェンジビットアレイ２２と、
これらの構成要素への制御信号を発生する制御回路２１
と、ゲート２６〜３０およびセレクタ２４、２５とを含
んでおり、アドレス信号６と再配置信号７とライトデー
タ信号８とを出力し、主記憶装置８０からのリードデー
タ信号９を受ける。

アドレス変換装置５０は、前述したＦＡＲであり、本実
施例ではブロックと同じ大きさの主記憶分割単位毎にア
ドレス変換を行ない、アドレス信号６の絶対アドレスを
物理アドレスに変換してアドレス信号１０として主記憶
装置８０に与える。また、再配置信号７に応じて該当す
る主記憶分割単位の再配置を行う。

主記憶装置８０は２のＮ乗語の記憶容量を持ち、読み出
し時はアドレス信号１０で指定されたブロックのデータ
をリードデータ信号９として出力し、書き込み時はライ
トデータ信号８のデータをアドレス信号１０で指定され
たブロックに書き込む。

データアレイ２３において、あるエントリに格納された
ブロックのもつ情報が、対応する主記憶装置８０上のブ
ロックの情報と異なっていれば、チェンジビットアレイ
２２のそのブロックに対応するエントリを“１”とし、
等しければ“０”とする。またチェンジビットアレイ２
２への書き込みはチェンジビット信号３７とライト信号
３８によって制御され、ライト信号３８を“１”とする
と、チェンジビット信号３７の値がエントリ選択信号３
１で指定されたエントリに書き込まれる。制御回路２１
はデータアレイの各々のエントリが格納しているブロッ
クの絶対アドレスを保持している。エントリ選択信号３
１はデータアレイ２３とチェンジビットアレイ２２のエ
ントリを選択する。データアレイ２３は、エントリ選択
信号３１で指定されたエントリに格納されたブロックに
対する、ブロック単位の読み書きと、そのブロック内の
１語に対する語単位の読み書きを行うことができる。セ
レクタ２４はデータアレイへの書き込みデータを選択す
る。セレクタ２５はフェッチデータレジスタの入力デー
タを選択する。ＯＲゲート２６、ＡＮＤゲート２７、Ｏ
Ｒゲート２８はチェンジビットアレイ２２の更新を制御
する回路を構成している。

ＯＲゲート２９とＡＮＤゲート３０は、アドレス変換装
置５０における再配置動作を制御する。ストアインキャ
ッシュメモリ２０の、本実施例の説明に必要でない構成
要素は省略してある。

アドレス変換装置５０はアドレスアレイ５１と物理アド
レスレジスタ５２を含む。アドレスアレイ５１は、絶対
アドレスの上位（Ｎ−Ｂ）ビットをアドレとし、各エン
トリにアドレス割当情報を格納するＲＡＭである。物理
アドレスレジスタ５２は、再配置しようとする主記憶分
割単位が再配置語に与えられるべきアドレス割当情報を
格納する。すなわち、主記憶分割単位とは、アドレス変
換装置５０により再配置が可能な主記憶の最小単位であ
る。

アドレス割当情報は物理アドレスの上位（Ｎ−Ｂ）ビッ
トであり、物理アドレスは（Ｎ−Ｂ）ビットのアドレス
割当情報と、絶対アドレスの下位Ｂビットをつなぎ合わ
せることで求められる。

また、再配置信号７の値を“１”とすると、アドレス信
号６で指定されるアドレスアレイ５１のエントリに物理
アドレスレジスタ５２の内容が書き込まれ、対応する主
記憶分割単位の配置を変更することができる。このアド
レス変換動作そのものは、従来からＦＡＲとして知られ
ているものであるが、アドレス変換装置５０では、エン
トリをダイナミックに書き換えるために、物理アドレス
レジスタ５２と再配置信号７によるエントリ更新機能が
付加されているとが特徴である。

本実施例におけるデータアレイ２３、主記憶分割単位、
アドレスアレイ５、主記憶装置８０等の関係を第３Ａ図
に示す。この例では、図示の都合上、データアレイ２３
のエントリ数が“３”の場合を示しているが実際にはさ
らに多数である。この図において、例えば、データアレ
イ２３の１ブロック９１は絶対アドレス空間のブロック
９３に対応付けられ、このブロック９１はアドレス変換
装置５０により主記憶装置８０のブロック９５に対応付
けられている。絶対アドレス空間のブロック９３を主記
憶装置８０のブロック９５からブロック９７へ再配置す
る場合、ブロック９５のデータをキャッシュメモリ２０
の１ブロック９１に読み込んで対応するチェンジビット
を“１”にするとともに、絶対アドレスのブロック９３
に対応する、アドレス変換装置５０内のアドレスアレイ
５１のエントリ９４の内容を、新たなブロック９７に対
応する物理アドレスに書き換えることにより再配置が達
成される。その後、キャッシュメモリ２０のブロック９
１が置き換えの対象となったとき主記憶装置８０のブロ
ック９５ではなく、ブロック９７に書き戻される。

次に、フェッチリクエスト、ストアリクエスト、再配置
リクエストの各処理の具体例を説明する。

まず、上記３つのリクエストの処理で共通して行なわれ
るブロック取り込み処理を説明し、続いてフェッチ処
理、ストア処理、再配置処理の説明を有する。ブロック
取り込み処理、フェッチ処理、ストア処理、の３処理
は、いわゆるストアインキャッシュのアルゴリズムを構
成している。

（１）ブロック取り込み処理 第４Ａ図にブロック取り込み処理のフローチャートを示
す。

ブロック取り込みの必要が生じると、まず、制御回路２
１は、取り込もうとしているブロックを格納するため
の、データアレイ２３のエントリを適当に選択し（Ｓ１
１）、選択されたエントリに対応するチェンジビットア
レイ２２のエントリが“１”であるか否か調べる（Ｓ１
２）。エントリが“１”であった場合は、そのエントリ
に格納されていたブロッタのデータを保存するためにブ
ロック書き戻し動作を行う。ブロック書き戻し動作は、
上記ブロックに対応する絶対アドレスをセレクタ３４経
由でアドレス変換装置５０に送り、その絶対アドレスを
アドレス変換装置５０で物理アドレスに変換して主記憶
装置８０に送出し（Ｓ１３）、上記ブロックのデータを
データアレイ２３から読み出してライトデータ信号８と
して主記憶装置８０に送出した後、主記憶装置８０に書
き込み指示を与えることによって、上記ブロックを主記
憶装置８０に書き戻す（Ｓ１４）。

次に、セレクタ３４がアドレスレジスタ１の出力を選択
してアドレス信号６として出力し、制御回路２１が主記
憶装置８０にブロックの読み出しを指示すると、アドレ
スレジスタ１に格納された絶対アドレスに対応する、ア
ドレスアレイ５１野エントリが読みだされ、その絶対ア
ドレスの下位Ｂビットとともにアドレス信号１０として
出力される（Ｓ１５）。このアドレス信号１０で指定さ
れた主記憶装置８０上のブロックはリードデータ都市手
読みだされる（Ｓ１６）。主記憶装置８０の動作でリー
ドデータ信号９として得られたデータは、セレクタ２４
を経て、データアレイ２３の選択されたエントリに書き
込まれる（Ｓ１７）。

前記ブロックの全てのデータが選択されたエントリに書
き込まれたとき、制御回路２１は取り込み完了信号３６
を“１”とする。ＯＲゲート２８の働きによりライト信
号３８が“１”となり、チェンジビットアレイ２２はチ
ェンジビット信号３７の値を、エントリ選択信号３１で
指定されるエントリに格納する（Ｓ１８）。チェンジビ
ット信号３７の値は処理しようとしているリクエストに
よって異なる。以上がブロック取り込み処理である。

（２）フェッチ処理 フェッチ処理のフローチャートを第４Ｂ図に示す。

フェッチリクエストの処理は、アドレスレジスタ１に読
み出したい語の絶対アドレスを設定し、ストアフラグ２
と再配置フラグ３に共に“０”を設定した後、動作指示
を与えることによって開始される（Ｓ２１）。

そこで、アドレスレジスタ１で指定された語のデータが
ストアインキャッシュメモリ２０に格納されているか否
かを調べ（Ｓ２２）、格納されていた場合は、制御回路
２１がそのデータの入ったエントリを指定する信号をエ
ントリ選択信号３１に出力し、ヒット信号３５に“１”
を出力する。データアレイ２３はエントリ選択信号３１
で指定されたブロックのデータをブロックデータ信号３
２に出力する（Ｓ２３）。セレクタ２５はブロックデー
タ信号３２からアドレスレジスタ１で指定された語のデ
ータを選択し、そのデータはフェッチデータレジスタ５
に格納される（Ｓ２４）。以上でフェッチ処理が完了す
る。

なお、アドレスレジスタ１で指定された語のデータがス
トアインキャッシュメモリ２０に格納されていなかった
場合は、前述のブロック取り込み処理が行なわれる（Ｓ
２５）。セレクタ２５は、ブロック取り込み動作でリー
ドデータ信号９に得られたブロックデータの中からアド
レスレジスタ１で指定された語のデータを選択し、その
データはフェッチデータレジスタ５に格納される（Ｓ２
６）。また、ストアフラグ２と再配置フラグ３が共に
“０”であるので、チェンジビット信号３７は“０”と
なっている。従って、前述のブロック取り込み処理の結
果、チェンジビットアレイ２２のストアが行なわれたエ
ントリには“０”が書き込まれ、ストアインキャッシュ
メモリ２０に格納されたブロックの内容と主記憶に格納
されたブロックの内容が一致していることを記憶する。
以上でフェッチ処理が完了する。

（３）ストア処理 ストア処理のフローチャートを第４Ｃ図に示す。

ストアリクエストの処理は、アドレスレジスタ１に、書
き込みをしたい語の絶対アドレスを設定し、ストアデー
タレジスタ４に書き込みデータを設定し、ストアフラグ
２に“１”を、再配置フラグ３に“０”を設定した後、
動作指示を与えることによって開始される（Ｓ３１）。

そこでまず、アドレスレジスタ１で指定された語のデー
タがストアインキャッシュメモリ２０に格納されている
か否かを調べる（Ｓ３２）。格納されていた場合は、制
御回路２１がそのデータの入ったエントリを指定する信
号をエントリ選択信号３１に出力し、ヒット信号３５に
“１”を出力する。セレクタ２４はストアデータレジス
タ４の出力の方を選択してデータアレイ２３に送る。前
述のように、エントリ選択信号３１で指定されたエント
リに格納されたブロックにはアドレスレジスタ１で指定
した語のデータが含まれており、データアレイ２３はそ
のデータをセレクタ２４が出力したデータで置き換える
（Ｓ３４）。一方、ＯＲゲート２６の働きでチェンジビ
ット信号３７が“１”となっており、ＡＮＤゲート２７
とＯＲゲート２８の働きでライト信号３８が“１”とな
るため、チェンジビットアレイ２２のエントリ選択信号
３１で指定されたエントリには“１”が書き込まれる
（Ｓ３５）。以上でストア処理が完了する。

なお、上記ステップＳ３２において、アドレスレジスタ
１で指定された語のデータがストアインキャッシュメモ
リ２０に格納されていなかった場合は、まず、前述のブ
ロック取り込み処理が行なわれる（Ｓ３３）。このと
き、ストアフラグ２の内容は“１”であるので、ＯＲゲ
ート２６の働きにより、チェンジビット信号３７の値は
“１”である。

従って、前述のブロック取り込み処理の結果、チェンジ
ビットアレイ２２のストアが行なわれたエントリには
“１”が書き込まれる。その後は指定された語がストア
インキャッシュメモリ２０に格納されていた場合と同じ
処理が行われ、ストア処理が完了する。

（４）再配置処理 第４Ｄ図に再配置処理のフローチャートを示す。

再配置リクエストの処理は、アドレスレジスタ１に再配
置したいブロックの先頭の絶対アドレスを設定し、スト
アフラグ２に“０”を、再配置フラグ３に“１”を設定
した後、動作指示を与えることによって開始される（Ｓ
４１）。

続いて、アドレスレジスタ１で指定された語のデータが
ストアインキャッシュメモリ２０に格納されているか否
かを調べる（Ｓ４２）。格納されていた場合は、制御回
路２１がそのデータの入ったエントリを指定する信号を
エントリ選択信号３１に出力し、ヒット信号３５に
“１”を出力する。また、再配置フラグの内容が“１”
であるので、ＯＲゲート２６の働きでチェンジビット信
号３７の値は“１”となる。一方、ヒット信号３５とチ
ェンジビット信号３７の値が共に“１”であるため、Ａ
ＮＤゲート２７とＯＲゲート２８の働きでライト信号３
８が“１”となり、チェンジビットアレイ２２のエント
リ選択信号３１で指定されたエントリには、“１”が書
き込まれる（Ｓ４６）。このとき、ＯＲゲート２９とＡ
ＮＤゲート３０の働きで再配置信号７に“１”が出力さ
れる（Ｓ４４）。再配置信号７が“１”になると、アド
レスアレイ５１はアドレス信号６で指定されるアドレス
アレイ５１のエントリに物理アドレスレジスタ５２の内
容を書き込む（Ｓ４５）。以上でアドレスレジスタ１で
指定されたブロックが再配置される。

一方、上記ステップ４２において、アドレスレジスタ１
で指定された語をデータがストアインキャッシュメモリ
２０に格納されていなかった場合は、前述のブロック取
り込み処理が行なわれる（Ｓ４３）。このとき、再配置
フラグ３の内容が“１”であるので、ＯＲゲート２６の
働きにより、チェンジビット信号３７の値は“１”であ
る。従って、前述のブロック取り込み処理の結果、チェ
ンジビットアレイ２２のエントリ選択信号３１で指定さ
れたエントリには“１”が書き込まれる。また、前述の
ブロック取り込み処理で取り込み完了信号３６が“１”
となるため、ＯＲゲート２９とＡＮＤゲート３０の働き
で再配置信号７に“１”が出力される（Ｓ４４）。再配
置信号７が“１”になると、アドレスアレイ５１はアド
レス信号６で指定されるアドレスアレイ５１のエントリ
に物理アドレスレジスタ５２の内容を書き込む（Ｓ４
５）。以上でアドレスレジスタ１で指定されたブロック
が再配置される。前述の第３Ａ図の斜線部は再配置信号
７が“１”となった時点での再配置対象のブロックを表
わしている。

以上の再配置処理では、再配置されたブロックの主記憶
装置８０への格納は行なわれておらず、主記憶装置８０
上の対応するブロックには無意味なデータが格納された
ままである。しかし、そのブロックに対応するチェンジ
ビットが“１”となっているため、ストアインキャッシ
ュのアルゴリズムによって、ストアインキャッシュメモ
リに格納されているブロックが唯一の正しいデータとし
て扱われ、主記憶装置８０上のデータは無視されるの
で、矛盾は生じない。

なお、変更前の配置と変更後の配置との関係には何も制
限はなく、オーバーラップしていても差支えない。

次に、本発明の第２の実施例を第２図により説明する。
第２図は本実施例の階層化記憶システムのブロック図で
ある。

本実施例と第１の実施例との構成上の差異はアドレス変
換装置５０のみであり、その他の要素は第１の実施例と
同一である。

アドレス変換装置５０を構成する各要素について以下に
述べる。本実施例では、主記憶分割単位の大きさは２の
Ｕ乗語であり、Ｕ＞Ｂである。従って、主記憶分割単位
は２の（Ｕ−Ｂ）乗個のブロックを含む。また、本実施
例では、アドレス割当情報は物理アドレスの上位（Ｎ−
Ｕ）ビットであり、物理アドレスは（Ｎ−Ｕ）ビットの
アドレス割当情報と、絶対アドレスの下位Ｕビットをつ
なぎ合わせることで求められる。

アドレスアレイ５１は絶対アドレスの上位（Ｎ−Ｕ）ビ
ットをアドレスとし、各エントリにアドレス割当情報を
格納するＲＡＭであり、第１の実施例と同様、従来のＦ
ＡＲとして知られているものに相当する。再配置領域レ
ジスタ５６は、再配置しようとする主記憶分割単位の先
頭の絶対アドレスの上位(Ｎ−Ｕ)ビットを格納する。物
理アドレスレジスタ５２は、再配置領域レジスタ５６で
指定される主記憶分割単位が再配置後に与えられるべき
アドレス割当て情報、即ち物理アドレスの上位Ｎ−Ｕビ
ットを格納する。境界アドレスレジスタ５７はＮビット
の境界アドレスを格納し、再配置信号７の指示があった
場合は境界アドレス加算器６０の出力が設定される。比
較器５８はアドレスレジスタの１の内容の上位Ｎ−Ｕビ
ットを再配置領域レジスタ５６と比較し、同じ値である
場合は“１”を出力、異なる場合は“０”を出力する。
比較器５９はアドレスレジスタ１の内容を境界アドレス
レジスタ５７の内容と比較し、アクセスアドレクが境界
アドレスより小さい場合は“１”を、そうでなけば
“０”を出力する。境界アドレス加算器６０は境界アド
レスに２のＢ乗を加えた絶対アドレスを出力する。セレ
クタ６２はＡＮＤゲート６１の出力が“０”のときアド
レスアレイ５１の出力を選択し、“１”のときは物理ア
ドレスレジスタ５２の出力を選択する選択回路である。
バリッドビット５５はアドレス変換装置５０が再配置実
行モードであることを示すフラグであり、その内容が
“１”なら再配置モードであり、“０”ならそうではな
い。

また、ライト信号１１はアドレスアレイ５１への書き込
みを指示する信号であり、その値を“１”とすることに
より、物理アドレスレジスタ５２の内容がアドレス信号
６で指定されるアドレスアレイ５１のエントリに書き込
まれる。

以上が、アドレス変換装置５０の構成である。第２の実
施例におけるデータアレイ、主記憶分割単位、アドレス
アレイ、記憶装置８０等の関係を第３図Ｂに示す。この
図においても、便宜上、データアレイ２３のエントリ数
が“３”の場合を示している。本実施例は、図から分か
るように、キャッシュメモリ２０の１ブロック（2^B語）
は主記憶分割単位（2^U語）より小さい場合を想定してい
るが、キャッシュメモリ２０による再配置はブロック単
位にしか行えないので、主記憶装置８０の１分割単位は
一度に再配置することができない。従って、主記憶装置
８０の１分割単位の再配置の際には、その分割単位が内
包する複数のブロックについてブロック単位に順次再配
置を行うことになる。そこで、この再配置中は、同一の
主記憶分割単位内に再配置前のブロックと再配置済のブ
ロックとが一時的に混在することとなる。

すなわち、同じ絶対アドレス領域でも再配置前のブロッ
クについては元の物理アドレスを適用し、再配置済のブ
ロックについては新たな物理アドレスを適用する必要が
ある。この要請に対処するための構成が第２図のアドレ
ス変換装置５０の構成であり、以下に、その動作を説明
する。

まず、再配置を行なわないときは、バリッドビット５５
が“０”であるため、ＡＮＤゲート６１とセレクタ６２
により、アドレスアレイ５１から出力されたアドレス割
当情報のみがアドレス変換に用いられる。

次に、再配置実行中は、バリッドビット５５が“１”で
あるため、比較器５８と比較器５９とＡＮＤゲート６１
とセレクタ６２の動作により、アドレスレジスタ１の内
容が再配置領域レジスタ５６で指定された主記憶分割単
位に含まれ、かつ、境界アドレスより小さい場合は、物
理アドレスレジスタ５２の出力がアドレス変換に用いら
れ、そうでない場合はアドレスアレイ５１の出力がアド
レス変換に用いられる。このように、バリッドビットを
“１”とすれば、アドレス割当単位は境界アドレスを境
にして二つの部分に分割され、それぞれに異なる物理ア
ドレスを割り当てることができる。

また、再配置信号７を“１”とすれば、境界アドレスレ
ジスタの内容がブロックの大きさ分増加され、増加前に
境界アドレスが指していたブロックの物理アドレスが、
アドレスアレイ５１で指定されるものから物理アドレス
レジスタ５２で指定されるものに変更されることにな
る。この物理アドレスの変更は、第１の実施例の再配置
処理において再配置信号７がもたらした物理アドレスの
変更に対応するものである。主記憶分割単位の配置は、
境界アドレスが主記憶分割単位の先頭である場合は全て
アドレスアレイ５１の出力に従い、境界アドレスが主記
憶分割単位の最大の絶対アドレスより大きければ全て物
理アドレスレジスタ５２の出力に従う。

以上がアドレス変換装置５０の動作である。

本実施例の階層化記憶システムは、第１の実施例と同様
に、フェッチ、ストア、再配置の３つのリクエストが実
行可能である。フェッチおよびストアについては、ブロ
ック取り込み動作以外は第１の実施例と同じなので、説
明を省略する。再配置リクエストは第１の実施例と同様
に１つのブロックの再配置を行うものであるが、後述す
る主記憶分割単位の再配置動作の一つのステップとして
のみ使用するので、その説明の中で再配置リクエストの
動作を説明する。

まず、ブロック取り込み動作の概略フローチャートを第
５Ａ図に示す。

ブロック取り込み処理では、最初に、指定された語を含
むブロックを格納するために、データアレイ２３のエン
トリを適当に選択する（Ｓ５１）。そこで、この選択さ
れたエントリに対応するチェンジビットアレイ２２のエ
ントリが“１”であるか否かを調べる（Ｓ５２）。
“１”であれば、内容が変更されているので主記憶装置
に書き戻す必要がある。そこで、選択されたエントリに
格納されたブロックの絶対アドレスの上位（Ｎ−Ｕ）ビ
ットが再配置領域レジスタ５６の内容と等しく、その絶
対アドレスが境界レジスタ５７より小さいか否かを調べ
る（Ｓ５３）。このステップは当該ブロックが、再配置
済の方に属するか否かを調べることに対応する。結果が
肯であれば。再配置済みの方に属するので物理アドレス
レジスタ５２の内容を絶対アドレスの下位Ｕビットとと
もにアドレス信号１０として出力し（Ｓ５４）、否であ
れば、当該絶対アドレスに対応するアドレスアレイ５１
のエントリを読出し、これをその絶対アドレスの下位Ｕ
ビットとともにアドレス信号１０として出力する（Ｓ６
１）。そこでアドレス信号１０で指令される主記憶装置
８０のアドレスに、当該ブロックのデータが書き戻され
る（Ｓ５５）。ステップ５２でチェンジビットアレイ２
２のエントリが“０”の場合には当該ブロックの内容は
変化していないので、書き戻しのためのステップＳ５２
〜Ｓ５５およびＳ６１は省略される。

次に、アドレスレジスタ１に収納された絶対アドレスの
上位（Ｎ−Ｕ）ビットが再配置領域レジスタ５６の内容
と等しく、その絶対アドレスが境界レジスタ５７より小
さいか否かを調べる（Ｓ５６）。このステップは前記ス
テップＳ５３に対応する。結果が肯であれば、物理アド
レスレジスタ５２の内容が前記絶対アドレスの下位Ｕビ
ットとともにアドレス信号１０として出力され（Ｓ５
７）、否であれば、前記絶対アドレスに対応するアドレ
スアレイ５１のエントリが読出され、その絶対アドレス
の下位Ｕビットとともにアドレス信号１０として出力さ
れる。そこで、アドレス信号１０で指定された主記憶装
置８０上のブロックがリードデータ信号９として読みだ
される（Ｓ５８）。このリードデータ信号９のデータは
データアレイの選択されたエントリに書き込まれ（Ｓ５
９）、チェンジビットアレイ２２の選択されたエントリ
にチェンジビット信号３７の値が格納される（Ｓ６
０）。以上でブロック取り込み処理が完了する。

次に、本実施例における主記憶分割単位の再配置動作を
説明する。主記憶分割単位の再配置動作は、階層化記憶
システムを利用する処理装置が以下の処理１）から７）
までを順に実行することによって行なわれる。そのフロ
ーチャートを第５Ｂ図に示す。

この再配置処理は、再配置リクエストによるブロック単
位の再配置を繰り返して、複数のブロックからなる主記
憶分割単位の再配置を行うものである。

１） 再配置しようとする主記憶分割単位の絶対アドレ
スの上位（Ｎ−Ｕ）ビットを、再配置領域レジスタ５６
に設定する。

２） 上記主記憶分解単位を新たに配置しようとする物
理アドレスの上位（Ｎ−Ｕ）ビットを、物理アドレスレ
ジスタ５２に設定する。

３） 再配置しようとする主記憶分割単位の先頭の絶対
アドレスを、境界アドレスレジスタ５７に設定する。

４） バリッドビット５５を“１”とする。（以上、Ｓ
７１） ５） 以下の再配置リクエスト動作を（２の（Ｕ−Ｂ）
乗）回繰り返す（Ｓ７２〜Ｓ７７、Ｓ８１）。

境界アドレスレジスタに保持されたものと等しい絶対ア
ドレスをアドレスレジスタ１に設定し、ストアフラグ２
を“０”に設定し、再配置フラグ３を“１”に設定し、
階層化記憶システムを起動する。

６） ライト信号１１を“１”とする（Ｓ７８）。これ
に応じて、アドレスレジスタ１で指定されたエントリに
物理アドレスレジスタ５２の内容が書き込まれる（Ｓ７
９）。

７） バリッドビットを“０”とする（Ｓ８０）。上記
処理のうち１）から４）までの処理は再配置に使用する
レジスタの初期化である。処理５）は、再配置領域レジ
スタ５６で指定される主記憶分割単位を構成するブロッ
クに対して、第１の実施例で説明した再配置処理を繰り
返し、その主記憶分割単位内の全てのブロックを、物理
アドレスレジスタ５２で指定される物理アドレスに再配
置する。各々のブロックの再配置処理で、ストアインキ
ャッシュメモリ２０は第１の実施例で説明した再配置リ
クエストの処理と同じ動作を行うが、再配置信号７はア
ドレスアレイ５１のエントリを書き換える代わりに境界
アドレスレジスタ５７の内容を増加させる。しかし、そ
の効果は第１の実施例と同じである。

処理６）は、物理アドレスレジスタ５２の内容を、アド
レス信号６で指定されるアドレスアレイ５１のエントリ
に書き込み、処理５）で達成された再配置をアドレスア
レイ５１に反映する。この処理によりアドレスアレイ５
１と物理アドレスレジスタの内容が一致したので、バリ
ッドビット５５を“０”にすることができる。

処理７）はアドレス変換装置５０に含まれる再配置用の
レジスタ群を解放し、別の主記憶分割単位の再配置が行
えるようにする。

なお、第１の実施例では主記憶分割単位の大きさがキャ
ッシュのブロックの大きさと同じである場合を説明した
が、本発明はこの場合に限定されるものではなく、第２
の実施例のように主記憶分割単位の大きさがブロックの
大きさの整数倍でストアインキャッシュメモリの容量よ
り小さいという条件を満たせば、適用可能である。

また、第１及び第２実施例ではアドレス割当情報が物理
アドレスの上位ビットそのものである場合を説明した
が、主記憶分割単位内の絶対アドレスと主記憶装置の物
理アドレスを１対１に対応させる情報であればよい。例
えば、主記憶分割単位が主記憶装置上でインターリーブ
している場合に、インターリーブパターンを指定する情
報を含んでいてもよい。

第１及び第２実施例では主記憶分割単位の大きさが一定
である場合を説明したが、一定していない場合でも、本
発明の適用は可能である。

また、第２の実施例では主記憶分割単位内のブロックを
キャッシュメモリに格納する順番が、アドレスの昇順で
ある場合を説明したが、これと異なる順番であっても、
比較器５９及び境界アドレス加算器６０がその順番に対
応したものであれば、アドレスの昇順である必要はな
い。

同じく第２の実施例ではバリッドビットを設けたが、再
配置領域レジスタ５６と境界レジスタ５７を“０”とす
れば、バリッドビット＝０と同じ効果をもつので必須の
要素ではない。

以上、本発明を２つの実施例にもとづき具体的に説明し
たが、本発明は前記実施例に限定されるものではなく、
その要旨を逸脱しない範囲において種々変更が可能であ
ることは言うまでもない。

［発明の効果］ 本発明によれば、記憶装置に格納された情報の再配置を
実行中であっても、キャッシュメモリに格納された情報
を用いることにより、再配置中の領域に対する読み書き
が可能であるので、走行中のプログラムの動作を再配置
のために停止させる必要がなく、システム稼働中に記憶
装置の再配置を行うことができる。

【図面の簡単な説明】

第１図は第１の実施例の階層化記憶システムのブロック
図、第２図は第２の実施例の階層化記憶システムのブロ
ック図、第３Ａ図は第１の実施例における絶対アドレス
空間と主記憶装置の物理アドレス空間の対応関係を示す
説明図、第３Ｂ図は第２の実施例における絶対アドレス
空間と主記憶装置の物理アドレス空間の対応関係を示す
説明図、第４Ａ図〜第４Ｄ図は第１の実施例の各処理の
フローチャート、第５Ａ図および第５Ｂ図は第２の実施
例の各処理のフローチャートである。 ２０……ストアインキャッシュメモリ、２１……制御回
路、２２……チェンジビットアレイ、２３……データア
レイ、２４，２５，３４……セレクタ、５０……アドレ
ス変換装置、５１……アドレスアレイ、５２……物理ア
ドレスレジスタ、５５……バリッドビット、５６……再
配置領域レジスタ、５７……境界アドレスレジスタ、５
８，５９……比較器、６０……境界アドレス加算器、８
０……主記憶装置。

フロントページの続き (72)発明者 金子 誠司 神奈川県川崎市麻生区王禅寺1099 株式会 社日立製作所システム開発研究所内

Claims (6)

【特許請求の範囲】
1. 【請求項１】物理アドレスが付与された記憶装置と、絶
   対アドレスで管理され前記記憶装置の一部の写しを保持
   するキャッシュメモリと、前記絶対アドレスを物理アド
   レスに対応付けるアドレス変換手段とを有する記憶シス
   テムにおいて前記物理アドレスが付与された記憶装置を
   再配置する記憶再配置方法であって、 再配置の対象となる絶対アドレス領域に対応する前記記
   憶装置の物理アドレス領域の内容を前記キャッシュメモ
   リに取り込んだ後、当該絶対アドレス領域を新たな物理
   アドレス領域に対応付けるよう前記アドレス変換手段の
   対応付けを変更し、その後、前記キャッシュメモリに取
   り込まれた内容を、当該内容の更新の有無にかかわら
   ず、前記アドレス変換手段によって前記特定の絶対アド
   レスに新たに対応付けられた物理アドレス領域に書き戻
   すことを特徴とする記憶再配置方法。
2. 【請求項２】記憶装置の内容の写しを保持するストアイ
   ン方式のキャッシュメモリと、絶対アドレスを物理アド
   レスに対応付けるアドレス変換手段とを利用した記憶装
   置の記憶再配置方法であって、 再配置元の記憶装置の内容を前記キャッシュメモリに取
   り込んだ後、当該キャッシュメモリのブロックの内容が
   記憶装置の内容と異なることを示す情報を保持するとと
   もに、当該再配置元の記憶装置の物理アドレスに対応す
   る絶対アドレスが再配置先の記憶装置の物理アドレスに
   対応付けられるように前記アドレス変換手段のアドレス
   対応付けを変更することを特徴とする記憶再配置方法。
3. 【請求項３】記憶装置の内容の写しを保持するストアイ
   ン方式のキャッシュメモリと、絶対アドレスを物理アド
   レスに対応付けるアドレス変換手段とを利用して記憶装
   置の再配置をシステム稼働中に行う記憶再配置方法であ
   って、 上位装置からの再配置のリクエストに応じて、再配置元
   の記憶情報を前記キャッシュメモリへ取り込み、該取り
   込んだ記憶情報の書き戻し先を再配置先に変更するよう
   前記アドレス変換手段のアドレス対応付けを変更するこ
   とを特徴とする記憶再配置方法。
4. 【請求項４】記憶装置と、該記憶装置の内容の写しを複
   数のブロックに保持するストアイン方式のキャッシュメ
   モリと、絶対アドレスを物理アドレスに対応付けるアド
   レス変換手段とを備えた階層化記憶システムにおいて、 前記記憶装置に対するリクエストとして、フェッチリク
   エストおよびストアリクエストに加え、再配置リクエス
   トを用意し、該再配置リクエストに対しては、再配置元
   の記憶情報を前記キャッシュメモリの１ブロックに取り
   込むとともに該ブロックのチェンジビットを“変更”状
   態とする手段と、該取り込んだ記憶情報の書き戻し先を
   再配置先に変更するよう前記アドレス変換手段のアドレ
   ス対応付けを変更する手段とを設けたことを特徴とする
   階層化記憶システム。
5. 【請求項５】記憶装置と、予め定められた記憶分割単位
   に絶対アドレスと物理アドレスとを対応付けるアドレス
   変換手段と、複数のブロックで構成され前記記憶装置に
   格納されている情報の一部を蓄えるデータアレイおよび
   該データアレイの各ブロックに格納されている情報が前
   記記憶装置の対応する部分の情報と異なっていることを
   示すチェンジビットを格納するチェンジビットアレイを
   含むストアイン方式のキャッシュメモリとを備えた階層
   化記憶システムにおいて、 再配置の指示に基づき、指示された絶対アドレスに対応
   する物理アドレスで指定される記憶装置の領域の情報を
   前記記憶装置から読みだして前記キャッシュメモリの１
   ブロックに格納するとともに、当該ブロックに対応する
   チェンジビットアレイの内容を、記憶装置と内容が異な
   ることを示す状態とする手段と、 前記指示された絶対アドレスが再配置先の物理アドレス
   に対応付けられるよう前記アドレス変換手段を制御する
   手段と を設けたことを特徴とする階層化記憶システム。
6. 【請求項６】記憶装置と、予め定められた記憶分割単位
   に絶対アドレスを物理アドレス情報に対応付けるアドレ
   ス変換テーブルと、複数のブロックで構成され前記記憶
   装置に格納されている情報の一部を蓄えるデータアレイ
   および該データアレイの各ブロック対応にチェンジビッ
   トを格納するチェンジビットアレイを含むストアイン方
   式のキャッシュメモリとを備え、前記記憶単位が前記キ
   ャッシュメモリのブロックより大である階層化記憶シス
   テムにおいて、 再配置先の物理アドレス情報を保持する第１のアドレス
   保持手段と、 再配置の対象となる記憶分割単位の絶対アドレス情報を
   保持する第２のアドレス保持手段と、 再配置前ブロックと再配置済ブロックの境界の絶対アド
   レスを保持する第３のアドレス保持手段と、 １ブロックの再配置ごとに前記第３のアドレス保持手段
   のアドレスを１ブロック分更新する境界アドレス更新手
   段と、 アクセスする絶対アドレスが前記再配置の対象となる記
   憶分割単位に属するか否かを判定する第１の判定手段
   と、 アクセスする絶対アドレスと前記境界の絶対アドレスと
   の大小関係を判定する第２の判定手段と、 前記第１および第２の判定手段の判定結果に応じて前記
   アドレス変換テーブルまたは前記第１のアドレス保持手
   段の物理アドレス情報を選択して前記記憶装置に与える
   選択手段と、 記憶分割単位内の全ブロックの再配置後に、前記第１の
   アドレス保持手段の内容を前記アドレス変換テーブルの
   対応する部分に書き込む書き込み手段と を設けたことを特徴とする階層化記憶システム。