JPS60221855A - リプレース制御装置 - Google Patents
リプレース制御装置Info
- Publication number
- JPS60221855A JPS60221855A JP60054448A JP5444885A JPS60221855A JP S60221855 A JPS60221855 A JP S60221855A JP 60054448 A JP60054448 A JP 60054448A JP 5444885 A JP5444885 A JP 5444885A JP S60221855 A JPS60221855 A JP S60221855A
- Authority
- JP
- Japan
- Prior art keywords
- replacement control
- memory
- control bit
- buffer memory
- buffer
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F12/00—Accessing, addressing or allocating within memory systems or architectures
- G06F12/02—Addressing or allocation; Relocation
- G06F12/08—Addressing or allocation; Relocation in hierarchically structured memory systems, e.g. virtual memory systems
- G06F12/12—Replacement control
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Memory System Of A Hierarchy Structure (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明はリプレース制御装置に関し、特にバックアメモ
リの書替え時に、どのバッファメモリを選択して書替え
を行うかを判定するリプレース制御装置の改良に関する
ものである。
リの書替え時に、どのバッファメモリを選択して書替え
を行うかを判定するリプレース制御装置の改良に関する
ものである。
バックアメモリとしては、主記憶装置の必要なデータの
写しを保持している高速バッファ記憶装置や、主記憶装
置のアドレス変換テーブルの写しを保持しているアドレ
ス変換バッファ等があるが、これらのリプレース袖制御
装置は基本的に同一であるので、第１図にセットアソシ
アテイフ方式で２０−のアドレス変換バッファの従来の
一般的構成例を示す。図において、２及び６がアドレス
変換用バックアメモリで、各工。
写しを保持している高速バッファ記憶装置や、主記憶装
置のアドレス変換テーブルの写しを保持しているアドレ
ス変換バッファ等があるが、これらのリプレース袖制御
装置は基本的に同一であるので、第１図にセットアソシ
アテイフ方式で２０−のアドレス変換バッファの従来の
一般的構成例を示す。図において、２及び６がアドレス
変換用バックアメモリで、各工。
ントリには論理アドレスと実アドレスの対が複。
数組それぞれ格納されている。メモリ、アクセ。
スを要求した論理アドレスは論理アドレスレジスタ１に
セットされ、その内の数ビット（バッファメモリの段数
が２°のときｎビット）をアドレスとしてバックアメモ
リ２（０ロー側）、６（１０−側）がアクセスされる。
セットされ、その内の数ビット（バッファメモリの段数
が２°のときｎビット）をアドレスとしてバックアメモ
リ２（０ロー側）、６（１０−側）がアクセスされる。
バッファメモ。
す２，３の該当ローから読み出された論理アドレス部６
は、それぞれ比較回路８で論理アドレスレジスタ１のメ
モリ、アクセスを要求した論理アドレスと比較され、一
致するものがあると、その論理アドレス部６と対の実ア
ドレス部７が実アドレスレジスタ９に格納され、該実ア
ドレスレジスタ９の内容でメモリ、リファが行われる。
は、それぞれ比較回路８で論理アドレスレジスタ１のメ
モリ、アクセスを要求した論理アドレスと比較され、一
致するものがあると、その論理アドレス部６と対の実ア
ドレス部７が実アドレスレジスタ９に格納され、該実ア
ドレスレジスタ９の内容でメモリ、リファが行われる。
一方、一致するものがない場合は、周知のように、メイ
ンメモリのアドレス変換テーブル・を用いて実アドレス
を算出し、その実アドレスが論理アドレスとともにバッ
ファメモリ２あるいは乙の該当ローに書込まれる。この
時、どちらの組のバッファメモリを書替えるかは、シス
テムの性能向上のうえから最も使用頻度の少な、１いア
ドレス対が格納されている方を書替えるようにすればよ
いが、通常は最後に使用された時点が最も古いアドレス
対が格納されている組のバッファメモリを書替えるＬＲ
Ｕ方式が使用されている。
ンメモリのアドレス変換テーブル・を用いて実アドレス
を算出し、その実アドレスが論理アドレスとともにバッ
ファメモリ２あるいは乙の該当ローに書込まれる。この
時、どちらの組のバッファメモリを書替えるかは、シス
テムの性能向上のうえから最も使用頻度の少な、１いア
ドレス対が格納されている方を書替えるようにすればよ
いが、通常は最後に使用された時点が最も古いアドレス
対が格納されている組のバッファメモリを書替えるＬＲ
Ｕ方式が使用されている。
第１図において、４がバッファメモリ選択用１／） Ｉ
Ｊプレース制御ビット１２を格納する専用のメモリであ
り、そのリプレース制御ビット１２が０“ならばバッフ
ァメモリ２が、“１”ならばバックアメモリ６が選択さ
れる。即ち、バッファメモリ２あるいは６が使用される
都度、つまりメモリアクセスが行われる都度、例えばバ
ッファメモリ２が使用されたときは該当ローのリプレー
ス制御ピット１２が“１”Ｋ、バッファメモリ３が使用
されたときは該リプレース制御ビット１２が“０“にな
るようにし、バッファメモリの書替えが必要になった時
、該リプレース制御ビット１２で指定されるバッファメ
モリ（“０″ならばバッファ２１ “１＆′ならばバッ
ファ３ ’） 全書替よるのである。なお、メモリ４内
のリプレース制御ビットを“０“から“１“あるいは“
１“から“０“へ反転させる論理は、バッファメモリ２
および３をアクセスする時、メモリ４の該当ローを同時
にアクセスし、そのリプレース制御ビットをリプレース
制御ピット書替え用ラッチ１１に読出し、それを反転回
路１０で反転させて該当ローに１・込むことで達成する
。
Ｊプレース制御ビット１２を格納する専用のメモリであ
り、そのリプレース制御ビット１２が０“ならばバッフ
ァメモリ２が、“１”ならばバックアメモリ６が選択さ
れる。即ち、バッファメモリ２あるいは６が使用される
都度、つまりメモリアクセスが行われる都度、例えばバ
ッファメモリ２が使用されたときは該当ローのリプレー
ス制御ピット１２が“１”Ｋ、バッファメモリ３が使用
されたときは該リプレース制御ビット１２が“０“にな
るようにし、バッファメモリの書替えが必要になった時
、該リプレース制御ビット１２で指定されるバッファメ
モリ（“０″ならばバッファ２１ “１＆′ならばバッ
ファ３ ’） 全書替よるのである。なお、メモリ４内
のリプレース制御ビットを“０“から“１“あるいは“
１“から“０“へ反転させる論理は、バッファメモリ２
および３をアクセスする時、メモリ４の該当ローを同時
にアクセスし、そのリプレース制御ビットをリプレース
制御ピット書替え用ラッチ１１に読出し、それを反転回
路１０で反転させて該当ローに１・込むことで達成する
。
上記従来においては、バックアメモリのリプレース制御
にリプレース制御ピット専用のメモリを設けなければな
らないこと、特に市販のＬＧメモリが複数ピット単位に
書替えるもの（例えば２５６ワード×４ビツトのＡＣメ
モリを使用すれば４ビット単位の書替えとなる）が多く
なりつつある現状においては、リプレース制御ピット専
用のＬＧメモリを設けた場合には１ｒｃｔメモリに余剰
ビットがでる。また、バッファメモリそのものにも余剰
ピットができる傾向にあるだめメモリの使用効率が悪く
なる欠点があった。
にリプレース制御ピット専用のメモリを設けなければな
らないこと、特に市販のＬＧメモリが複数ピット単位に
書替えるもの（例えば２５６ワード×４ビツトのＡＣメ
モリを使用すれば４ビット単位の書替えとなる）が多く
なりつつある現状においては、リプレース制御ピット専
用のＬＧメモリを設けた場合には１ｒｃｔメモリに余剰
ビットがでる。また、バッファメモリそのものにも余剰
ピットができる傾向にあるだめメモリの使用効率が悪く
なる欠点があった。
この発明の目的とするところは上記のごとき従来の問題
点を除去するものであり、リプレース制御ピット専用の
メモリを不要にし、寸た複数ピット書替え可能なｉｃメ
モリを用いてバックアメモリを構成した場合にてきうる
余剰ビットを使用してリプレース制御ビットを構成する
ことのできるリプレース制御装置を提供することにある
。
点を除去するものであり、リプレース制御ピット専用の
メモリを不要にし、寸た複数ピット書替え可能なｉｃメ
モリを用いてバックアメモリを構成した場合にてきうる
余剰ビットを使用してリプレース制御ビットを構成する
ことのできるリプレース制御装置を提供することにある
。
この発明の特徴はバッファメモリのそれぞれのエントリ
にリプレース制御ビットを設け、実際に使用される側の
バッファメモリのリプレース制御ビットのみを書替える
ようにするものである。
にリプレース制御ビットを設け、実際に使用される側の
バッファメモリのリプレース制御ビットのみを書替える
ようにするものである。
第２図は本発明の一実施例を示したものである。図にお
いて１６がバッファメモリ２（０ロー側）および３（１
０−側）に含ませたリプレース制御ピット領域であり、
また、５は両バッファメモリのそれぞれのリプレース制
御ビットを保持するレジスタであり、１０は比較回路８
の比較結果とレジスタ５の内容によってリプレース制御
ビットを更新するための制御回路である。
いて１６がバッファメモリ２（０ロー側）および３（１
０−側）に含ませたリプレース制御ピット領域であり、
また、５は両バッファメモリのそれぞれのリプレース制
御ビットを保持するレジスタであり、１０は比較回路８
の比較結果とレジスタ５の内容によってリプレース制御
ビットを更新するための制御回路である。
その他の構成は第１図の場合と同じである。
第１図で述べたように、論理アドレスレジスタ１の内の
数ビットをアドレスとしてバッファメモリ２，６がアク
セスされ、これらバックアメモリから読出された論理ア
ドレス部６がそれぞれ比較回路８でメモリアクセスを要
求した論理アドレスレジスタ１の論理アドレスと比較が
とられ、一致したら、その論理アドレス部６と対の実ア
ドレス部７が実アドレスレジスタ９にセットされるが、
この際、アドレス付けされたバッフアメ化すから各ロー
のリプレース制御ビツト１２も読出されてレジスタ５に
セットされる。
数ビットをアドレスとしてバッファメモリ２，６がアク
セスされ、これらバックアメモリから読出された論理ア
ドレス部６がそれぞれ比較回路８でメモリアクセスを要
求した論理アドレスレジスタ１の論理アドレスと比較が
とられ、一致したら、その論理アドレス部６と対の実ア
ドレス部７が実アドレスレジスタ９にセットされるが、
この際、アドレス付けされたバッフアメ化すから各ロー
のリプレース制御ビツト１２も読出されてレジスタ５に
セットされる。
このセットされた内容と比較回路８の結果により制御回
路１０は一致のとれたローのリプレース制御ビットを更
新して該当バッファメモリのリプレース制御ビット領域
１６に格納する。
路１０は一致のとれたローのリプレース制御ビットを更
新して該当バッファメモリのリプレース制御ビット領域
１６に格納する。
第６図は各ローのリプレース制御ビットの状態と書替え
が必要になった場合に書替えるローとの関係を示したも
のであり、制御回路１０は一致したローのリプレース制
御ビットを更新する際に、一致しなかったローを書替え
の対象になるように更新すればよい。
が必要になった場合に書替えるローとの関係を示したも
のであり、制御回路１０は一致したローのリプレース制
御ビットを更新する際に、一致しなかったローを書替え
の対象になるように更新すればよい。
この更新方法を説明したのが第４図で、バッファメモリ
のアクセス時、リプレース制御ピントと比較回路８の結
果でリプレース制御ビットがいかに更新されるかを示し
たものである。例えば、アクセス前のリプレース制御ビ
ットが、０ロー側と１０−側がそれぞれ“００“である
時（第６図より書替え時に選択されるローは０ロー）バ
ックアメモリの０ロー側で一致がとれたとすると、制御
回路１０は更新すべきリプレース制御ビットを１に作成
し、この値を一致のとれたＯロー側のリプレース制御ビ
ット領域に格納する。
のアクセス時、リプレース制御ピントと比較回路８の結
果でリプレース制御ビットがいかに更新されるかを示し
たものである。例えば、アクセス前のリプレース制御ビ
ットが、０ロー側と１０−側がそれぞれ“００“である
時（第６図より書替え時に選択されるローは０ロー）バ
ックアメモリの０ロー側で一致がとれたとすると、制御
回路１０は更新すべきリプレース制御ビットを１に作成
し、この値を一致のとれたＯロー側のリプレース制御ビ
ット領域に格納する。
この結果、アクセス後のリプレース制御ビットは０ロー
側と１０−側がそれぞれ“１０“となり。
側と１０−側がそれぞれ“１０“となり。
アクセス前に書替え時に選択されるローが０ローであっ
たのがアクセス後には１０−となる。
たのがアクセス後には１０−となる。
つまり最後に使用された時点が最も古いバッファメモリ
が、書替え時の対象ロー（上述の例では１０−）になっ
ている。
が、書替え時の対象ロー（上述の例では１０−）になっ
ている。
第５図は第４図を基にしてリプレース制御ビットがバッ
ファメモリのアクセスに対していかに遷移するかを示し
たもので、カッコ内の文字はアクセス時に一致したロー
を示している。例えば、０ロー側と１０−側のリプレー
ス制御ビットがそれぞれ“００“であるとき０ローで一
致がとれると、１０“へ遷移することを示している。リ
プレース制御レジスタ５の内容と比較回路８の比較結果
によってリプレース制御ビットを更新する制御回路１０
は、第５図のようにリプレース制御ビットを遷移させる
ため、従来のＬＲＵ方式とまったく同一のリプレース制
御ができる。
ファメモリのアクセスに対していかに遷移するかを示し
たもので、カッコ内の文字はアクセス時に一致したロー
を示している。例えば、０ロー側と１０−側のリプレー
ス制御ビットがそれぞれ“００“であるとき０ローで一
致がとれると、１０“へ遷移することを示している。リ
プレース制御レジスタ５の内容と比較回路８の比較結果
によってリプレース制御ビットを更新する制御回路１０
は、第５図のようにリプレース制御ビットを遷移させる
ため、従来のＬＲＵ方式とまったく同一のリプレース制
御ができる。
以上述べたごとき構成であるから本発明にあっては、リ
プレース制御ビットをバッファメモリ内に含ませるよう
にしたため、リプレース制御ビット専用のメモリが不要
となり、さらに。
プレース制御ビットをバッファメモリ内に含ませるよう
にしたため、リプレース制御ビット専用のメモリが不要
となり、さらに。
複数ビット書替え可能なメモリをバックアメモリに使用
した場合にその余剰ビットを使用してリプレース制御ビ
ットを構成することができるので、メモリが節約できる
などの効果を有するものである。
した場合にその余剰ビットを使用してリプレース制御ビ
ットを構成することができるので、メモリが節約できる
などの効果を有するものである。
第１図はアドレス変換バッファの従来の一般的構成図、
第２図は本発明のリプレース制御装置の一実施例の構成
図、第６図は第２図のリプレース制御ビットと書替え時
に選択されるローとの関係の説明図、第４図は第２図の
バッファメモリアクセス時のリプレース制御ビットの更
新説明図、第５図は第２図のバックアメモリアクセスに
対するリプレース制御ビットの遷移の説明図である。 １・論理アドレスレジスタ ２．３ ・・バッファメモリ ５・・・リプレース制御ビットレジスタ６・・・論理ア
ドレス部 ７・・・実アドレス部 ８・・・比較回路 ９・・実アドレスレジスタ １０・・−制御回路 １２・・・リプレース制御ビット。 牙 ｆ 図 才 ２ｆＩ 才 ３ 図 才 ４．肥
第２図は本発明のリプレース制御装置の一実施例の構成
図、第６図は第２図のリプレース制御ビットと書替え時
に選択されるローとの関係の説明図、第４図は第２図の
バッファメモリアクセス時のリプレース制御ビットの更
新説明図、第５図は第２図のバックアメモリアクセスに
対するリプレース制御ビットの遷移の説明図である。 １・論理アドレスレジスタ ２．３ ・・バッファメモリ ５・・・リプレース制御ビットレジスタ６・・・論理ア
ドレス部 ７・・・実アドレス部 ８・・・比較回路 ９・・実アドレスレジスタ １０・・−制御回路 １２・・・リプレース制御ビット。 牙 ｆ 図 才 ２ｆＩ 才 ３ 図 才 ４．肥
Claims (1)
- 【特許請求の範囲】 １、 主記憶装置の写しを保持するバッファメモリにお
いて、複数ロー間のリプレース制御ビットをバッファメ
モリ内のそれぞれのエントリに設け、各バッファメモリ
に主記憶装置の写しが、存在するか否かを判定する手段
により得られる一致したローを示す情報と、上記リプレ
ー。 ス制御ビットとで、一致のとれたローのリプレース制御
ビットの更新を制御し、バッファメモリの書替えが必要
になった時、上記リプレース制御ビットの状態により書
替えるべきバッファメモリを判定するように構成してな
ることを特徴とするリプレース制御装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60054448A JPS60221855A (ja) | 1985-03-20 | 1985-03-20 | リプレース制御装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60054448A JPS60221855A (ja) | 1985-03-20 | 1985-03-20 | リプレース制御装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS60221855A true JPS60221855A (ja) | 1985-11-06 |
Family
ID=12970979
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60054448A Pending JPS60221855A (ja) | 1985-03-20 | 1985-03-20 | リプレース制御装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60221855A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0287334A2 (en) * | 1987-04-13 | 1988-10-19 | Prime Computer, Inc. | High availability cache memory |
| US5019971A (en) * | 1987-04-13 | 1991-05-28 | Prime Computer, Inc. | High availability cache organization |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5693167A (en) * | 1979-12-26 | 1981-07-28 | Fujitsu Ltd | Memory replacement control system |
-
1985
- 1985-03-20 JP JP60054448A patent/JPS60221855A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5693167A (en) * | 1979-12-26 | 1981-07-28 | Fujitsu Ltd | Memory replacement control system |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0287334A2 (en) * | 1987-04-13 | 1988-10-19 | Prime Computer, Inc. | High availability cache memory |
| US5019971A (en) * | 1987-04-13 | 1991-05-28 | Prime Computer, Inc. | High availability cache organization |
| AU625161B2 (en) * | 1987-04-13 | 1992-07-02 | Computervision Corporation | High availability cache organization |
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