JPH0415495B2 - - Google Patents

Description

【発明の詳細な説明】 〔発明の利用分野〕 本発明は、DMA転送が行われる場合であつて
も、スループツトが低下されないキヤツシユメモ
リ制御方法に関するものである。

〔発明の背景〕

論理アドレスを物理アドレスに変換したのちに
キヤツシユメモリにアクセスする方式の計算機で
は、処理装置、DMA機器各々がキヤツシユメモ
リをアクセスする際での制御方法は同一であるの
が普通となつている。したがつて、比較的多量の
DMA転送を行つた場合、セツトアソシアテイブ
方式でセツト数が多く、しかもキヤツシユメモリ
の容量そのものが大きい大形の計算機では、４〜
16kバイトのDMA転送によつてキヤツシユメモ
リにはDMA転送以前のデータが存在しているこ
とから、スループツトに対して大きな影響は生じ
ないようになつている。しかしながら、小形の計
算機ではキヤツシユメモリの容量が小さいため、
DMA転送以前のデータの多くは放逐されてしま
い、DMA転送以後のキヤツシユヒツト率が低下
する結果、スループツトが減少することになると
いうものである。

一方、処理装置からのアクセスについてはこれ
までに特開昭58−199483号公報に開示されたもの
が知られている。命令にプリフイクスを設け、キ
ヤツシユメモリ中のデータを追い出したくない場
合はそのプリフイクスで指定するようにしたもの
である。しかしながら、これによる場合は、全く
キヤツシユメモリはアクセスされることはなく主
メモリに対してのみアクセスが行われるだけであ
るから、先読みの効果が生まれないことになる。

このようにその得失は別にして処理装置からの
アクセスについては考慮されているが、DAM機
器と主メモリとの間でDMA転送が行われた後で
のスループツト低下についてはこれまで何等考慮
されていないのが現状である。

〔発明の目的〕

本発明の目的は、DMA転送が行われた後でも
スループツトが低下されないキヤツシユメモリ制
御方法を提供するにある。

〔発明の概要〕

この目的のため本発明は、セツトアソシアテイ
ブ方式のキヤツシユメモリ制御方法が採られる場
合に、DMA転送が行われる場合には、キヤツシ
ユミス時にデータを置換するメモリブロツクを選
択するためのフラグを変更しないようにしたもの
である。

セツトアソシアテイブ方式ではアドレスの特定
の一部が等しいデータは複数個キヤツシユメモリ
内に存在し、これら複数の格納場所に対してはア
ドレスの特定の一部が等しいデータは順次別の格
納場所に分散して格納されていくが、DMA転送
が行われる場合には、アドレスの特定の一部が等
しいときは格納場所を局所化しようというもので
ある。このようにすれば、DMA転送によるキヤ
ツシユメモリ内でのデータの書換は一部分に止ま
り、しかもキヤツシユの動作を行うためにデータ
の先読みの効果を生じ、二重の意味でスループツ
トの低下は抑止されるものである。

〔発明の実施例〕

以下、本発明を第１図から第７図により説明す
る。

先ず本発明に係る処理システムとその一部を構
成するメモリ制御装置、更にはそのメモリ制御装
置の一部を構成するキヤツシユメモリの構成につ
いて説明する。

第２図はその処理システムの一例での概要を示
したものである。図示の如く本例では基本処理装
置１０００およびDMA機器の例としてのフアイ
ル制御装置５０００はともにメモリ制御装置２０
００を介し主メモリ３０００，４０００にアクセ
ス可となつている。フアイル制御装置５０００に
収容されているデイスク装置６０００はフアイル
を実体として実現するためのものである。メモリ
制御装置２０００と基本処理装置１０００、主メ
モリ３０００，４０００、フアイル制御装置５０
００各々とはアドレス信号線１０，２０，３０、
データ信号線４０，５０，６０および制御信号線
７０，８０，９０によつて接続され、また、フア
イル制御装置５０００とデイスク装置６０００と
はデータ信号線１１０、フアンクシヨン信号線１
２０および状態信号線１３０によつて接続される
ものとなつている。この場合メモリ制御装置２０
００と主メモリ３０００，４０００との間、メモ
リ制御装置２０００とフアイル制御装置５０００
との間はそれぞれバス構造となつており、一般に
複数の主メモリおよびDMA機器がメモリ制御装
置２０００に収納可能となつている。本例では主
メモリが２つ、DMA機器が１つの例を示してい
るわけである。

第３図はメモリ制御装置の構成を示したもので
ある。メモリ制御装置２０００はアドレス変換を
行うアドレス変換回路２１００、キヤツシユメモ
リ２２００および全体を制御する制御回路２５０
０より主に構成され、内部アドレス信号バス２０
０、内部データ信号バス２１０、内部制御信号バ
ス２２０、更にはインターフエース回路２６０
０，２７００，２８００を介し基本処理装置１０
００、主メモリ３０００，４０００、フアイル制
御装置５０００に接続されるようになつている。

基本処理装置またはフアイル制御装置より主メ
モリへのアクセスがあつた場合、メモリ制御装置
は常にキヤツシユメモリを参照し、参照結果に応
じて必要な制御を行うようになつている。即ち、
キヤツシユメモリ内にアクセスに係るアドレス対
応のデータが存在する場合に、アクセスがライト
である場合にはキヤツシユメモリ内のそのデータ
を新たなものに書き換えるとともに、主メモリに
おけるそのアドレスに新たなデータを書き込むよ
うにするものである。アクセスに係るアドレス対
応のデータが存在しない場合は、主メモリに対し
てのみ新たなデータの書き込みが行われるわけで
ある。一方、リードアクセスのときは、アクセス
に係るアドレス対応のデータがキヤツシユメモリ
内に存在する場合には、そのデータをキヤツシユ
メモリより読み出すだけであり、主メモリに対し
てはリードアクセスは実行されないようになつて
いる。キヤツシユメモリ内に存在しない場合は、
主メモリよりデータを読み出したうえキヤシユメ
モリにそのデータを書き込むようにするものであ
る。キヤツシユメモリのこのように使用方法はス
トアスルー方式と称されているが、本発明はこの
方式に限定されることなくストアイン方式のキヤ
ツシユメモリにも適用可となつている。

第１図は第３図におけるキヤツシユメモリの一
例での構成を示したものである。これによると基
本処理装置からのアクセスアドレスはアドレス変
換回路２１００によつて物理アドレスに変換され
内部アドレス信号バス２００を介して、また、
DMA機器からのアクセスは物理アドレスで行わ
れるため直接内部アドレス信号バス２００を介し
アドレスレジスタ２２１０にラツチされるように
なつている。本例での物理アドレス全体が28ビツ
トとされ、そのうち上位15ビツトのアドレス部分
はPAU中位11ビツトのそれはPAM下位２ビツト
のそれはPALと称されている。また、デイレク
トリとしてのRAM２２２０，２２３０からは
PAMをアドレスとしてそのアドレス対応の内容
であるPAUが読み出されるが、必要に応じPAU
がデータとして書き込みされるものとなつてい
る。このデイレクトリはキヤツシユメモリにアド
レス部分〔PAU＋PAM〕対応のブロツクデータ
が記憶されている場合にそのPAMに対するPAU
を記憶するためのものである。即ち、デイレクト
リのアドレスPAMを指定した場合に、その内容
がアドレス部分PAUに等しいならば、キヤツシ
ユメモリには必要とするデータが含まれているわ
けである。本例ではセツト数２のセツトアソシア
テイブ方式としたためデイレクトリが２つ用意さ
れているが、これにより同一のPAMに対して２
つのPAUのデータがキヤツシユメモリ内に存在
し得ることから、ヒツト率の向上が図れることに
なる。

ところでPAMはまたＶビツト記憶RAM２２
９０，２３００にアドレスとして入力されるよう
になつている。Ｖビツトは、当該ブロツク対応の
データが有効か無効かを示すものであり、ビツト
状態が“１”である場合にはそのデータは有効で
あることを示している。キヤツシユメモリそのも
のとしてのデータメモリ２３３０，２３４０は高
速のRAMにより構成され、そのアドレスとして
はDAMとPALが連結されたものが与えられ８キ
ロワード記憶し得るものとなつている。なお本例
ではデータメモリのデータ幅と、基本処理装置ま
たはDMA機器からのアクセスのデータ幅が常に
等しい場合を想定している。しかしながら大形の
計算機では一般に上述の２つのデータ幅が異なる
が、このような場合にはアドレスレジスタ２２１
０のフイールドの構成が異なるだけであり特に不
具合を生じることはない。

ここで基本処理装置またはDMA機器より主メ
モリへのメモリアクセスがキヤツシユヒツトした
場合、即ち、アクセスに係るアドレス対応のデー
タがキヤツシユメモリに存在する場合での動作に
ついて説明すれば以下のようである。

即ち、主メモリへのメモリアクセスに際しては
物理アドレスにおけるPAMがデイレクトリとし
てのRAM２２２０，２２３０にアドレスとして
与えられ、そのアドレスの内容が比較器２２４
０，２２５０によりアドレスレジスタ２２１０か
らのPAUと比較されるようになつている。ここ
ではキヤツシユヒツトを想定していることから、
比較器２２４０，２２５０の何れか１つの出力が
真となるものである。また、これに並行してＶビ
ツトRAM２２９０，２３００にもアドレスとし
てRAMが与えられているが、そのビツトもキヤ
ツシユヒツトを想定していることから、比較一致
に係るデイレクトリと同じ側のＶビツトRAMの
出力が真となる。比較器の出力とＶビツトRAM
の出力はアンド回路２３１０，２３２０で論理積
されるが、比較一致に係る側の論理積出力によつ
てデータメモリ２３３０，２３４０の何れか一方
がイネーブル状態におかれるところとなるもので
ある。

基本処理装置またはDMA機器からの主メモリ
アクセスがリードの場合には、データメモリの出
力が出力データレジスタ２３６０を介し内部デー
タ信号バス２１０上に出力されるものである。ま
た、そのアクセスがライトの場合には、内部デー
タ信号バス２１０上のデータが入力データバツフ
ア２３５０を介しデータメモリに入力されたうえ
書き込みされるものである。この場合にはまた内
部データ信号バス２１０上のデータはインターフ
エース回路２７００を介し主メモリにも書き込ま
れるわけである。

ところで、リプレースデータ管理フラグとして
使用されている、RAM２２６０に記憶されてい
るLRUビツトは２セツトあるデータメモリの何
れがより以前に参照されたかを示すビツトであ
り、LRUビツトが“１”のときはRAM２２２０
側のデータがRAM２２３０側のデータより以前
にリードまたはライトされたことを示している。

なお、マルチプレクサ２２７０，２２８０は出
力データレジスタ２３６０へのデータとしてキヤ
ツシユのデータメモリの出力か、または入力デー
タレジスタ２３５０の出力か、何れか一方を選択
するためのものである。後者はライト時において
基本処理装置からのデータを主メモリに書き込む
場合に選択されるものとなつている。また、Ｖビ
ツトRAM２２９０，２３００は電源投入時に
RAM２２２０，２２３０内のデータを全て無効
化するために設けられたものである。

以上の動作は制御回路２３７０による制御下に
行われるが、制御回路２３７０はPLA（プログラ
マブルロジツクアレイ）２３７１およびラツチレ
ジスタ２３７２により構成されるものとなつてい
る。PLA２３７１には内部制御信号バス２２０
を介し外部から外部状態信号が入力される他、
LRUビツトRAM２２６０出力、ＶビツトRAM
２２９０，２３００出力、アンドゲート２３１
０，２３２０出力などが入力され、これらの状態
を組合せにより一意に定まる制御出力をラツチレ
ジスタ２３７２を介しキヤツシユメモリ２２００
内の各要素に出力するものとなつている。

第５図Ａ〜ＣはそのPLAによる制御の一例で
のフローを示したものである。

これによると処理１０においては比較器２２４
０，２２５０の出力結果が判定され、何れかが一
致の結果となつている場合にはデイレクトリには
アクセスに係るアドレスが存在していることか
ら、処理２０にてＶビツトが判定されるようにな
つている。この判定ではＶビツトRAM２２９
０，２３００のうち、アドレスが存在するデイレ
クトリと同じ側の出力が参照される。Ｖビツトが
“１”の場合にはキヤツシユヒツトを示している
わけである。但し、以上の判定は、アンドゲート
２３１０，２３２０の出力により行うことが可能
である。キヤツシユヒツトである場合には処理３
０でアクセスのモードが判定されるが、アクセス
がリードかライトかは内部制御信号バス２２０に
より与えられており、これによりリードである場
合には処理４０にてデータはデータメモリ２２０
０より読み出されるものである。データはデータ
メモリ２３３０，２３４０の何れかより読み出さ
れたうえ出力データレジスタ２３６０を介し内部
データ信号バス２１０上に出力されるものであ
る。また、アクセスがライトである場合には、処
理７０にて内部データ信号バス２１０より入力デ
ータレジスタ２３５０を介しデータを受け取りデ
ータメモリ２３３０，２３４０のうちヒツトした
方にそのデータを書き込むようにするものであ
る。このときのデータは更にマルチプレクサ２２
７０，２２８０の何れかを介し内部データ信号バ
ス２１０上に出力されたうえインターフエース回
路２７００を介し主メモリに書き込まれるわけで
ある。

さて、このようにしてキヤツシユのデータメモ
リに対するリード、またはライトが完了すると、
コントローラ２３７０は処理５０で前記のキヤツ
シユアクセスのアクセス元を内部制御信号バス２
２０からの内容により判断する。アクセス元が基
本処理装置の場合は処理８０が実行され、LPU
ビツトの状態と使用したセツトとの関係を調べら
れるようになつている。LRUビツトは“０”の
ときにはセツト１（RAM２２２０側）がセツト
２（RAM２２３０側）よりも最近に使用された
ことを示しており、処理８０に示す判定条件が真
の場合にはLRUビツトを設定し直す必要がなく
処理１１０へ進む。また使用したセツト番号と
LRUビツトの状態が各々逆の場合にも直ちに処
理１１０に進むものとなつている。しかし、前記
の処理８０，９０の条件が何れも偽の場合は何れ
かが真となるよう処理１００においてLRUビツ
トの状態が反転されるようになつている。この操
作によつて、次回以降のアクセスでキヤツシユミ
スした場合に、古くに使用したセツトのデータを
置き換え得るため、高いキヤツシユヒツト率が期
待し得るものである。処理１１０ではアクセス元
である基本処理装置に対し内部制御信号バス２２
０を介し応答が返されるものである。

一方、アクセス元がDMA機器の場合にはLRU
ビツトに対する操作は行われることなく処理６０
にて直ちにアクセス元であるDMA機器に応答が
返されるようになつている。

以上はキヤツシユヒツトした場合での処理であ
るが、処理１０における判定においてデイレクト
リ内に目的のアドレスが存在しなかつた場合に
は、処理１２０にてLRUビツトの状態が判定さ
れるようになつている。そのビツトが“１”の場
合はセツト１がより古くに使用されたのであるか
ら処理１３０でセツト１を選択し、また、LRU
ビツトが“０”の場合にはその逆に処理１８０に
てセツト２が選択されるものである。この後は処
理１４０，１９０にてアクセス元を判定するが、
アクセス元がDMA機器の場合にはLRUビツトに
対して無操作とする一方、アクセス元が基本処理
装置である場合には処理１５０，２００が行われ
るものである。以上のセツト選択、LRUビツト
操作が行われた後は処理１６０によつてアクセス
がリードかライトかが判定されるようになつてい
る。リードの場合にはキヤツシユミスであるか
ら、処理１７０によつて１ブロツク分のデータを
主メモリより内部データ信号バス２１０を介し読
み取つてデータメモリ２３３０，２３４０の何れ
かに格納し、そのうち必要なデータのみを出力デ
ータレジスタ２３６０を介し内部データ信号バス
２１０上にのせるようになつている。以後は処理
５０に進みアクセス元に従つたLRUビツトの操
作を行つた後、アクセス元に応答を返すようにな
つている。

またライトの場合には、内部データ信号バス２
１０上のデータを主メモリ中に書き込むが、以後
の処理はリードの場合と同様となつている。

更に処理２０にてＶビツトが“１”でない場合
は、処理１６０が実行されるようになつているも
のである。

本発明による制御方法は以上のようであるが、
一般的にDMA転送ではキヤツシユミスのケース
が多いと考えられるため、キヤツシユメモリ内の
データのリプレースが頻繁に生じるが、同一のセ
ツトのデータがリプレースされるため処理装置の
データは保存されることとなり、本発明による効
果が発揮されることになる。

第６図Ａ〜Ｄは本発明による制御方法の他の例
でのフローを示したものである。第５図Ａ〜Ｃに
示すものとは処理５０での判定においてアクセス
元がDMA機器である場合での処理のみが異なつ
ているだけである。したがつて、相違部分のみに
ついて説明すれば、第５図Ａ〜Ｃにおいては、
DMAアクセスの場合はLRUビツトの変更を行わ
ないようにし、DMAアクセスで使用するキヤツ
シユの領域の局所化が確率的に起こるのに対し、
第６図Ａ〜ＤにおいてはDMAアクセスの場合に
は通常のLRUビツト操作とは逆に操作すること
によつて、積極的に局所化を図るようになつてい
る。

即ち、処理３００において、今回参照したセツ
トの番号が１の時に、次回以降キヤツシユミスし
た場合に使用するセツトが再び１であるように、
LRUビツトが１と設定されている場合は処理６
０に進むようになつている。処理３１０では逆に
今回参照したセツトの番号が２の時にLRUビツ
トが０と設定されていれば処理６０に進むが、処
理３００，３１０の何れの条件も偽ならば、処理
３２０によつてLRUビツトが反転され、処理３
００，３１０での何れかの条件が真となるように
するものである。アクセス元であるDMA機器に
対しては処理６０にて応答を返すものである。

最後に本発明による効果についてセツト数が
２、各セツトに含まれるブロツクの数が４として
説明すれば、第７図Ａは従来の方式において８ブ
ロツク分のDMA転送が行われた場合に使用され
るブロツクの順番を模式的に示したものである。
DMA転送によるデータはキヤツシユメモリ内に
分散して記憶されるが、このためそれまで使用し
ていたプログラムやデータが放逐されてヒツト率
が下がり、その結果としてスループツトが低下す
ることになる。一方、本発明による場合は第７図
Ｂに示すようにブロツクが使用され、空白で示し
たセツト１のブロツク１、４およびセツト２のブ
ロツク２、３は元のプログラムやデータのままで
あり、ヒツト率の低下がその分抑制されることに
なる。

〔発明の効果〕

以上説明したように本発明による場合は、
DMA転送によつて使用されるキヤツシユメモリ
内の領域が局所化されるために、多量のDMA転
送の後もキヤツシユのヒツト率の低下が抑えられ
その結果としてシステムのスループツトが向上さ
れるといつた効果がある。

【図面の簡単な説明】

第１図は、本発明に係るキヤツシユメモリの一
例での構成を示す図、第２図は、本発明に係る処
理システムの一例での構成を示す図、第３図は、
その構成におけるメモリ制御装置の一例での構成
を示す図、第４図は、本発明に係るキヤツシユメ
モリにおける制御回路の構成を示す図、第５図Ａ
〜Ｃは、その制御回路による制御の一例でのフロ
ーを示す図、第６図Ａ〜Ｄは、他の例でのフロー
を示す図、第７図Ａ，Ｂは、本発明による効果を
説明するための図である。 １０００……基本処理装置、２０００……メモ
リ制御装置、３０００，４０００……主メモリ、
５０００……フアイル制御装置（DMA機器）、
２１００……アドレス変換回路、２２００……キ
ヤツシユメモリ、２２１０……アドレスレジス
タ、２２２０，２２３０……RAM（デイレクト
リ）、２２４０，２２５０……比較器、２２６０
……LRUビツト記憶RAM、２２７０，２２８０
……マルチプレクサ、２２９０，２３００……Ｖ
ビツトRAM、２３１０，２３２０……アンド回
路、２３３０，２３４０……データメモリ、２３
５０……入力データレジスタ、２３６０……出力
データレジスタ、２３７０……制御回路。

Claims (1)

【特許請求の範囲】
1. １ キヤツシユミス時にキヤツシユメモリそのも
   のとして複数のデータメモリより何れか１つが、
   内容置換の際に何れのデータメモリを選択するか
   を判断するためのリプレースデータ管理フラグに
   もとづき選択されるセツトアソシアテイブ方式の
   キヤツシユメモリ制御方法において、主メモリに
   対するメモリアクセスがDMA転送によつて行わ
   れる場合には、上記リプレースデータ管理フラグ
   の変更は禁止されることを特徴とするキヤツシユ
   メモリ制御方法。