JPS59178671A - バツフアストレイジリプレイス方式 - Google Patents
バツフアストレイジリプレイス方式Info
- Publication number
- JPS59178671A JPS59178671A JP58052990A JP5299083A JPS59178671A JP S59178671 A JPS59178671 A JP S59178671A JP 58052990 A JP58052990 A JP 58052990A JP 5299083 A JP5299083 A JP 5299083A JP S59178671 A JPS59178671 A JP S59178671A
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- JP
- Japan
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- transferred
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- bit
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- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F12/00—Accessing, addressing or allocating within memory systems or architectures
- G06F12/02—Addressing or allocation; Relocation
- G06F12/08—Addressing or allocation; Relocation in hierarchically structured memory systems, e.g. virtual memory systems
- G06F12/0802—Addressing of a memory level in which the access to the desired data or data block requires associative addressing means, e.g. caches
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Memory System Of A Hierarchy Structure (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
ｔａ＋ 発明の技術分野
主記憶装置とバッファストレイジの２階層で構成される
メモリシステムを有するデータ処理装置において、主記
憶装置から前記バソファストレイジにデータを転送する
ときのデータの入れ替え方式に関する。
メモリシステムを有するデータ処理装置において、主記
憶装置から前記バソファストレイジにデータを転送する
ときのデータの入れ替え方式に関する。
ｆｂｌ 技術の背景
最近のデータ処理装置の大型化、高速化に伴って、主記
憶装置（以下ＭＳという）のアクセスタイムの高速化が
必要となり、その１つの手段としてＭＳと中央制御装置
（以下ＣＰＵという）、データチャネル装置（以下ＤＣ
）Ｉという）との間にＭＳより高速ではあるが、記憶容
量の小さいバッファストレイジ（以下ＢＳという）を置
き、ＣＰＵからＭＳをアクセスする時、先づＢＳをアク
セスし、そこに必要なデータが有ればそのデータを使用
し、データが無ければＭＳからＢＳに必要なデータを転
送してから使用することによって、ＣＰＵ 、 ＤＣ■
からみた見掛は上のＭＳに対するアクセスタイムの短縮
化を図る方法が知られている。
憶装置（以下ＭＳという）のアクセスタイムの高速化が
必要となり、その１つの手段としてＭＳと中央制御装置
（以下ＣＰＵという）、データチャネル装置（以下ＤＣ
）Ｉという）との間にＭＳより高速ではあるが、記憶容
量の小さいバッファストレイジ（以下ＢＳという）を置
き、ＣＰＵからＭＳをアクセスする時、先づＢＳをアク
セスし、そこに必要なデータが有ればそのデータを使用
し、データが無ければＭＳからＢＳに必要なデータを転
送してから使用することによって、ＣＰＵ 、 ＤＣ■
からみた見掛は上のＭＳに対するアクセスタイムの短縮
化を図る方法が知られている。
このようなデータ処理装置において、ＭＳよりＢＳにデ
ータを転送する場合、ＢＳのどの領域にデータをストア
するかが問題となるが、ＢＳが複数のウェイ （１つの
ウェイはＢＳの中において、必要なデータが有るか無い
かを一度に検索できる単位領域を意味し、ブロックとい
う複数のりブレイス単位で構成されている。そしてＭＳ
の特定のブロックをＢＳに転送する場合、複数個のウェ
イのいづれかの該ブロックに転送することができる）で
構成されている場合、従来は、各ウェイを構成する前記
ブロック毎にタグというフラグビットを設け、それぞれ
のタグ中に該ブロックの有効性（データが転送されてい
ることを示す）を示すバリッドビット（以下Ｖピッｌ−
という）を置き、更に前記ＢＳはそれぞれのブロックに
対応して複数のウェイが有ることになるので、どのウェ
イに最も新しいデータが転送されたか、或いは新しいデ
ータがストアされたかを示すＬＲＵ （Ｌｅａｓｔ
Ｒｅｃｅｎｔｌｙ Ｕｓｅｄ ）ビットを置き、上記デ
ータ転送に伴うデータのりブレイスを行う時、このＬＲ
Ｕビットをみて最も古いウェイを調べる、いわゆるＬＲ
Ｕ方式によるリプレイスアルゴリズムと前記ｖビットと
により、以下に示す■、■の方法が採られていた。即ち
；■あるブロックについて空きのウェイ （■ピッ１−
＝Ｏ）が有る時は、空きのウェイの中で前記ＬＲＵ方式
によりリプレイスするウェイを決定する。
ータを転送する場合、ＢＳのどの領域にデータをストア
するかが問題となるが、ＢＳが複数のウェイ （１つの
ウェイはＢＳの中において、必要なデータが有るか無い
かを一度に検索できる単位領域を意味し、ブロックとい
う複数のりブレイス単位で構成されている。そしてＭＳ
の特定のブロックをＢＳに転送する場合、複数個のウェ
イのいづれかの該ブロックに転送することができる）で
構成されている場合、従来は、各ウェイを構成する前記
ブロック毎にタグというフラグビットを設け、それぞれ
のタグ中に該ブロックの有効性（データが転送されてい
ることを示す）を示すバリッドビット（以下Ｖピッｌ−
という）を置き、更に前記ＢＳはそれぞれのブロックに
対応して複数のウェイが有ることになるので、どのウェ
イに最も新しいデータが転送されたか、或いは新しいデ
ータがストアされたかを示すＬＲＵ （Ｌｅａｓｔ
Ｒｅｃｅｎｔｌｙ Ｕｓｅｄ ）ビットを置き、上記デ
ータ転送に伴うデータのりブレイスを行う時、このＬＲ
Ｕビットをみて最も古いウェイを調べる、いわゆるＬＲ
Ｕ方式によるリプレイスアルゴリズムと前記ｖビットと
により、以下に示す■、■の方法が採られていた。即ち
；■あるブロックについて空きのウェイ （■ピッ１−
＝Ｏ）が有る時は、空きのウェイの中で前記ＬＲＵ方式
によりリプレイスするウェイを決定する。
■あるブロックについて空きのウェイがない場合（総て
のウェイについて該ブロックの■ビットー１）は複数の
ウェイ全体について、ＬＲＵ方式によりリプレイスする
ウェイを決定する。
のウェイについて該ブロックの■ビットー１）は複数の
ウェイ全体について、ＬＲＵ方式によりリプレイスする
ウェイを決定する。
という方法である。
」二記リプレイス方式を採るデータ処理装置において、
ＣＰＵとＤＣＩＩがＢＳを共用する場合には、ｃｐｕか
らのアクセスのほうが頻度が高い為、ＤＣＨが使用する
データをＭＳからＢＳに転送されても、ＣＰＵからのア
クセスにより、すぐリプレイスされてしまうことが多く
、実質的にＤＣＩＩによるデータ転送率の低下、或いは
入出力装置に対するオーバランを起こす可能性があり、
有効な対策が望まれていた。
ＣＰＵとＤＣＩＩがＢＳを共用する場合には、ｃｐｕか
らのアクセスのほうが頻度が高い為、ＤＣＨが使用する
データをＭＳからＢＳに転送されても、ＣＰＵからのア
クセスにより、すぐリプレイスされてしまうことが多く
、実質的にＤＣＩＩによるデータ転送率の低下、或いは
入出力装置に対するオーバランを起こす可能性があり、
有効な対策が望まれていた。
（ｅ） 従来技術と問題点
ｃｐｕ とＤＣＩＩとがＢＳを共用するデータ処理装置
においで、ＭＳからＢＳへのデータの転送を行う場合、
従来方式の転送アルゴリズムでは、ＢＳを構成する複数
個のウェイ中の当該ブロックの有効性表示と前記ＬＲＩ
Ｊ方式によるウェイ選択条件しかなく、且つＣＰＵから
のＭＳのアクセス頻度が高い為、ＤＣＩＩが使用するデ
ータをＭＳからＢＳに転送しても、ＣＰＵからのＢＳア
クセスにより、直ぐ該データがＣＰＵのデータにリプレ
イスされてしまうという問題があった。
においで、ＭＳからＢＳへのデータの転送を行う場合、
従来方式の転送アルゴリズムでは、ＢＳを構成する複数
個のウェイ中の当該ブロックの有効性表示と前記ＬＲＩ
Ｊ方式によるウェイ選択条件しかなく、且つＣＰＵから
のＭＳのアクセス頻度が高い為、ＤＣＩＩが使用するデ
ータをＭＳからＢＳに転送しても、ＣＰＵからのＢＳア
クセスにより、直ぐ該データがＣＰＵのデータにリプレ
イスされてしまうという問題があった。
（ｄ＋ 発明の目的
本発明は上記従来の欠点に鑑み、ＤＣＨによるデータ転
送率の低下、即ちＤＣＨが使用するデータが耶からＢＳ
に転送された後、ＣＰＵからのデータ転送により、該デ
ータがリプレイスせれるのを防ぐ方法を提供することを
目的とするものである。
送率の低下、即ちＤＣＨが使用するデータが耶からＢＳ
に転送された後、ＣＰＵからのデータ転送により、該デ
ータがリプレイスせれるのを防ぐ方法を提供することを
目的とするものである。
ｔｅ）発明の構成
そしてこの目的は、本発明によれば、主記憶装置の一部
のデータのコピーを蓄積しておくバッファストレイジを
中央制御装置とデータチャネル装置とで共用するデータ
処理システムにおいて、バソファストレイジのタグ部に
、対応するバッファストレイジのデータが中央制御装置
からのアクセス時に主記憶装置から転送されたものか、
或いはデータチャネル装置からのアクセス時に転送され
たものかを記憶するフラグビットを設け、中央制御装置
からのアクセス時にバソファストレイジのデータをリプ
レイスする場合、前記フラグビットを参照し、データチ
ャネル装置からのアクセス時に転送されたデータをリプ
レイスしないように制御する方式を提供することによっ
て達成される。
のデータのコピーを蓄積しておくバッファストレイジを
中央制御装置とデータチャネル装置とで共用するデータ
処理システムにおいて、バソファストレイジのタグ部に
、対応するバッファストレイジのデータが中央制御装置
からのアクセス時に主記憶装置から転送されたものか、
或いはデータチャネル装置からのアクセス時に転送され
たものかを記憶するフラグビットを設け、中央制御装置
からのアクセス時にバソファストレイジのデータをリプ
レイスする場合、前記フラグビットを参照し、データチ
ャネル装置からのアクセス時に転送されたデータをリプ
レイスしないように制御する方式を提供することによっ
て達成される。
（ｆ） 発明の実施例
以下本発明を図面によって詳述する。第１図が本発明の
１実施例をブロック図で示した図であり、第２図が本発
明の主眼であるタグ部の内容を示す図である。
１実施例をブロック図で示した図であり、第２図が本発
明の主眼であるタグ部の内容を示す図である。
図において、１がメモリアドレスレジスタ（Ａｌ２）、
２がバッツァストレイジ（ＢＳ） 、 ３がＢＳのタグ
部（ＴＡＧ ）、 ４がＬＩ？ｔｌ方式のりブレイスを
行う時に使用するＬＲυメモリ、５が比較回路、６が本
発明に関連するりプレイスウェイ決定回路、７がリプレ
イスウェイレジスタ（ＲＷＲ）である。
２がバッツァストレイジ（ＢＳ） 、 ３がＢＳのタグ
部（ＴＡＧ ）、 ４がＬＩ？ｔｌ方式のりブレイスを
行う時に使用するＬＲυメモリ、５が比較回路、６が本
発明に関連するりプレイスウェイ決定回路、７がリプレ
イスウェイレジスタ（ＲＷＲ）である。
メモリアドレスレジスタ１ば下位アドレス１１と上位ア
ドレス１２とから成り、下位アドレス１１はデータ転送
単位であるブロックのアドレスを示している。バッファ
ストレイジ（ＢＳ） ２は本実施例では４ウエイで構成
されており、各ウェイに複数個のブロックが転送できる
。タグ部３はバソファストレイジ（ＢＳ） ２の各ウェ
イ毎に、それぞれのブロックに対応したタグで構成され
ており、その内容は第２図で示したとおりである。
ドレス１２とから成り、下位アドレス１１はデータ転送
単位であるブロックのアドレスを示している。バッファ
ストレイジ（ＢＳ） ２は本実施例では４ウエイで構成
されており、各ウェイに複数個のブロックが転送できる
。タグ部３はバソファストレイジ（ＢＳ） ２の各ウェ
イ毎に、それぞれのブロックに対応したタグで構成され
ており、その内容は第２図で示したとおりである。
第２図において、３１が■ビットであり該ブロックにデ
ータが転送されてきた時、Ｖ＝１とし、該ブロックをＭ
Ｓに戻した時■−〇とするように制御せれる。３２が本
発明に関連する肛ビットであり、３３力（ＭＳからＢＳ
にデータを転送してきたブロックの」二値アドレスを示
している。前記ＭＣビットはＣＰＵが必要とするデータ
カ＜ＭＳから、あるウェイの該ブロックに転送せれてき
た時“０″にセントされ、ＤＣＨの求めるデータが転送
されてきた時“１”にセットされるフラグビットであり
、本発明の中核となるものである。
ータが転送されてきた時、Ｖ＝１とし、該ブロックをＭ
Ｓに戻した時■−〇とするように制御せれる。３２が本
発明に関連する肛ビットであり、３３力（ＭＳからＢＳ
にデータを転送してきたブロックの」二値アドレスを示
している。前記ＭＣビットはＣＰＵが必要とするデータ
カ＜ＭＳから、あるウェイの該ブロックに転送せれてき
た時“０″にセントされ、ＤＣＨの求めるデータが転送
されてきた時“１”にセットされるフラグビットであり
、本発明の中核となるものである。
ＬＲＵメモリ４はそれぞれのウェイを構成する各ブロッ
クに対応した各ウェイ間の使用順位を示すデータから成
っており、リプレイスウェイ決定時ＬＲＵ レジスタ（
ＬＲＵＲ） ４１にストアされ、リプレイス決定回路６
に送出される。
クに対応した各ウェイ間の使用順位を示すデータから成
っており、リプレイスウェイ決定時ＬＲＵ レジスタ（
ＬＲＵＲ） ４１にストアされ、リプレイス決定回路６
に送出される。
先づ、ＣＰＵやＤＣＩＩからＢＳをアクセスする場合に
メモリアドレスレジスタ１に必要とするデータのアドレ
スがセントされ、その下位アドレス１１が示すブロック
アドレスによって、ＢＳの各ウェイの中の該ブロックに
対応したタグが参照され、第２図で示した■ビット３１
が“１”であると、該タグの上位アドレス３３のデータ
が比較回路５によってメモリアドレスレジスタ１の」二
値アドレス１２と比較され、一致すると必要とするデー
タのブロックがＢＳにあったということになり、ＢＳが
アクセスされて該データがバッファストレイジレジスタ
（１’１ＳＲ）２１にストアされる。
メモリアドレスレジスタ１に必要とするデータのアドレ
スがセントされ、その下位アドレス１１が示すブロック
アドレスによって、ＢＳの各ウェイの中の該ブロックに
対応したタグが参照され、第２図で示した■ビット３１
が“１”であると、該タグの上位アドレス３３のデータ
が比較回路５によってメモリアドレスレジスタ１の」二
値アドレス１２と比較され、一致すると必要とするデー
タのブロックがＢＳにあったということになり、ＢＳが
アクセスされて該データがバッファストレイジレジスタ
（１’１ＳＲ）２１にストアされる。
若し、ＢＳの各ウェイの中の該ブロックに対応したタグ
を参照してデータが存在しなければ（Ｖ＝１のウェイが
あっても比較回路５の一致出力が得られない等） ＭＳ
からＢＳにデータを転送することになる。この時の動作
を以下に説明する。即ち、転送アドレスがメモリアドレ
スレジスターにセットされ、下位アドレス１１が示すブ
ロックに対応するタグがバンファストレイジ（ＢＳ）
２の全ウェイについて調査され、リプレイス決定回路６
において前記従来方式に従った方法で該ブロックをスト
アすべきウェイが決定され、その結果がリプレイスウェ
イレジスタ（ＲＷＩ＋ ） ７にストアされる。
を参照してデータが存在しなければ（Ｖ＝１のウェイが
あっても比較回路５の一致出力が得られない等） ＭＳ
からＢＳにデータを転送することになる。この時の動作
を以下に説明する。即ち、転送アドレスがメモリアドレ
スレジスターにセットされ、下位アドレス１１が示すブ
ロックに対応するタグがバンファストレイジ（ＢＳ）
２の全ウェイについて調査され、リプレイス決定回路６
において前記従来方式に従った方法で該ブロックをスト
アすべきウェイが決定され、その結果がリプレイスウェ
イレジスタ（ＲＷＩ＋ ） ７にストアされる。
本発明を実施する場合は、リプレイス決定回路６におい
て更に前記タグ部３の中の、成るブロックに対応したタ
グのＭＣピッ１〜３２をみる処理が加ねる。即ち、ＣＰ
ＵからのアクセスでＢＳ ２の、成るブロックをリプレ
イスする場合に、４ウエイの内ＭＣビット３２の値が１
”であるウェイが１つだけ存在する場合は、そのウェ
イを除いた３ウエイの中でＬＲＵ方式によってリプレイ
スするウェイを決定し、その結果をリプレイスウェイレ
ジスタ（ＲＷＩ？）７にストアする。この動作により、
ＢＳの４ウェイの内１ウェイはＤＣＩＩのデータのため
に確保されるのでＤＣＩＩからのメモリアクセスでのＢ
Ｓのヒント率（ＢＳに必要なデータが存在する確率）の
極端な低減を防ぐことができる。
て更に前記タグ部３の中の、成るブロックに対応したタ
グのＭＣピッ１〜３２をみる処理が加ねる。即ち、ＣＰ
ＵからのアクセスでＢＳ ２の、成るブロックをリプレ
イスする場合に、４ウエイの内ＭＣビット３２の値が１
”であるウェイが１つだけ存在する場合は、そのウェ
イを除いた３ウエイの中でＬＲＵ方式によってリプレイ
スするウェイを決定し、その結果をリプレイスウェイレ
ジスタ（ＲＷＩ？）７にストアする。この動作により、
ＢＳの４ウェイの内１ウェイはＤＣＩＩのデータのため
に確保されるのでＤＣＩＩからのメモリアクセスでのＢ
Ｓのヒント率（ＢＳに必要なデータが存在する確率）の
極端な低減を防ぐことができる。
（ｇ） 発明の効果
以上詳細に説明したように、本発明によればバッファス
トレイジのタグ部にＭＣビットを設けて、従来の■ビッ
トやＬＲＵ方式にょろりブレイス手段に加えて、上記Ｍ
Ｃビットを参照することによりデータチャネル装置が使
用するデータが主記憶装置よりバンファストレイジの、
成るブロックに転送された後は、バソファストレイジの
該ブロックに対応する複数のウェイの内生なくとも１ウ
エイをＤＣＨのデータの為に確保できるので、ＤＣＩＩ
からのメモリアクセスでのバソファストレイジのヒント
率の低減を防ぐ効果がある。
トレイジのタグ部にＭＣビットを設けて、従来の■ビッ
トやＬＲＵ方式にょろりブレイス手段に加えて、上記Ｍ
Ｃビットを参照することによりデータチャネル装置が使
用するデータが主記憶装置よりバンファストレイジの、
成るブロックに転送された後は、バソファストレイジの
該ブロックに対応する複数のウェイの内生なくとも１ウ
エイをＤＣＨのデータの為に確保できるので、ＤＣＩＩ
からのメモリアクセスでのバソファストレイジのヒント
率の低減を防ぐ効果がある。
第１図は本発明の１実施例をブロック図で示した図、第
２図は本発明の主眼であるタグ部の内容を示した図であ
る。 ０ 図において、１はメモリアドレスレジスタ、２はバソフ
ァストレイジ（ＢＳ） 、 ３はバッファストレイジの
タグ部（ＴＡＧ ） 、 ４はＬＲＵメモリ、５は比較
回路、６はリプレイスウェイ決定回路、７はリプレイス
ウェイレジスタ（ＲＷＩ？ ）である。 １
２図は本発明の主眼であるタグ部の内容を示した図であ
る。 ０ 図において、１はメモリアドレスレジスタ、２はバソフ
ァストレイジ（ＢＳ） 、 ３はバッファストレイジの
タグ部（ＴＡＧ ） 、 ４はＬＲＵメモリ、５は比較
回路、６はリプレイスウェイ決定回路、７はリプレイス
ウェイレジスタ（ＲＷＩ？ ）である。 １
Claims (1)
- 主記憶装置の一部のデータのコピーを蓄積しておくバン
ファストレイジを中央制御装置とデータチャネル装置と
で共用するデータ処理システムにおいて、バンファスト
レイジのタグ部に、対応するバッファストレイジのデー
タが中央制御装置からのアクセス時に主記憶装置から転
送されたものか、或いはデータチャネル装置からのアク
セス時に転送されたものかを記憶するフラグビットを設
け、中央制御装置からのアクセス時にバッツァストレイ
ジのデータをリプレイスする場合、前記フラグビットを
参照し、データチャネル装置からのアクセス時に転送さ
れたデータをリプレイスしないように制御することを特
徴とするバッファストレイシリブレイス方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58052990A JPS59178671A (ja) | 1983-03-29 | 1983-03-29 | バツフアストレイジリプレイス方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58052990A JPS59178671A (ja) | 1983-03-29 | 1983-03-29 | バツフアストレイジリプレイス方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS59178671A true JPS59178671A (ja) | 1984-10-09 |
Family
ID=12930355
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58052990A Pending JPS59178671A (ja) | 1983-03-29 | 1983-03-29 | バツフアストレイジリプレイス方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59178671A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61296450A (ja) * | 1985-06-26 | 1986-12-27 | Hitachi Ltd | キヤツシユメモリ制御方法 |
-
1983
- 1983-03-29 JP JP58052990A patent/JPS59178671A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61296450A (ja) * | 1985-06-26 | 1986-12-27 | Hitachi Ltd | キヤツシユメモリ制御方法 |
| JPH0415495B2 (ja) * | 1985-06-26 | 1992-03-18 | Hitachi Ltd |
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