JPH0821001B2 - キャッシュメモリの制御方法 - Google Patents
キャッシュメモリの制御方法Info
- Publication number
- JPH0821001B2 JPH0821001B2 JP63028750A JP2875088A JPH0821001B2 JP H0821001 B2 JPH0821001 B2 JP H0821001B2 JP 63028750 A JP63028750 A JP 63028750A JP 2875088 A JP2875088 A JP 2875088A JP H0821001 B2 JPH0821001 B2 JP H0821001B2
- Authority
- JP
- Japan
- Prior art keywords
- way
- data
- tagged
- cache memory
- ways
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Landscapes
- Memory System Of A Hierarchy Structure (AREA)
Description
【発明の詳細な説明】 〔概要〕 複数のウエイで構成されるキャッシュメモリの制御方
法であって、どのウエイのデータを書き替えるかを所定
のアルゴリズムで決定するものに関し、 特定のデータの常駐率を高いものとして効率のよいキ
ャッシュメモリの制御を行なうことができるようにする
ことを目的とし、 複数のウエイで構成されるキャッシュメモリの制御方
法であって、どのウエイのデータを書き替えるかを所定
のアルゴリズムで決定するものにおいて、特定のデータ
をタグ付きデータとして、このようなタグ付きデータを
格納したウエイのうち同時存在する特定個数をタグ付き
ウエイとし、データ書き替えのとき、タグ付きウエイを
上記のアルゴリズムにおける書き替えの対象とならない
ものとして取扱い、タグ付きデータの書き替えの時には
このタグ付きデータを格納したウエイを新たなタグ付き
ウエイとして入換えるように構成する。
法であって、どのウエイのデータを書き替えるかを所定
のアルゴリズムで決定するものに関し、 特定のデータの常駐率を高いものとして効率のよいキ
ャッシュメモリの制御を行なうことができるようにする
ことを目的とし、 複数のウエイで構成されるキャッシュメモリの制御方
法であって、どのウエイのデータを書き替えるかを所定
のアルゴリズムで決定するものにおいて、特定のデータ
をタグ付きデータとして、このようなタグ付きデータを
格納したウエイのうち同時存在する特定個数をタグ付き
ウエイとし、データ書き替えのとき、タグ付きウエイを
上記のアルゴリズムにおける書き替えの対象とならない
ものとして取扱い、タグ付きデータの書き替えの時には
このタグ付きデータを格納したウエイを新たなタグ付き
ウエイとして入換えるように構成する。
本発明はキャシュメモリの制御方法に係り、特に複数
のウエイで構成されるキャッシュメモリの制御方法であ
って、どのウエイのデータを書き替えるかを所定のアル
ゴリズムで決定するものに関する。
のウエイで構成されるキャッシュメモリの制御方法であ
って、どのウエイのデータを書き替えるかを所定のアル
ゴリズムで決定するものに関する。
一般に、第８図に示すように情報処理装置において、
中央処理装置（CPU）１のＳユニット（SU）２は主記憶
装置（MSU）３の内容の一部の写しを格納するキャッシ
ュメモリ４を有し、データ転送の高速化を図っている。
このようなキャッシュメモリ４のアクセス時間は主記憶
装置３のアクセス時間に比べると非常に短く、またその
保持できるデータ量は主記憶装置３の保持できるデータ
量に比べると非常に少ない。そのため、このキャッシュ
メモリ４には効率良くデータを保持しなければならな
い。
中央処理装置（CPU）１のＳユニット（SU）２は主記憶
装置（MSU）３の内容の一部の写しを格納するキャッシ
ュメモリ４を有し、データ転送の高速化を図っている。
このようなキャッシュメモリ４のアクセス時間は主記憶
装置３のアクセス時間に比べると非常に短く、またその
保持できるデータ量は主記憶装置３の保持できるデータ
量に比べると非常に少ない。そのため、このキャッシュ
メモリ４には効率良くデータを保持しなければならな
い。
尚、図中符号５はＩユニット、６はＥユニット、７は
記憶制御装置（MCU）を示している。
記憶制御装置（MCU）を示している。
従来、このようなキャッシュメモリの制御方法として
LRU（Least Recently Used）方式が採用されることがあ
る。このLRU方式にあってはキャッシュメモリの格納容
量が一杯になって、新しいデータを書込むことができな
くなったときに、最近最も参照されないデータと新しい
データとの置換が行なわれる。
LRU（Least Recently Used）方式が採用されることがあ
る。このLRU方式にあってはキャッシュメモリの格納容
量が一杯になって、新しいデータを書込むことができな
くなったときに、最近最も参照されないデータと新しい
データとの置換が行なわれる。
これはキャッシュメモリがウエイ０からウエイ３まで
の４ウエイで構成される例では第３図に示すような論理
表に従って行なわれる。図において、B01、B02、B03、B
12、B13、B23は第９図に示すようにウエイ０乃至ウエイ
３の間においてどちらが最新に参照されたかを示すもの
で例えばB01はウエイ０とウエイ１との間においてウエ
イ０のほうが最新に参照されていれば１となり逆にウエ
イ１の方が最新に参照されていれば０となる。これは他
のB02、B03、B12、B13、B23についても同様であり、も
しウエイ０が全てのウエイ中で最近最も参照されていな
い時にはB01、B02、B03、の全ての値は１となる。な
お、第３図において符号Φはそのビットの値が０であろ
うと１であろうと関係がないということを示している。
またキャッシュにヒットした場合のビットB01,・・・,B
23の書込み論理が第４図に示されている。
の４ウエイで構成される例では第３図に示すような論理
表に従って行なわれる。図において、B01、B02、B03、B
12、B13、B23は第９図に示すようにウエイ０乃至ウエイ
３の間においてどちらが最新に参照されたかを示すもの
で例えばB01はウエイ０とウエイ１との間においてウエ
イ０のほうが最新に参照されていれば１となり逆にウエ
イ１の方が最新に参照されていれば０となる。これは他
のB02、B03、B12、B13、B23についても同様であり、も
しウエイ０が全てのウエイ中で最近最も参照されていな
い時にはB01、B02、B03、の全ての値は１となる。な
お、第３図において符号Φはそのビットの値が０であろ
うと１であろうと関係がないということを示している。
またキャッシュにヒットした場合のビットB01,・・・,B
23の書込み論理が第４図に示されている。
このような論理表によって最近最も参照されないウエ
イを認識してデータの書き替えを実行する。
イを認識してデータの書き替えを実行する。
ところで、このようなキャッシュメモリ上にはユーザ
データの他トランスレーションテーブル、スーパバイ
ザ、ファーム命令といったデータが混在している。
データの他トランスレーションテーブル、スーパバイ
ザ、ファーム命令といったデータが混在している。
しかしながら、上述したLRU方式によるキャッシュメ
モリの制御方法においては、データの性質に無関係にデ
ータの置換が行なわれるため効率の良い置換を行なうこ
とができないという問題がある。
モリの制御方法においては、データの性質に無関係にデ
ータの置換が行なわれるため効率の良い置換を行なうこ
とができないという問題がある。
そこで本発明は特定のデータの常駐率を高いものとし
て効率のよいキャッシュメモリ制御を行なうことができ
るキャッシュメモリの制御方法を提供することを目的と
する。
て効率のよいキャッシュメモリ制御を行なうことができ
るキャッシュメモリの制御方法を提供することを目的と
する。
本発明において、上記の問題点を解決するための手段
は、複数のウエイで構成されるキャッシュメモリの制御
方法であって、どのウエイのデータを書き替えるかを所
定のアルゴリズムで決定するものにおいて、特定のデー
タをタグ付きデータとして、このようなタグ付きデータ
を格納したウエイのうち同時存在する特定個数をタグ付
きウエイとし、データ書き替えのとき、予め格納した論
理表に基づいてタグ付きウエイを上記のアルゴリズムに
おける書き替えの対象とならないものとして取扱い、タ
グ付きデータの書き替えの時には、予め格納した論理表
に基づいてこのタグ付きデータを格納したウエイを新た
なタグ付きウエイとして入れ換えることである。
は、複数のウエイで構成されるキャッシュメモリの制御
方法であって、どのウエイのデータを書き替えるかを所
定のアルゴリズムで決定するものにおいて、特定のデー
タをタグ付きデータとして、このようなタグ付きデータ
を格納したウエイのうち同時存在する特定個数をタグ付
きウエイとし、データ書き替えのとき、予め格納した論
理表に基づいてタグ付きウエイを上記のアルゴリズムに
おける書き替えの対象とならないものとして取扱い、タ
グ付きデータの書き替えの時には、予め格納した論理表
に基づいてこのタグ付きデータを格納したウエイを新た
なタグ付きウエイとして入れ換えることである。
本発明にあってキャッシュメモリに格納される特定の
データについはタグを付し、このタグ付きデータを格納
したウエイについては特定の数をタグ付きウエイとして
データ書き替えの対象から外すこととなる。このため、
新たなタグ付データの書き替えるとき、タグ付データを
格納したウエイを新たなタグ付ウエイとして入れ換える
ものとしているため、以前に格納されていたタグ付デー
タの即座の追い出しを回避でき、また、新たなタグ付デ
ータが格納されたことにより、以前に格納されていたタ
グ付きデータのあるタグ付ウエイは通常のウエイに変更
され、タグ付データの過剰な常駐を回避でき、特定のデ
ータの常駐率を高いものとできる。
データについはタグを付し、このタグ付きデータを格納
したウエイについては特定の数をタグ付きウエイとして
データ書き替えの対象から外すこととなる。このため、
新たなタグ付データの書き替えるとき、タグ付データを
格納したウエイを新たなタグ付ウエイとして入れ換える
ものとしているため、以前に格納されていたタグ付デー
タの即座の追い出しを回避でき、また、新たなタグ付デ
ータが格納されたことにより、以前に格納されていたタ
グ付きデータのあるタグ付ウエイは通常のウエイに変更
され、タグ付データの過剰な常駐を回避でき、特定のデ
ータの常駐率を高いものとできる。
以下、本発明に係るキャシュメモリの制御方法の実施
例を図面に基づいて説明する。
例を図面に基づいて説明する。
第１図乃至第７図は本発明に係るキャシュメモリの制
御方法の実施例を示すものである。第１図は本発明に係
るキャッシュメモリの制御方法を実行する装置の全体構
成図を示すものである。
御方法の実施例を示すものである。第１図は本発明に係
るキャッシュメモリの制御方法を実行する装置の全体構
成図を示すものである。
同図において10はCPUのＩユニットからの論理アドレ
スを格納するレジスタ、11はこの論理アドレスの所定の
上位アドレスを実アドレスに変換するTLBで、プライマ
リーとオルタネートの２つのウエイを有する。そしてこ
のTLB11の出力はセレクタ12を介して出力される。ま
た、13はキャッシュメモリを示しており、このキャッシ
ュメモリ13は上記のTLBからの出力を受け実アドレスを
出力するキャッシュディレクトリアレイ（CACHE DIRERT
ORY ARRAY:以下DIR）14とこの実アドレスに格納したデ
ータを出力するキャッシュデータアレイ（CHACHE DATE
ARREY:以下CDA）15とから構成されており、４つのウエ
イ（WAY0〜WAY3）に分割されている。そして各DIR14の
各ウエイにはディレクトリマッチレジスタ（DMR）16が
設けられている。そしてCDA15に設けたセレクタ17が上
記のDMRの値を受けそのアドレスに相当するデータを選
択する。このセレクタ17からのデータはIWR（IF WORD R
EGISTER）18やOWR（OP WORD REGISTER）19に出力され
る。
スを格納するレジスタ、11はこの論理アドレスの所定の
上位アドレスを実アドレスに変換するTLBで、プライマ
リーとオルタネートの２つのウエイを有する。そしてこ
のTLB11の出力はセレクタ12を介して出力される。ま
た、13はキャッシュメモリを示しており、このキャッシ
ュメモリ13は上記のTLBからの出力を受け実アドレスを
出力するキャッシュディレクトリアレイ（CACHE DIRERT
ORY ARRAY:以下DIR）14とこの実アドレスに格納したデ
ータを出力するキャッシュデータアレイ（CHACHE DATE
ARREY:以下CDA）15とから構成されており、４つのウエ
イ（WAY0〜WAY3）に分割されている。そして各DIR14の
各ウエイにはディレクトリマッチレジスタ（DMR）16が
設けられている。そしてCDA15に設けたセレクタ17が上
記のDMRの値を受けそのアドレスに相当するデータを選
択する。このセレクタ17からのデータはIWR（IF WORD R
EGISTER）18やOWR（OP WORD REGISTER）19に出力され
る。
また、同図において、20は上記のDMRの出力を受けて
書込み論理を発生する書込み論理発生部であって、第３
乃至第４の論理表を格納している。図において１及び０
はそのビットを１または０に書き替えることを意味し、
また符号Ｘはそのビットを変化させないことを意味して
いる（以下同じ。）。第３の論理表はタグなしデータを
登録する時に用いるもので、第５図に示すように、上記
の第１の論理表にタグ部分（２ビット）を付け加え、こ
れらのビットに符号Ｘを付したものである。そして第４
の論理表は、タグ付きデータを登録する時に用いるもの
で第６図に示すように、上記の第２の論理表のタグ部分
に自らのウエイ番号に相当する値を付加したものであ
る。
書込み論理を発生する書込み論理発生部であって、第３
乃至第４の論理表を格納している。図において１及び０
はそのビットを１または０に書き替えることを意味し、
また符号Ｘはそのビットを変化させないことを意味して
いる（以下同じ。）。第３の論理表はタグなしデータを
登録する時に用いるもので、第５図に示すように、上記
の第１の論理表にタグ部分（２ビット）を付け加え、こ
れらのビットに符号Ｘを付したものである。そして第４
の論理表は、タグ付きデータを登録する時に用いるもの
で第６図に示すように、上記の第２の論理表のタグ部分
に自らのウエイ番号に相当する値を付加したものであ
る。
また、21はキャシュリプレスアレー（RAR:CACHE REPL
ACE ARRAY）であって、キャッシュメモリ13の各ウエイ
間の参照情報（６ビット）とタグ付きウエイの番号をタ
グウエイビット（２ビット）とを格納する。そして、22
は上記のRAR21の参照情報及びタグウエイ情報と上記のD
IR21のバリッド情報を受け、書き替えるべきウエイを決
定する決定論理部である。この決定論理部22においては
上記のタグウエイビットの情報に基づいて参照情報を加
工する第５の論理表と、この加工後の参照情報に基づい
て書き替えるべきウエイを指定する第１の論理表とを有
しており、第５及び第１の論理表を経て置換すべきウエ
イを示すウエイナンバーがリプレスウエイナンバーレジ
スタ（REPLACE WAY NO REG）23にセットされる。
ACE ARRAY）であって、キャッシュメモリ13の各ウエイ
間の参照情報（６ビット）とタグ付きウエイの番号をタ
グウエイビット（２ビット）とを格納する。そして、22
は上記のRAR21の参照情報及びタグウエイ情報と上記のD
IR21のバリッド情報を受け、書き替えるべきウエイを決
定する決定論理部である。この決定論理部22においては
上記のタグウエイビットの情報に基づいて参照情報を加
工する第５の論理表と、この加工後の参照情報に基づい
て書き替えるべきウエイを指定する第１の論理表とを有
しており、第５及び第１の論理表を経て置換すべきウエ
イを示すウエイナンバーがリプレスウエイナンバーレジ
スタ（REPLACE WAY NO REG）23にセットされる。
この第５の論理表は第７図に示すように上記のタグウ
エイビットが指定するウエイ番号によって参照情報に情
報を付加するものである。例えば、タグウエイビットの
示すウエイがウエイ１であれば、B01を強制的に０、B12
を強制的に１、B13を強制的に１とするものである。図
中符号FORCE1及びFORCE0は各ビットを強制的に１または
０とすることを意味しており、符号Ｘは変更を加えない
ことを意味している。
エイビットが指定するウエイ番号によって参照情報に情
報を付加するものである。例えば、タグウエイビットの
示すウエイがウエイ１であれば、B01を強制的に０、B12
を強制的に１、B13を強制的に１とするものである。図
中符号FORCE1及びFORCE0は各ビットを強制的に１または
０とすることを意味しており、符号Ｘは変更を加えない
ことを意味している。
そして、第１の論理表は従来技術の説明において第３
図に示した論理表と全く同一であるのでその詳細な説明
は省略する。
図に示した論理表と全く同一であるのでその詳細な説明
は省略する。
これらの決定論理は第２図に示す論理回路図で実現で
きる。
きる。
次に本実施例に係る装置の作動について説明する。
まずキャッシュメモリアクセスについて述べる。Ｉユ
ニットから送出されたTEAR（T CYCLE EFFECTIVE ADRS）
によりTLB11ならびにDIR（CACHE DIRECTORY ARRAY）14
がアクセスされ、TLB11によって変換されたアドレスとD
IR14内のアクセスされたアドレスとの一致がとられ、一
致するアドレスがいずれかのウエイに存在した場合に
は、該ウエイのDMR（DIRECTORY MATCH REGISTER）16をO
Nにセットする。また、TEAR10をＳユニット内で１τコ
ピーしたBEAR（B CYCLE EFFECTIVE ADRS）24では、DAR
（CACHE DATA ARRAY）15がアクセスされており、該読出
しデータのセレクト信号として上記DMR16が用いられ
る。該DMR信号によりセレクトされたデータはIWR（IF W
ORD REGISTER）18やOWR（OP WORD REGISTER）19に送出
される。
ニットから送出されたTEAR（T CYCLE EFFECTIVE ADRS）
によりTLB11ならびにDIR（CACHE DIRECTORY ARRAY）14
がアクセスされ、TLB11によって変換されたアドレスとD
IR14内のアクセスされたアドレスとの一致がとられ、一
致するアドレスがいずれかのウエイに存在した場合に
は、該ウエイのDMR（DIRECTORY MATCH REGISTER）16をO
Nにセットする。また、TEAR10をＳユニット内で１τコ
ピーしたBEAR（B CYCLE EFFECTIVE ADRS）24では、DAR
（CACHE DATA ARRAY）15がアクセスされており、該読出
しデータのセレクト信号として上記DMR16が用いられ
る。該DMR信号によりセレクトされたデータはIWR（IF W
ORD REGISTER）18やOWR（OP WORD REGISTER）19に送出
される。
つぎにRAR（CACHE REPLACE ARRAY）21の作動について
述べる。該RAR21は上記BEARのさらに１τコピーであるR
EAR（R CYCLE EFFCTIVE ADRS）25によってアクセスされ
る。また該RAR21は、ウエイ間参照状況（６ビット）と
タグウエイビット（２ビット）を保持するものである。
述べる。該RAR21は上記BEARのさらに１τコピーであるR
EAR（R CYCLE EFFCTIVE ADRS）25によってアクセスされ
る。また該RAR21は、ウエイ間参照状況（６ビット）と
タグウエイビット（２ビット）を保持するものである。
上記RAR21の８ビットの書き込み論理についての詳細
を述べる。上記８ビットの書き込み論理は上述した通り
であり、上記DMR21により参照されたWAY（DIR MCH WA
Y）を認識し、上述したB01,B02,B03,B12,B13,B23の参照
状況ビットに書き込む（例えばウエイ０が参照された場
合にはB01,B02,B03に“1"が書き込まれる）。またデー
タの登録に際しては、タグなしデータ登録時とタグ付き
データ登録時の二通りの書き込み論理がある。前者の書
き込み論理は上述したように参照状況ビット（６ビッ
ト）にのみ書き込みが行われる。また、後者の書き込み
論理は参照状況ビット（６ビット）ならびにタグウエイ
ビット（２ビット）に書き込みが行われる。参照状況ビ
ットへ書き込む値は前者と同様であり、タグウエイビッ
トへ書き込む値は、Ｉユニットから送出されてくるTAG
信号によりタグ付きデータであることを認識し、該タグ
付きデータをキャッシュメモリへ登録する際のウエイ番
号（例えばウエイ０へ登録する場合には２ビットとも
“0"）をTB0,TB1の２ビットに書き込むものである。以
上のことにより書き込まれた情報とDIRのVALID信号をも
とに第２図に示す決定論理が構成され置換されるウエイ
情報がREPLACE WAY NO.REG23にセットされる。
を述べる。上記８ビットの書き込み論理は上述した通り
であり、上記DMR21により参照されたWAY（DIR MCH WA
Y）を認識し、上述したB01,B02,B03,B12,B13,B23の参照
状況ビットに書き込む（例えばウエイ０が参照された場
合にはB01,B02,B03に“1"が書き込まれる）。またデー
タの登録に際しては、タグなしデータ登録時とタグ付き
データ登録時の二通りの書き込み論理がある。前者の書
き込み論理は上述したように参照状況ビット（６ビッ
ト）にのみ書き込みが行われる。また、後者の書き込み
論理は参照状況ビット（６ビット）ならびにタグウエイ
ビット（２ビット）に書き込みが行われる。参照状況ビ
ットへ書き込む値は前者と同様であり、タグウエイビッ
トへ書き込む値は、Ｉユニットから送出されてくるTAG
信号によりタグ付きデータであることを認識し、該タグ
付きデータをキャッシュメモリへ登録する際のウエイ番
号（例えばウエイ０へ登録する場合には２ビットとも
“0"）をTB0,TB1の２ビットに書き込むものである。以
上のことにより書き込まれた情報とDIRのVALID信号をも
とに第２図に示す決定論理が構成され置換されるウエイ
情報がREPLACE WAY NO.REG23にセットされる。
次に決定論理についての詳細を述べる。ウエイ間の参
照状況を示す上記６ビットに対し、第５の論理表に示す
ようダク付きデータがウエイ０に登録されている場合に
はB01,B02,B03の３ビットは強制的に“1"にされて読出
され、他のビットは書き込まれたままの値で読出され
る。同様にタグ付きデータが他のウエイに登録されてい
る場合にも一部のビットは第５の論理表に従った値に強
制的に変換され読出される。DIRのバリット・ビットが
ウエイ０からウエイ３まですべて１である場合は以上の
ようにして読出されたREPL B01,REPL B02,REPL B03,REP
L B12,REPL B13,REPL B23（REPLACE BIT）の６ビットに
より、LRUアルゴリズム（第１の論理表）に従った置換
が行われる。つまり、ウエイ０にタグ付きデータが登録
されている場合には、ウエイ０を最新の情報であるよう
上記REPLACE BITを制御しウエイ０の置換を阻止してい
る。他のウエイにタグ付きデータが登録されている場合
にも同様のことが行われる。なお、DIRのバリット・ビ
ットが１でないウエイがある場合は、その中でもっとも
若い番号のウエイが置換ウエイとして選ばれる。また、
該置換アルゴリムズによって新たに登録されるデータが
タグ付きデータである場合には、新たなタグ付きデータ
をキャッシュメモリへ登録する際のウエイ番号がTB0,TB
1に書き込まれる。そうでない場合にはTB0,TB1は現在の
値を維持するものである。これにより１ラインにつき１
ウエイがタグ付きデータにあてがわれることになる。
照状況を示す上記６ビットに対し、第５の論理表に示す
ようダク付きデータがウエイ０に登録されている場合に
はB01,B02,B03の３ビットは強制的に“1"にされて読出
され、他のビットは書き込まれたままの値で読出され
る。同様にタグ付きデータが他のウエイに登録されてい
る場合にも一部のビットは第５の論理表に従った値に強
制的に変換され読出される。DIRのバリット・ビットが
ウエイ０からウエイ３まですべて１である場合は以上の
ようにして読出されたREPL B01,REPL B02,REPL B03,REP
L B12,REPL B13,REPL B23（REPLACE BIT）の６ビットに
より、LRUアルゴリズム（第１の論理表）に従った置換
が行われる。つまり、ウエイ０にタグ付きデータが登録
されている場合には、ウエイ０を最新の情報であるよう
上記REPLACE BITを制御しウエイ０の置換を阻止してい
る。他のウエイにタグ付きデータが登録されている場合
にも同様のことが行われる。なお、DIRのバリット・ビ
ットが１でないウエイがある場合は、その中でもっとも
若い番号のウエイが置換ウエイとして選ばれる。また、
該置換アルゴリムズによって新たに登録されるデータが
タグ付きデータである場合には、新たなタグ付きデータ
をキャッシュメモリへ登録する際のウエイ番号がTB0,TB
1に書き込まれる。そうでない場合にはTB0,TB1は現在の
値を維持するものである。これにより１ラインにつき１
ウエイがタグ付きデータにあてがわれることになる。
以上説明したように本発明によれば、キャッシュメモ
リの制御方法を、複数のウエイで構成されるキャッシュ
メモリの制御方法であって、どのウエイのデータを書き
替えるかを所定のアルゴリズムで決定するものにおい
て、特定のデータをタグ付きデータとして、このような
タグ付きデータを格納したウエイのうち同時存在する特
定個数をタグ付きウエイとし、データ書き替えのとき、
予め格納した論理表に基づいてタグ付きウエイを上記の
アルゴリズムにおける書き替えの対象とならないものと
して取扱い、タグ付きデータの書き替えの時には、予め
格納した論理表に基づいてこのタグ付きデータを格納し
たウエイを新たなタグ付きウエイとして入れ換えるよう
にしたから、新たなタグ付データの書き替えるとき、タ
グ付データを格納したウエイを新たなタグ付ウエイとし
て入れ換えるものとしているため、以前に格納されてい
たタグ付データの即座の追い出しを回避でき、また、新
たなタグ付データが格納されたことにより、以前に格納
されていたタグ付きデータのあるタグ付ウエイは通常の
ウエイに変更され、タグ付データの過剰な常駐を回避で
き、特定のデータの常駐率を高いものとして、効率のよ
いキャッシュメモリの制御を行なうことができるという
効果を奏する。
リの制御方法を、複数のウエイで構成されるキャッシュ
メモリの制御方法であって、どのウエイのデータを書き
替えるかを所定のアルゴリズムで決定するものにおい
て、特定のデータをタグ付きデータとして、このような
タグ付きデータを格納したウエイのうち同時存在する特
定個数をタグ付きウエイとし、データ書き替えのとき、
予め格納した論理表に基づいてタグ付きウエイを上記の
アルゴリズムにおける書き替えの対象とならないものと
して取扱い、タグ付きデータの書き替えの時には、予め
格納した論理表に基づいてこのタグ付きデータを格納し
たウエイを新たなタグ付きウエイとして入れ換えるよう
にしたから、新たなタグ付データの書き替えるとき、タ
グ付データを格納したウエイを新たなタグ付ウエイとし
て入れ換えるものとしているため、以前に格納されてい
たタグ付データの即座の追い出しを回避でき、また、新
たなタグ付データが格納されたことにより、以前に格納
されていたタグ付きデータのあるタグ付ウエイは通常の
ウエイに変更され、タグ付データの過剰な常駐を回避で
き、特定のデータの常駐率を高いものとして、効率のよ
いキャッシュメモリの制御を行なうことができるという
効果を奏する。
第１図は本発明が適用される装置の全体構成図、第２図
は第１図に示した装置の決定論理部の論理回路を示す
図、第３図はLRU方式に用いる論理表を示す図、第４
図、第５図及び第６図は書き込み論理部に格納した第
２、第３及び第４の論理表を夫々示す図、第７図は決定
論理部に格納した第５の論理表を示す図、第８図は本発
明が適用される計算機を示す図、第９図はキャッシュメ
モリのウエイ間の関係を示す図である。 11……TLB 13……キャッシュメモリ 20……書き込み論理部 21……RAR 22……決定論理部
は第１図に示した装置の決定論理部の論理回路を示す
図、第３図はLRU方式に用いる論理表を示す図、第４
図、第５図及び第６図は書き込み論理部に格納した第
２、第３及び第４の論理表を夫々示す図、第７図は決定
論理部に格納した第５の論理表を示す図、第８図は本発
明が適用される計算機を示す図、第９図はキャッシュメ
モリのウエイ間の関係を示す図である。 11……TLB 13……キャッシュメモリ 20……書き込み論理部 21……RAR 22……決定論理部
Claims (1)
- 【請求項１】複数のウエイで構成されるキャッシュメモ
リの制御方法であって、どのウエイのデータを書き替え
るかを所定のアルゴリズムで決定するものにおいて、 特定のデータをタグ付きデータとして、このようなタグ
付きデータを格納したウエイのうち同時存在する特定個
数をタグ付きウエイとし、 データ書き替えのとき、予め格納した論理表に基づいて
タグ付きウエイを上記のアルゴリズムにおける書き替え
の対象とならないものとして取扱い、 タグ付きデータの書き替えの時には、予め格納した論理
表に基づいてこのタグ付きデータを格納したウエイを新
たなタグ付きウエイとして入れ換えることを特徴とする
キャッシュメモリの制御方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63028750A JPH0821001B2 (ja) | 1988-02-12 | 1988-02-12 | キャッシュメモリの制御方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63028750A JPH0821001B2 (ja) | 1988-02-12 | 1988-02-12 | キャッシュメモリの制御方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01205250A JPH01205250A (ja) | 1989-08-17 |
| JPH0821001B2 true JPH0821001B2 (ja) | 1996-03-04 |
Family
ID=12257084
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63028750A Expired - Fee Related JPH0821001B2 (ja) | 1988-02-12 | 1988-02-12 | キャッシュメモリの制御方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0821001B2 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04195577A (ja) * | 1990-11-28 | 1992-07-15 | Hitachi Ltd | マルチプロセッサにおけるタスクスケジューリング方式 |
| JP3495266B2 (ja) | 1998-11-13 | 2004-02-09 | Ｎｅｃエレクトロニクス株式会社 | キャッシュロック装置及びキャッシュロック方法 |
| JP4765249B2 (ja) * | 2003-11-18 | 2011-09-07 | セイコーエプソン株式会社 | 情報処理装置およびキャッシュメモリ制御方法 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5724083A (en) * | 1980-07-17 | 1982-02-08 | Nec Corp | Buffer memory |
-
1988
- 1988-02-12 JP JP63028750A patent/JPH0821001B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH01205250A (ja) | 1989-08-17 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US3979726A (en) | Apparatus for selectively clearing a cache store in a processor having segmentation and paging | |
| US5091851A (en) | Fast multiple-word accesses from a multi-way set-associative cache memory | |
| KR920005280B1 (ko) | 고속 캐쉬 시스템 | |
| US4493026A (en) | Set associative sector cache | |
| US5813031A (en) | Caching tag for a large scale cache computer memory system | |
| US4831520A (en) | Bus interface circuit for digital data processor | |
| US4382278A (en) | Hierarchial memory system with microcommand memory and pointer register mapping virtual CPU registers in workspace cache #4 and main memory cache | |
| GB1487078A (en) | Buffered virtual storage and data processing system | |
| JPH05210585A (ja) | キャッシュ管理システム | |
| GB2325061A (en) | Access rights for overlapping logical areas | |
| JPH04233048A (ja) | 多重レベルキャッシュの制御方法及び装置 | |
| CA2057494A1 (en) | Translation lookaside buffer | |
| US4059850A (en) | Memory system word group priority device with least-recently used criterion | |
| JP4445081B2 (ja) | キャッシュ・メモリ | |
| US5710905A (en) | Cache controller for a non-symetric cache system | |
| JPH0821001B2 (ja) | キャッシュメモリの制御方法 | |
| US7865691B2 (en) | Virtual address cache and method for sharing data using a unique task identifier | |
| US5737753A (en) | Least recently used block replacement for four block cache logic system | |
| US5510973A (en) | Buffer storage control system | |
| GB2037466A (en) | Computer with cache memory | |
| JPH03232034A (ja) | キャッシュ制御装置 | |
| JP3190661B2 (ja) | 情報処理システム | |
| JPH01177145A (ja) | 情報処理装置 | |
| JPH04288647A (ja) | キャッシュメモリにおける置き換え制御装置 | |
| JPH02156352A (ja) | キャッシュメモリ |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |