JPS59157886A - メモリ制御方式 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔発明の利用分野〕 本発明は情報処理システムのメモリ制御方式に関し、詳
しくは、いわゆるストアイン方式を採用する緩衝記憶装
置（バッファメモリ）の制御方式％式％ 情報処理システムにおいて、中央処理装置が要求するデ
ータを毎回低速な主記憶装置から転送していたのでは十
分なパーフォーマンスが得られない。そこで中央処理装
置と主記憶装置との間Ｋ、中央処理装置のスピードに同
期し得る小容量ではあるが高速の緩衝記憶装置を置くこ
とによ抄、通常は緩衝記憶装置から高速にデータ転送を
行なう。

この方式を緩衝記憶方式と呼んでいる。

近年、主記憶装置の大容量化が急速に進んでいるが、−
万事記憶へのデータの格納、又は取出しの速度は大容量
化と相客れない面があり大きな改善は難しく、相対的な
意味からはさらに低速になること十分考えられる。この
様に主記憶装置と中央処理装置の速度の格差は依然とし
て、大きくある場合には現状以上になるものと予想され
る。これを解決する手段として３Ｌ；ベルあるいはそれ
以上の記憶装置の階層化が注目されている。

第１図は３レベル・メモリの概念図であり、主記憶装置
（ＭＳ）、第１緩衝記憶装置（ＷＳ）、ｆｊＡ２緩衝記
憶装置（ＢＳ）が図示されている。各記憶装置間のデー
タ対応は、ＢＳとＷＳ間をブロックと呼び、ＷＳとＭＳ
間をラインと呼ぶ。プレローディングの効果及びメモリ
インタリーピングの効果を考えると、ライン・サイズは
ブロック・サイズの数倍とすることが効果的である。第
１図では１ラインは４ブロツクから成るとしている。

ブロックも同様の理由から一般には中央処理装置あるい
はチャネルの処理するデータの数倍から成っている。Ｗ
ＳはＭＳの一部と考えると、一般に中央処理装置はＢＳ
と接続し、チャネルはＷＳと接続される。

まず、データ読出し処理について説明する。中央処理装
置がブロック＆３に属するデータを読み出す時は、ＢＳ
にブロックａ３が格納されていれば、ＢＳから直ちに中
央処理装置にデータが読み出される。ＢＳに該当ブロッ
クが格納されていない時は、ＷＳからＢＳに対するブロ
ックａ３の転送（ブロック転送）後、中央処理装置に対
して要求データが送出される。該轟ブロックａ３を含む
ラインＡがＷＳに格納されていない時は、以下のチャネ
ルのデータ処理で説明する様にライン転送を伴う。チャ
ネルがプロ、りａ３に属するデータを読み出す時は、Ｗ
　Ｓ　Ｋ　ａ　ｓを含むラインＡがすでに格納されてい
れば、ＷＳから直ちにチャネルに対してデータが送り出
される。ＷＳに要求ブロックを含むラインＡが存在しな
い時は、ＭＳに対してラインＡを要求し、ＭＳからＷＳ
にラインＡの転送（ライン転送）後、もしくは転送と同
時に、チャネルに対して要求データが送出される。ＭＳ
から転送きれたラインは、再びライン転送によりリプレ
ースされる目で、この領域の読みｄｊシ要求に対して一
種の読み出しデータ・・々ツファとして有効である。

次に、データ書込み処理について説明する。３レベル・
メモリのストア方式には各４１１の方式７５；考えられ
る。ここではＢＳ、ＷＳ間はストア・スル一方式、ＷＳ
１ＭＳ間はストアイン方式をとるとする。

中央処理装置がプロ、りａ３に属するデータを書き換え
る時は、ＢＳにプロ、りａ３を格納されていれば１．Ｂ
　Ｓ　Ｋ書込みデータを格納すると共にＷＳの該当領域
にも該データを格納する。これ力（ストア・スル一方式
である。該当ブロックを含むラインＡがＷＳに格納され
ていない時は、以下のチャネルのデータ処理で説明する
様にライン転送を伴う。チャネルがブロックａ３に属す
るデータを書き換える時は、ＷＳにａ３を含むラインＡ
がすでに格納されていれば、ＷＳの該当領域に直ちに書
込みデータを格納し、ＭＳの書き換えは行なわない。Ｗ
Ｓに要求ブロックａ３を含むラインＡが存在しない時は
、ＭＳＫ対してラインＡを要求し、ＭＳからＷＳにライ
ンＡの転送（ライン転送）後、該当領域にデータを格納
する。ＭＳから転送されたラインは再びライン転送−に
よりリプレースされるまで、この領域のストア要求に対
して一種のストア・バッファとして有効である。これが
ストアイン方式である。このチャネルのストア動作に並
行してＢＳに要求ブロックａ３が格納されている時は、
そのブロックをキャンセルしておく。

上述の様に、ストアイン方式のストア要求は、ＷＳへ書
込みデータを格納することで終了するため、一般にはＷ
ＳとＭＳのデータ対応が保証されない。このため、スト
ア動作が行われたラインに対して新たにライン転送が行
われた場合（ライン・ＩＪ　ｆレース）は、ライン転送
に先立って旧ラインがＭＳへスワップ・アウトされる。

以上説明り、＆如く、ストアイン方式では、ストア要求
アドレスを含むラインがＷＳ上に存在しない時は、該ラ
インをＭＳからＷＳへライン転送後、ＷＳの該当アドレ
スへ書込みデータを格納する方式がとられる。しかし、
該ライン転送によってＷＳへ送られたデータが、全く使
用されるＣとなく、該ストア要求に引き続くストア要求
によって全く書換えられてしまうことが多々ある。この
ような場合、該ライン転送処理は、ＭＳ　、ＷＳ資源の
無駄使いとなり、更には該ストア処理時間を長びかせて
、中央処理装置やチャネルに対するＷＳのスルージット
を低下させることになり、システムの処理能力を低下き
せる。

〔発明の目的〕

本発明の目的は、前記の如き従来技術の問題点を除去す
るものであって、中央処理装置やチャネルからのストア
要求時に、該ストアアドレスを含むラインがＷＳ上に存
在しない場合、ＷＳのリプレース動作は起動するが、新
たに登録されたラインに対１−てはライン転送を行わな
いことを可能とすることにある。

〔発明の概要〕

本発明は、一連のストア処理にて１ラインあるいはそれ
以上のラインについて、そのデータを全て書換える要求
が発生し、かつ、この書換えが終了するまで、該ライン
の書換え前のデータを読出す要求が発生することがない
場合、該ストアアドレスを含むラインがＷＳ上に存在し
なくとも、該当ラインのＭＳからＷＳへの転送を抑止す
ることを特徴とする。

〔発明の実施例〕

第２図は本発明の一実施例であるメモリ制御装置のブロ
ック図である。チャネル１は一回の中央処理装置の起動
により多量のデータ岬送を発生するチャネルであり、ア
ドレス線１０１、書込みデータ線１０３、読出しデータ
線１０２及びストア要求線４０４，４０５により本メモ
リ制御装置に接続されている。同様に、ＢＳを含も中央
処理装置２はアドレス線１０４、■。込みデータ線１０
５、読出しデータ線１０６及びストア要求線４０６゜４
０７により本メモリ制御装置に接続されている。

又、中央処理装置２はアドレス線１２０によっても本メ
モリ制御装置と接続されている。以下、ストア要求線４
０４と４０６をＳ　Ｔ　（５ｔｏｒｅ　）要求線と呼び
、ストア要求線４０５と４０７をＮＬＴＳＴ（Ｎｏ　Ｌ
ｉｎｅ　Ｔｒａｎｓｆｅｒ　５ｔｏｒｅ　）要求線と呼
ぶ。

メモリ制御装置はメモリ要求受付回路１１、アドレス対
応テーブル１２、ブロック・キャンセル・アドレス・ス
タック１４、アドレス比較回路１３及ｐＭｓ用、ＷＳ用
のアドレス・レジスタ４，８、書込みデータ・し・ゾス
タ５，９及び読出しデータ・し・シスタロ、１０等から
成っている。又、メモリ要求受付回路１１は要求選択回
路４０１１アドレス選択回路４０２、オア回路４０３よ
り成る。アドレス線１０１．１０４はメモリ要求受付回
路１１のアドレス選択回路４０２に接続され、要求選択
回路４０１の出力制御線４５１の指示に従い、いずれか
一方が選択されてアドレス線１１６に乗る。アドレス線
１１６ばその一部あるいは全てがＭＳアドレス・レジス
タ４及び１５、ＷＳアドレス・レジスタ８、アドレス比
較回路１３、ブロック・キャンセル１アドレス・スタッ
ク１４、アドレス対応テーブル１２に接続されている。

アドレス対応テーブル１２はアドレス線１１６の一部で
索引され、その出力はアドレス線１１７としてＭＳアド
レス・レジスタ４及びアドレス比較回路１３に導かれて
いる。ブロック・キャンセル・アドレス・スタック１４
はアドレス１１２０を経て中央処理装置２と接続されて
いる。ＭＳアドレス・レジスタ４はスワップ・パンク・
アドレスを格納するものであり、線１２１．１０７によ
りＭＳ３と接続されている。ＭＳアドレスレジスタ１５
はライン転送アドレスを格納するものであり、線１２２
，１０７によりＭＳ３と接続されている。

ＭＳ書込みデータ・レジスタ５は線１０９、ＭＳ読出し
データ・レジスタ６は線１１０によってＭＳ３と接続さ
れている。ＭＳ読出しデータレジスタ６６’；ｌｊ”−
夕線１１８を経て線１１２によりＷＳ書込みデータ・し
・クスタ９に接続されていると共に、線１０６により中
央処理装置２に、又、線１０２によりチャネルｌに接続
されている◎ＷＳアドレス・レジスタ８は線１１１、Ｗ
Ｓ書込みデータ・レジスタ９は線１１３、ＷＳ読出しデ
ータ・レジスタ１０は線１１４によって、それぞれＷ　
Ｓ１７と接続されている。ＷＳ読出しデータ・レジスタ
１０は、データ線１１５を経てＭＳ書込みデータ・レジ
スタ５に接続されていると共に１線１０６により中央処
理装置２に、また線１１５を経て線１０２によりチャネ
ル１に接続されている。

上記ＭＳ書込みデータ・レジスタ５は、ｌライン分のデ
ータを格納できるレジスタ群であり、ラインバ、り時、
ＷＳ７より読出される４ブロツクのデータを順次格納し
、ＭＳ３にラインパ、りの起動がかかると、これをデー
タ線１０９を通して１１１次ＭＳ３へ送る。Ｗ　Ｓ　＠
：込みデータレジスタ９は、データ線１１２を経てデー
タ線１１８と接続されると共に、データ線１０５，１０
３とも接続され、中央処理装置ｔ　２及びチャネル１か
らの書込みデータを格納出来るようになっている。

第２図において、ＭＳ３はワード単位で８ウエイ・イン
ターリーブされ、ＷＳ７は同ワード単位で４ウエイ・イ
ンターリーブされ、またブロックはインターリーブされ
た４ワードで構成され、ｌラインは４ブロツクから構成
されるとする。中央処理装置２からのアドレス線１０４
、データＨ１０５，１０６を使用したメモリ要求の処理
は、従来と同様であるので、その全ての処理動作の説明
は省略し、以下では、まず中央処理装置からのブロック
転送要求でＷＳに要求ブロックを含むラインが存在せず
、ライン・リプレースが生じた場合のスワップ・アウト
を伴うライン転送動作につ−て説明する。

中央処理装置２でブロック転送要求が発生すると、アド
レス線１０４にワード・アドレスを有効にしてメモリ制
御装置を起動する。メモリ制御装置は、メモリ要求選択
回路１１内の要求選択回路４０１でチャネル】との優先
順位をとり、中央処理装Ｍ２のメモリ要求が選択される
と、アドレス選択回路４０２ｆ、介して線１０４上のア
ドレスを線１１６に導び〈。このアドレス線１１６の一
部でＷＳ、ＭＳのデータ対応を記憶しているアドレス対
応テーブル１２から読み出された線１１７のアドレスと
線１１６のアドレスをアドレス比較回路１３で比較する
。アドレス対応テーブル１２及びアドレス比較回路１３
ば、従来の緩衝記憶方式に於けるＢＳとＭＳのデータ対
応管理の為に周知の技術であるので、その詳細は省略す
るが、セット・アソシアティブ方式が最も利用され、一
般的にはアドレス対応テーブル１２は複数ウェイで構成
されているが、第２図では°ｒドレス線１１７で代表し
、一致した時、そのウェイ番号を線１１９に出力する。

アドレス比較の結果、不一致が検出され、かつリプレー
ス・エントリ決定回路（図示せず）で決定されたアドレ
ス対応テーブル１２のエントリにすでに書込み動作が行
われたことが表示されていれば、ＷＳ７に対してライン
転送に先立ってスワップ・アウト動作を行う。

スワップ・アウト動作では、リプレース・エントリ決定
回路で決定されたエン）　ＩＪに格納されたアドレスを
線１１７に、そのウェイ番号を線１１９に有効とする。

線１１９及びアドレス線１１６の一部はＷＳアト９レス
・レジスタ８に格納され、スワップ・アウトされるライ
ンの第１ブロツク・アドレスが形成された後、線１１１
全通してＷＳ７かリファされる。ＷＳ７から読出された
第１ブロツクは、データ線１１４を経て読出しデータ・
レジスタ１０に格納された後、データ線１１５を通って
ＭＳ書込みデータ・レジスタ５に格納される。

ＷＳ７の第１ブロツクの読出しが終了すると同時に、ア
ドレスレジスタ８のブロック・アドレスが第２ブロツク
を示す様にカウント・アップされ、第１ブロツクと同様
にしてＷＳ７からＭＳ書込みデータレジスタ５へのデー
タ転送が行われる。以下、同様の動作を繰返し、第４ブ
ロツクがＭＳ書込みデータレジスタ５に転送されると、
ＷＳのスワクプ・アウト動作は終了する。

上記ＷＳ７のスワップ・アウト動作と並行して、線１１
６のアドレスがＭ’Ｓレジスタ１５に格納され、線１２
２．１０７を経て新しいラインの第１ブロツクを読出す
べくＭＳ３をリファする。ＭＳのウェイのりファ順序は
、アドレス線１１６のワード・アドレスにより、例えば
ワード・アドレスが（０１）２進の時はＭＳウェイ１→
２→３→０の如くリファされる。ＭＳ３から読み出され
た第１ブロツクは線１１０全経て読出しデータ・レジス
タ６へ格納された後、データ線１１８，１１２を経由し
てＷＳ書込みデータレジスタ９に格納されると同時に、
線１０６を経て中央処理装置２へ’ｌブロックを転送す
る。ＷＳアドレス・レジスタ８には、この時アドレス線
１１６のアドレスの一部が格納され（ウェイ番号は変化
しない）、その出力アドレス線１１１により、データ線
１１３上の第１ブロツクＱＷＳ７に格納する。新しいラ
インの第１ブロツクのＭＳ３の読出しが終了すると同時
にアドレスレジスタ１５のブロックアドレスがカウント
・アップされ、又、該データがＷＢ２に格納されると同
時にアドレスレ・ゾスタ８のブロック・アドレスがカウ
ント・アップされ、第２ブロツクが第１ブロツクと同様
にしてＭＳ３からＷＢ２へ転送される。以下、同様にし
て４ブロツクｄｉＷｓ７に転送されると、ライン転送動
作が終了する。同時に、中央処理装置２のブロック転送
要求による全てのメモリ動作を終了する。なお、ライン
転送における第１ブロツク転送と第２〜４ブロツク転送
の相違は、第１ブロツクはデータ線１０６を経て中央処
理装置２にも転送されるのに対して、第２〜第４ブロツ
クは中央処理装置２へ転送されないことである。又、一
連のＷＢ２゜ＭＳ３のライン転送処理と並行してアドレ
ス対応テーブル１２に新しいアドレスを登録する。

次に、中央処理装置２からの一般的な書込み要求の処理
について説明する。この場合、中央処理装置２はアドレ
ス線１０４に書込みアドレスを乗せ、データ線１０５に
書込みデータを乗せると共に、ＳＴ要求線４０６を有効
にする。この場合も先に述べたプロ、り転送要求の場合
と同じく、メモリ要求受付回路１１の要求選択回路４０
１でチャネル１との優先順位をとった後、アドレス対応
テーブル１２を読み出し、アドレス比較回路１３でアド
レスを比較し、該書込みアドレスを含むライン・がＷＳ
上にあれば、該ＷＳアドレスをアドレスレジスタ８に、
線１０５の書込みデータｆｔｗｓ書込みデータレジスタ
９に格納してＷＢ２へ書込みを行なう。なお、ＳＴ要求
線４０４，４０６が有効の場合、メモリ要求受付回路１
１の要求選択回路４０１は線４５２を有効とする。従っ
てライン転送用アドレス・レジスタ１５が有効となる。

又、オア回路４０３の出力線４５４全通して４゜１３．
１４も有効となる。

アドレス比較回路１３でのアドレス比較結果、アドレス
の不一致が検出された場合は、前述のブロック転送要求
時のアドレス不一致の場合と同様にスワップアウト動作
、ライン転送動作が起動される。ライン転送のデータは
、プロ、り転送の時に述べた様に、中央処理装置２又は
チャネル１より要求のあったアドレスを含むラインがＭ
Ｓ３より転送されるので、該ライン転送データをＷＢ２
に書込む際に、該当のｗ　３−ｖンクについてのみ、中
央処理装置２より転送された書込みデータをデータレ・
ゾスタ９にセ、トシてＷＢ２へ書込めばよい。

次に、本発明の％徴であるライン転送を起さない書込み
要求（ＮＬＴＳＴ　）の場合の処理について説明する。

一般に情報処理システムにおいては、システムの畦源投
入直後には、主記憶装置のイニシャライズを行うため、
全主記憶アドレスに対してイニシャライズ書込みを行う
。この間、イニシャライズが終了するまで、主記憶装置
をアクセスしようとする他の要求は存在しない。又、主
記憶装置がページ単位に分割され、管理される場合、あ
るに−ノの割当てを、ある・ジョブから他のジョブへ変
える場合、機密保持の立場から、該当ページはイニシャ
ライズ書込みが行われ、このイニシャライズ書込みの間
は、該被−ジに対して他の−リクエストは発生しない。

又、チャネルが入出力装置から読込んだデータを主記憶
装置に書込む際にも、一般には該書込み動作が終了する
まで、該アドレスに対して他のリクエストは発生しない
。

上記のように、一連の主記憶装置への書込み動作で、１
ライン以上のデータを全て書き換え、かつ、この間、そ
のアドレスに対しては、該書込み要求以外のリクエスト
が存在しない場合がある。

本発明はこの様な場合、引込み要求アドレスがＷＳ上に
なくとも、該アドレスを含むラインをＭＳからＷＳヘラ
イン転送する処理は行わず、ＷＳに対する書込み作動作
のみを実行するものである。以下、第３図の場合を例に
説明する。

第３図はＭＳ上のラインＡ、Ｂ、Ｃ，Ｄ、Ｅを示す。こ
こで、１ラインは２５６バイトからなり、書込みは８バ
イト単位で行われ、図の１マスは８バイトとするが、熱
論、本発明はこれに限定されるものではない。今、第３
図のａ２＃地より８１１番左での連続した１、　０２４
バイトに対する書込み要求が発生し、かつ、該書込み要
求の処理が終了するまで、該アドレスに対する読出し要
求が発生しない場合を考える。この場合、チャネル１あ
るいは中央処理装置２がＳＴ要求線４０４あるいは４０
６を有効として、８バイト単位毎の一般的な書込み要求
を出し１、これに対してアドレス比較回路１３にてアド
レス不一致が発生する毎にＭＳ３からＷＳ７ヘライン転
送を行っていては、ラインＢ、ラインＣ，ラインＤにつ
いては無駄なライン転送を行い、システムの処理能力を
低下させる。

さて、第３図において、ａ２２番左ら８１１番左でアド
レス順に連続して８バイト単位に書込み要求が発生する
場合、中央処理装置２又はチャネル１は、ｂ＋）ｌ（！
Ｏ＋ｄＯ番地に対する書込み要求では、アドレス線１０
４又は１０１に該当アドレスを、データ線１０５又は１
０３に該当書込みデータを順次乗せるが、書込み要求線
は４０７又は４０５のＮＬＴＳＴ線を有効にする。この
ＮＬＴｓＴ線４０７線上０７５が有効の場合、要求選択
回路４０１は、線４５１によりアドレス選択回路４’０
２に対してアドレス線１０１，１０４のいずれかを選択
するよう指示すると共に線４５３を有効にする。この場
合、オア回路４０３の出力でアドレス選択回路４、アド
レス比較回路１３、ブロック・キャンセル・アドレス・
スタック１４はａ　作可能となるが、線４５２が有効と
ガらないため、ライン伝送用アドレス選択回路１５は不
動作状態に保持される。従って、アドレス比較回路１３
にてアドレス不一致が発生しても、ＭＳ３からＷＳ７へ
のライン転送を行わないリプレース動作が起動し、単に
ＷＳ７に対する８バイト単位の書込み動作が実行される
。

上記す。、Ｃ６＋ｄＯ番地以外では、一般のＳＴ線４０
６又は４０４の書込み要求線を有効にする。この場合、
アドレス比較回路１３にてアドレス不一致が検出される
と、ＷＳ７に対するデータ書込みに先立って、ラインリ
グレース動作をともなうライン転送が実行される。

第３図の例について以上の如くストア要求を使い分ける
と、ｂｏ　＋　ｅｏ　、ｄｏのＮＬＴＳＴリクエストで
ｎｏｔｉｎＷｓ”が発生してもライン転送を行わなくて
すむ。又、例えばラインＣにて、そのＣ２のＳＴリクエ
ストで°”ｎｏｔ　ｌｎ　ＷＳ　”が発生したときはラ
インリプレースを行うので、それまでにストアした内容
（！０−ＣＩ　が失われることはない。

又、Ｃ２１Ｃ２については、ＳＴリクエストが発せられ
るので、例えばａＯ＋ｌＬ１　１ｅ２　．１！３の読出
し要求があっても正しい値がＷＳ７に入っていることに
なる。

〔発明の効果〕

以上の説明から明らかな如く、本発明によれば、いわゆ
るストアイン方式を採用する緩衝記憶装置（ＷＳ　）を
有する情報処理システムにおいて、中央処理装置やチャ
ネルからのストア要求に対して、該ストアアドレスを含
むラインがＷＳ上に存在しない場合、ＷＳのリゾレース
動作は起動するが、該ＷＳに新たに登録されたラインに
対するライン転送を行わないことを可能としたため、後
続リクエストの処理が待たされる割合が減少し、ライン
転送のオー／Ｊへ、ドによるシステム処理能力の低下が
軽減される。

【図面の簡単な説明】

第１図は階層記憶方式の概念図、第２図は本発明による
メモリ制御装置の一実施例のブロック図、第３図は主記
憶装置上のデータ配置の一例を示す図である。 １・・・チャネル、２・・・中央処理装置・、３・・・
主記憶装置、７・・・緩衝記憶装置、１１・・・メモリ
要求受付回路、１２・・・アドレス対応テーブル、１３
・・・アドレス比較回路、１５・・・ライン転送用アド
レスレ・ゾスタ、１０１．１０４・・アドレス線、４０
４゜４０６・・・ＳＴ要求線、４０５，４０７・・・Ｎ
ＬＴＳ　Ｔ線。

Claims (2)

【特許請求の範囲】
1. （１）　　主記憶装置と、該主記憶装置上のデータの一
   部を格納する緩衝記憶装置とを具備し、書込み動作時、
   該書込みアドレスを含む所定データ単位が前記緩衝記憶
   装置に格納されていれば、該緩衝記憶装置の該当領域に
   データを書込み、格納されていなければ、前記書込みア
   ドレスを含む所定データ単位を前記主記憶装置から前記
   緩衝記憶装置へ転送後、該緩衝記憶装置の該当領域とデ
   ータを書込む方式を採用する情報処理システムにおいて
   、前記所定データ単位あるいはそれ以上のデータ単位を
   包含する連続した領域のデータを書き換える要求が発生
   し、且し、該書き換えが終了する゛まで該尚領域に対す
   る読出し要求が発生することのない場合、該書込みアド
   レスを含む所定データ単位が前記緩衝記憶装置に格納さ
   れていなくとも、該当データ単位の前記主記憶装置から
   前記緩衝記憶装置への転送を禁止し、緩衝記憶装置に対
   する書込み動作を直ちに実行することを特徴とするメモ
   リ制御方式。
2. （２）前記主記憶装置から前記緩衝記憶装置に対するデ
   ータ転送の禁止は、前記所定データ単位内のデータを書
   き換えるストア要求群について、最初のストア要求に対
   して行い、それ以外のストア要求に対してはデータ転送
   を実施することを特徴とする特許請求の範囲第１項記載
   のメモリ制御方式。