JPH046985B2

JPH046985B2 -

Info

Publication number: JPH046985B2
Application number: JP58032571A
Authority: JP
Inventors: Makoto Kishi
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 1983-02-28
Filing date: 1983-02-28
Publication date: 1992-02-07
Also published as: JPS59157886A

Description

【発明の詳細な説明】〔発明の利用分野〕本発明は情報処理システムのメモリ制御方式に
関し、詳しくは、いわゆるストアイン方式を採用
する緩衝記憶装置（バツフアメモリ）の制御方式
に関する。

〔従来技術〕

情報処理システムにおいて、中央処理装置が要
求するデータを毎回低速な主記憶装置から転送し
ていたのでは十分なパーフオーマンスが得られな
い。そこで中央処理装置と主記憶装置との間に、
中央処理装置のスピードに同期し得る小容量では
あるが高速な緩衝記憶装置を置くことにより、通
常は緩衝記憶装置から高速にデータ転送を行う。
この方式を緩衝記憶方式と呼んでいる。

近年、主記憶装置の大容量化が急速に進んでい
るが、一方主記憶装置へのデータの格納、又は取
出しの速度は大容量化と相容れない面があり大き
な改善は難しく、相対的な意味からはさらに低速
になることが十分考えられる。この様に主記憶装
置と中央処理装置の速度の格差は依然として大き
く、ある場合には現状以上になるものと予想され
る。これを解決する手段として３レベルあるいは
それ以上の記憶装置の階層化が注目されている。

第１図は３レベル・メモリの概念図であり、主
記憶装置（MS）、第１緩衝記憶装置（WS）、第
２緩衝記憶装置（BS）が図示されている。各記
憶装置間のデータ対応は、BSとWS間をブロツク
と呼び、WSとMS間をラインと呼ぶ。プレロー
デイングの効果及びメモリインタリービングの効
果を考えると、ライン・サイズはブロツク・サイ
ズの数倍とすることが効果的である。第１図では
１ラインは４ブロツクから成るとしている。ブロ
ツクも同様の理由から一般には中央処理装置ある
いはチヤンネルの処理するデータの数倍から成つ
ている。WSはMSの一部と考えると、一般に中
央処理装置はBSと接続し、チヤンネルはWSと接
続される。

まず、データ読出し処理について説明する。中
央処理装置がブロツクA₃に属するデータを読み
出す時は、BSにブロツクA₃が格納されていれ
ば、BSから直ちに中央処理装置にデータが読み
出される。BSに該当ブロツクが格納されていな
い時は、WSからBSに対するブロツクA₃の転送
（ブロツク転送）後、中央処理装置に対して要求
データが送出される。該当ブロツクA₃を含むラ
インＡがWSに格納されていない時は、以下のチ
ヤネルのデータ処理で説明する様にライン転送を
伴う。チヤネルがブロツクA₃に属するデータを
読み出す時は、WSにA₃を含むラインＡがすでに
格納されていれば、WSから直ちにチヤネルに対
してデータが送り出される。WSに要求ブロツク
を含むラインＡが存在しない時は、MSに対して
ラインＡを要求し、MSからWSにラインＡの転
送（ライン転送）後、もしくは転送と同時に、チ
ヤネルに対して要求データが送出される。MSか
らWSに転送されたラインは、再びライン転送に
よりリプレースされるまで、この領域の読出し要
求に対して一種の読出しデータ・バツフアとして
有効である。

次に、データ書込み処理について説明する。３
レベル・メモリのストア方式には各種の方式が考
えられる。ここでは、BS，MS間はストア・スル
ー方式、WS，MS間はストア・イン方式をとる
とする。

中央処理装置がブロツクA₃に属するデータを
書換える時は、BSにブロツクA₃が格納されてい
れば、BSに書込みデータを格納すると共にWSの
該当領域にも該データを格納する。これがスト
ア・スルー方式である。該当ブロツクを含むライ
ンＡがWSに格納されていない時は、以下のチヤ
ネルのデータ処理で説明する様にライン転送を伴
う。チヤネルがブロツクA₃に属するデータを書
換える時は、WSにA₃を含むラインＡがすでに格
納されていれば、WSの該当領域に直ちに書込み
データを格納し、MSの書換えは行わない。WS
に要求ブロツクA₃を含むラインＡが存在しない
時は、MSに対してラインＡを要求し、MSから
WSにラインＡの転送（ライン転送）後、該当領
域にデータを格納する。MSから転送されたライ
ンは再びライン転送によりリプレースされるま
で、この領域のストア要求に対して一種のスト
ア・バツフアとして有効である。これがストアイ
ン方式である。このチヤネルのストア動作に並行
してBSに要求ブロツクA₃が格納されている時
は、そのブロツクをキヤンセルしておく（ブロツ
ク・キヤンセル）。

上述の様に、ストアイン方式のストア要求は、
WSへ書込みデータを格納することで終了するた
め、一般にはWSとMSのデータ対応が保証され
ない。このため、ストア動作が行われたラインが
リプレースに対象となり、このラインに対して新
たにライン転送が行われた場合（ライン・リプレ
ース）は、ライン転送に先立つて旧ラインがMS
へスワツプ・アウトされる（ライン・バツク）。

以上説明した如く、ストアイン方式では、スト
ア要求アドレスを含むラインがWS上に存在しな
い時は、該ラインをMSからWSへライン転送後、
WSの該当アドレスへ書込みデータを格納する方
式がとられる。しかし、該ライン転送によつて
WSへ送られたデータが、全く使用されることな
く、該ストア要求に引き続くストア動作によつて
全く書換えられてしまうことが多々ある。このよ
うな場合、該ライン転送処理は、MS，WS資源
の無駄使いとなり、更には該ストア処理時間を長
びかせて、中央処理装置やチヤネルに対するWS
のスループツトを低下させることになり、システ
ムの処理能力を低下させる。

〔発明の目的〕本発明の目的は、前記の如く従来技術の問題点
を除去するものであつて、中央処理装置やチヤネ
ルからのストア要求時に、該ストアアドレスを含
むラインがWS上に存在しない場合、WSのリプ
レース動作は起動するが、新たに登録されたライ
ンに対してはライン転送を行わないことを可能と
することにある。

〔発明の概要〕

本発明は、ストア要求の種類として、通常のス
トア要求（ST要求と呼ぶ）と特殊ストア要求
（NLTST要求と呼ぶ）の２種類を用意し、一連
のストア処理にて１ラインあるいはそれ以上のラ
インについて、そのデータを全て書換える要求が
発生し、かつ、この書換えが終了するまで、該ラ
インの書換え前のデータを読出す要求が発生する
ことがないような場合、該ストアアドレスを含む
ラインがWS上に存在しなくとも、該当ラインの
MSからWSへの転送を抑止することを特徴とす
る。

〔発明の実施例〕

第２図は本発明の一実施例であるメモリ制御装
置のブロツク図である。チヤネル１は一回の中央
処理装置の起動により多量のデータ転送を発生す
るチヤネルであり、アドレス線１０１、書込みデ
ータ線１０３、読出しデータ線１０２及びストア
要求線４０４，４０５により本記憶制御装置１０
０に接続されている。同様に、BSを含む中央処
理装置２はアドレス線１０４、書込みデータ線１
０５、読出しデータ線１０６及びストア要求線４
０６，４０７により本記憶制御装置１００に接続
されている。又、中央処理装置２はブロツク・キ
ヤンセル用のアドレス線１２０によつても本記憶
制御装置１００と接続されている。更に、中央処
理装置２は本記憶制御装置１００とブロツク転送
要求線によつても接続されるが、本発明と直接関
係ないため第２図では省略されている。以下、ス
トア要求線４０４と４０６をST（Store）要求線
と呼び、ストア要求線４０５と４０７をNLTST
（No Loine Transfer Store）要求線と呼ぶ。

記憶制御装置１００はメモリ要求受付回路１
１、アドレス対応テーブル１２、ブロツク・キヤ
ンセル・アドレス・スタツク１４、アドレス比較
回路１３及びMS用、WS用のアドレス・レジス
タ４，８、書込みデータ・レジスタ５，９及び読
出しデータ・レジスタ６，１０等から成つてい
る。又、メモリ要求受付回路１１は要求選択回路
４０１、アドレス選択回路４０２、オア回路４０
３より成る。アドレス線１０１，１０４はメモリ
要求受付回路１１のアドレス選択回路４０２に接
続され、要求選択回路４０１の出力制御線４５１
の指示に従い、いずれか一方が選択されてアドレ
ス線１１６に乗る。アドレス線１１６はその一部
あるいは全てがMSアドレス・レジスタ４及び１
５、WSアドレス・レジスタ８、アドレス比較回
路１３、ブロツク・キヤンセル・アドレス・スタ
ツク１４、アドレス対応テーブル１２に接続され
ている。

アドレス対応テーブル１２はWS７に格納され
たラインのMSアドレスを各々カラム対応に登録
するもので、アドレス線１１６の一部で索引さ
れ、その出力はアドレス線１１７としてMSアド
レス・レジスタ４及びアドレス比較回路１３に導
かれている。アドレス対応テーブル１２は所謂
WSデイレクトリの一部を構成し、他にはリプレ
ース・エントリ決定回路、書込み表示回路がある
が、ここでは図面の簡単化のために省略する。ブ
ロツク・キヤンセル・アドレス・スタツク１４は
ブロツク・キヤンセル用アドレス線１２０を経て
中央処理装置２と接続されている。MSアドレ
ス・レジスタ４はライン・バツク用のMSアドレ
スを格納するものであり、線１２１，１０７によ
りMS３と接続されている。MSアドレスレジス
タ１５はライン転送用のMSアドレスを格納する
ものであり、線１２２．１０７によりMS３と接
続されている。

MS書込みデータ・レジスタ５は線１０９、
MS読出しデータ・レジスタ６は線１１０によつ
てMS３と接続されている。MS読出しデータレ
ジスタ６はデータ線１１８を経て線１１２により
WS書込みデータ・レジスタ９に接続されている
と共に、線１０６により中央処理装置２に、又、
線１０２によりチヤネル１に接続されている。
WSアドレス・レジスタ８は線１１１、WS書込
みデータ９は線１１３、WS読出しデータ・レジ
スタ１０は線１１４によつて、それぞれWS７と
接続されている。WS読出しデータ・レジスタ１
０は、データ線１１５を経てMS書込みデータ・
レジスタ５に接続されていると共に、線１０６に
より中央処理装置２に、また線１１５を経て線１
０２によりチヤネル１に接続されている。

上記MS書込みデータ・レジスタ５は、１ライ
ン分のデータを格納できるレジスタ群であり、ラ
イン・バツク時、WS７より読出される４ブロツ
クのデータを順次格納し、MS３にライン・バツ
クの起動がかかると、これをデータ線１０９を通
して順次MS３へ送る。WS書込みデータレジス
タ９は、データ線１１２を経てデータ線１１８と
接続されると共に、データ線１０５，１０３とも
接続され、中央処理装置２及びチヤネル１からの
書込みデータを格納出来るようになつている。

以下では、まず中央処理装置２からのブロツク
転送要求でWS７に要求ブロツクを含むラインが
存在せず、ライン・リプレースが生じた場合のス
ワツプ・アウト（ライン・バツク）を伴うライン
転送動作について説明する。

中央処理装置２でBSに目的のデータがなくブ
ロツク転送要求が発生と、中央処理装置２はアド
レス線１０４にブロツク転送のためのアドレスを
有効にして記憶制御装置１００を起動する（第２
図でブロツク転送要求線は省略してある）。記憶
制御装置１００は、メモリ要求受付回路１１内の
要求選択回路４０１でチヤネル１との優先順位を
とり、中央処理装置２のブロツク転送要求が選択
されると、アドレス選択回路４０２を介して線１
０４上のアドレスを線１１６に導く。このアドレ
ス線１１６の一部でアドレス対応テーブル１２を
参照し、該アドレス対応テーブル１２から読出さ
れた線１１７のアドレスと線１１６のアドレスを
アドレス比較回路１３で比較する。アドレス対応
テーブル１２及びアドレス比較回路１３は、従来
の緩衝記憶方式に於けるBSとMSのデータ対応管
理の為に周知の技術であるので、その詳細はリプ
レース・エントリ決定回路や書込み表示回路など
と共に省略するが、セツト・アソシアテイブ方式
が最も利用される。したがつて、一般的にはアド
レス対応テーブル１２はカラム毎に複数ロウで構
成されるが、第２図ではアドレス線１１７で代表
し、一致した時、そのウエイ番号を線１１９に出
力する。アドレス比較の結果、不一致が検出さ
れ、かつ、書込み表示回路において、リプレー
ス・エントリ決定回路で決定されたアドレス対応
テーブル１２のエントリにすでに書込み動作が行
われたことが表示されていれば、WS７に対して
ライン転送に先立つてライン・バツク動作を行
う。

ライン・バツク動作では、リプレース・エント
リ決定回路で決定されたアドレス対応テーブル１
２のエントリに格納されたアドレスを線１１７
に、そのロウ番号を線１１９に有効とする。線１
１７のアドレス及び線１１６のアドレスの一部
（カラムアドレス）はライン・バツク用のMSア
ドレス・レジスタ４に格納される。一方、線１１
９のロウ番号及びアドレス線１１６の一部はWS
アドレス・レジスタ８に格納され、ライン・バツ
クされるラインの第１ブロツク・アドレスが形成
された後、線１１１を通してWS７がリフアされ
る。WS７から読出された第１ブロツクは、デー
タ線１１４を経て読出しデータ・レジスタ１０に
格納された後、データ線１１５を通つてMS書込
みデータ・レジスタ５に格納される。この時、
MSアドレス・レジスタ４のアドレスが線１２
１，１０７を通してMS３に与えられ、MS書込
みデータ・レジスタ５の内容が線１０９を通して
MS３に書込まれる。WS７の第１ブロツクの読
出しが終了すると同時に、アドレスレジスタ８の
ブロツク・アドレスが第２ブロツクを示す様にカ
ウンと・アツプされ、第１ブロツクと同様にして
WS７からMS書込データレジスタ５へのデータ
転送が行われる。以下、同様の動作を繰返し、第
４ブロツクがMS書込みデータレジスタ５に転送
され、MS３に書込まれると、WS７からMS３へ
のライン・バツク動作は終了する。

上記ライン・バツク動作と並行して、以下のよ
うにしてMS３からWS７へのライン転送がわれ
る。即ち、線１１６のアドレスがMSアドレスレ
ジスタ１５に格納され、線１２２，１０７を経て
新しいラインの第１ブロツクを読出すべくMS３
をリフアする。MS３から読出された第１ブロツ
クは線１１０を経て読出しデータ・レジスタ６へ
格納された後、データ線１１８，１１２を経由し
てWS書込みデータレジスタ９に格納されると同
時に、線１０６を経て中央処理装置２へ要求ブロ
ツクを転送する。WSアドレス・レジスタ８に
は、この時アドレス線１１６のアドレスの一部が
格納され（ロウ番号は変化しない）、その出力ア
ドレス線１１１により、データ線１１３上の第１
ブロツクをWS７に格納する。新しいラインの第
１ブロツクのMS３の読出しが終了すると同時に
MSアドレスレジスタ１５のブロツクアドレスが
カウント・アツプされ、又、データがWS７に格
納されると同時にWSアドレスレジスタ８のブロ
ツク・アドレスがカウント・アツプされ、第２ブ
ロツクが第１ブロツクと同様にしてMS３から
WS７へ転送される。以下、同様にして４ブロツ
クがWS７に転送されると、ライン転送動作が終
了する。同時に、中央処理装置２のブロツク転送
要求による全てのメモリ動作を終了する。なお、
ライン転送における第１ブロツク転送と第２〜４
ブロツクの相違は、第１ブロツクはデータ線１０
６を経て中央処理装置２にも転送されるのに対し
て、第２〜第４ブロツクは中央処理装置２へ転送
されないことである。この一連のWS７，MS３
のライン転送処理と並行してアドレス対応テーブ
ル１２に新しいアドレスを登録する。

次に、中央処理装置２からの通常の書込み要求
（ST要求）の処理について説明する。この場合、
中央処理装置２はアドレス線１０４に書込みアド
レスを乗せ、データ線１０５に書込みデータを乗
せると共に、ST要求線４０６を有効にする。こ
の場合も先に述べたブロツク転送要求の場合と同
じく、メモリ要求受付回路１１の要求選択回路４
０１でチヤネル１との優先順位をとつた後、線１
０４のアドレスを線１１６に導びき、線１１６の
一部でアドレス対応テーブル１２を読出し、アド
レス比較回路１３でアドレスを比較し、該書込み
アドレスを含むラインがWS上にあれば、線１１
２を通して該WSアドレスをWSアドレスレジス
タ８に、線１０５の書込みデータをWS書込みデ
ータレジスタ９に格納してWS７へ書込みを行
う。

このST要求線４０４，４０６が有効の場合、
メモリ要求受付回路１１の要求選択回路４０１は
線４５２を有効とする。従つてライン転送用の
MSアドレス・レジスタ１５が有効となる。又、
オア回路４０３の出力線４５４を通してライン・
バツク用のMSアドレスレジスタ４、アドレス比
較回路１３、ブロツク・キヤンセル・アドレス・
スタツク１４も有効となる。なお、ブロツク・キ
ヤンセル・アドレス・スタツク１４は、チヤネル
１の書込み要求が選択されて、チヤネル１がWS
７に書込み動作を行い、WSとBSの一致が保証さ
れなくなつた時、BSの該当ブロツクをキヤンセ
ルするためのものが、本発明とは直接関係がない
ので、詳細説明は省略する。

アドレス比較回路１３でのアドレス比較結果、
アドレスの不一致が検出された場合は、前述のブ
ロツク転送要求時のアドレス不一致の場合と同様
にライン・バツク動作、ライン転送動作が起動さ
れる。ライン転送のデータは、ブロツク転送の時
に述べた様に、中央処理装置２又はチヤネル１よ
り要求のあつたアドレスを含むラインがMS３よ
り転送されるので、該ライン転送データをWS７
に書込む際に、該当のWSバンクについてのみ、
中央処理装置２より線１０５を通して転送された
書込みデータをデータレジスタ９にセツトして
WS７へ書込めばよい。

第４図は、上記通常の書込み要求（ST要求）
の場合の記憶制御装置１００での処理フローをま
とめて示したものである。これは、ストアイン方
式における従来のストア要求の処理とまつたく同
じものである。図中、二重枠で囲つた部分が次の
NLTST要求では不要となることを示している。

次に、本発明の特徴であるライン転送を起こさ
ない特殊書込み要求（NLTST要求）の場合の処
理について説明する。第５図は、NLTST要求の
場合の記憶制御装置１００の処理フローである。

一般に情報処理システムにおいては、システム
の電源投入直後には、MSのイニシヤライズを行
うため、全MSアドレスに対してイニシヤライズ
書込みを行う。この間、イニシヤライズが終了す
るまで、MSをアクセスしようとする他の要求は
存在しない。又、MSがページ単位に分割され、
管理される場合、あるページの割当てを、あるジ
ヨブから他のジヨブへ変える場合、機密保持の立
場から、該当ページはイニシヤライズ書込みが行
われ、このイニシヤライズ書込みの間は、該ペー
ジに対して他のリクエストは発生しない。又、チ
ヤネルが入出力装置から読込んだデータをMSに
書込む際にも、一般には該書込み動作が終了する
まで、該アドレスに対して他のリクエストは発生
しない。

上記のように、一連のMSへの書込み動作で、
１ライン以上のデータを全て書換え、かつ、この
間、そのアドレスに対しては、該書込み要求以外
のリクエストが存在しない場合がある。本実施例
では、この様な場合、書込み要求アドレスがWS
７上になくとも、該アドレスを含むラインをMS
３からWS７へライン転送する処理は行わず、
WS７に対する書込み動作のみを実行するもので
ある。以下、第３図の場合を例に説明する。

第３図はMS上のラインＡ，Ｂ，Ｃ，Ｄ，Ｅを
示す。ここで、１ラインは256バイトからなり、
書込みは８バイト単位で行われ、図の１マスは８
バイト、１行が１ブロツクとするが、無論、本発
明はこれに限定されるものではない。今、第３図
のa₂番地よりe₁番地までの連続した1024バイトに
対する書込要求が発生し、かつ、該書込み要求の
処理が終了するまで、該アドレスに対する読出し
要求が発生しない場合を考える。この場合、チヤ
ネル１あるいは中央処理装置２がST要求線４０
４あるいは４０６を有効として、８バイト単位毎
の一般的な書込み要求を出し、これに対してアド
レス比較回路１３にてアドレス不一致が発生する
毎にMS３からWS７へライン転送を行つていて
は、ラインＢ、ラインＣ、ラインＤについては無
駄なライン転送を行い、システムの処理能力を低
下させる。

さて、第３図において、a₂番地からe₁番地まで
アドレス順に連続して８バイト単位に書込み要求
が発生する場合、中央処理装置２又はチヤネル１
は、ラインＢ，Ｃ，Ｄの最初のb₀，c₀，d₀番地に
対する書込み要求では、アドレス線１０４又は１
０１に該当アドレスを、データ線１０５又は１０
３に該当書込みデータを順次乗せるが、書込み要
求線は４０７又は４０５のNLTST線を有効にす
る。このNLTST線４０７又は４０５が有効の場
合、要求選択回路４０１は、線４５１によりアド
レス選択回路４０２に対してアドレス線１０１，
１０４のいずれかを選択するよう指示すると共に
線４５３を有効にする。この場合、オア回路４０
３の出力でスワツプ・バツク用のMSアドレスレ
ジスタ４、アドレス比較回路１３、ブロツク・キ
ヤンセル・アドレス・スタツク１４は動作可能と
なるが、線４５２が有効とならないため、ライン
転送用のMSアドレスレジスタ１５は不動作状態
に保持される。従つて、アドレス比較回路１３に
てアドレス不一致が発生しても、MS３からWS
７へのライン転送を行わないリプレース動作が起
動し、単にWS７に対する８バイト単位の書込み
動作が実行される。

上記b₀，c₀，d₀番地以外では、一般のST線４
０６又は４０４の書込み要求線を有効にする。こ
の場合、アドレス比較回路１３にてアドレス不一
致が検出されると、WS７に対するデータ書込み
に先立つて、ラインリプレース動作をともなうラ
イン転送が実行される（第４図）。

第３図の例について以上の如くストア要求を使
い分けると、b₀，c₀，d₀のNLTST要求で“not
in WS”が発生してもライン転送を行わくてすむ
（第５図）。又、例えばラインＣにて、そのc₂の
ST要求で、“not in WS”が発生したときはライ
ンリプレースを行うので、それまでにストアした
内容c₀〜c₁が失われることはない。又、a₀，e₀に
ついては、ST要求が発せられるので、例えばa₀，
a₁，e₂，e₃の読出し要求があつても正しい値が
WS７に入つていることになる。

〔発明の効果〕

以上の説明から明らな如く、本発明によれば、
いわゆるストアイン方式を採用する緩衝記憶装置
（WS）を有する情報処理システムにおいて、中
央処理装置やチヤネルからのストア要求に対し
て、該ストアアドレスを含むラインがWS上に存
在しない場合、WSのリプレース動作は起動する
が、該WSに新たに登録されたラインに対するラ
イン転送を行わないことを可能としたため、後続
メモリ要求の処理が待される割合が減少し、ライ
ン転送のオーバーヘツドによるシステム処理能力
の低下が軽減される。

【図面の簡単な説明】

第１図は階層記憶方式の概念図、第２図は本発
明による記憶制御装置の一実施例のブロツク図、
第３図は主記憶装置上のデータ配置の一例を示す
図、第４図は通常のストア要求（ST要求）に対
する記憶制御装置の処理フロー図、第５図は特殊
ストア要求（NLTST要求）に対する記憶制御装
置の処理フローである。１……チヤネル、２……中央処理装置、３……
主記憶装置、７……緩衝記憶装置、１１……メモ
リ要求受付回路、１２……アドレス対応テーブ
ル、１３……アドレス比較回路、１５……ライン
転送用アドレスレジスタ、１００……記憶制御装
置、１０１，１０４……アドレス線、４０４，４
０６……ST要求線、４０５，４０７……
NLTST線。

Claims

【特許請求の範囲】１処理装置、主記憶装置、該主記憶装置上のデ
ータの一部を格納する緩衝記憶装置、及び、主記
憶装置と緩衝記憶装置を制御する記憶制御装置を
具備し、書込み動作にストアイン方式を採用する
情報処理システムにおいて、ストア要求として、通常のストア要求と特殊ス
トア要求の２種類を用意し、前記記憶制御装置は、前記処理装置から通常ス
トア要求を受け取ると、当該書込みアドレスを含
む所定データ単位が前記緩衝記憶装置に格納され
ていれば、該緩衝記憶装置の該当領域にデータを
書込み、格納されていなければ、前記書込みアド
レスを含む所定データ単位を前記主記憶装置から
前記緩衝記憶装置へ転送後、該緩衝記憶装置の該
当領域へデータを書込み、特殊ストア要求を受け
取ると、当該書込みアドレスを含む所定データ単
位が前記緩衝記憶装置に格納されていれば、前記
通常のストア要求と同じく該緩衝記憶装置の該当
領域にデータを書込むが、格納されていなくと
も、該当データ単位の前記主記憶装置から前記緩
衝記憶装置への転送を禁止し、緩衝記憶装置に対
する書込み動作を直ちに実行することを特徴とす
るメモリ制御方法。２所定データ単位あるいはそれ以上のデータ単
位を包含する連続した領域のデータを全て書換え
る要求が発生し、且し、該書換えが終了するまで
該当領域に対する読出し要求が発生することのな
い場合、該所定データ単位内のデータを書換える
ストア要求群について、最初のストア要求は特殊
ストア要求とし、それ以外は通常のストア要求と
することを特徴とする特許請求の範囲第１項記載
のメモリ制御方法。