JPS60151747A - マイクロプログラム制御装置 - Google Patents
マイクロプログラム制御装置Info
- Publication number
- JPS60151747A JPS60151747A JP59006626A JP662684A JPS60151747A JP S60151747 A JPS60151747 A JP S60151747A JP 59006626 A JP59006626 A JP 59006626A JP 662684 A JP662684 A JP 662684A JP S60151747 A JPS60151747 A JP S60151747A
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- JP
- Japan
- Prior art keywords
- buffer memory
- microprogram
- block
- address
- memory means
- Prior art date
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- Pending
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- Memory System Of A Hierarchy Structure (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
発明の属する技術分野
本発明は、大容量メモリ上に存在するマイクロプログラ
ムの一部をバッファメモリにロードし、当該バッファメ
モリ上でマイクロプログラムを実行するマイクロプログ
ラム制御装置に関する。
ムの一部をバッファメモリにロードし、当該バッファメ
モリ上でマイクロプログラムを実行するマイクロプログ
ラム制御装置に関する。
従来技術
マイクロプログラム容量の増加に伴う制御メモリ容量の
増大は、マシンサイクル増加の要因となり、結果的に、
装置全体の性能低下を招来することになる。かかる問題
の解決策の一つとして、大容量メモリ上に存在するマイ
クロプログラムの一部をバッファメモリにロードし、当
該バッファメモリ上でマイクロプログラムを実行するマ
イクロプログラム制御方式が、特願昭５７− ］、 ５
９６号にて提案されている。
増大は、マシンサイクル増加の要因となり、結果的に、
装置全体の性能低下を招来することになる。かかる問題
の解決策の一つとして、大容量メモリ上に存在するマイ
クロプログラムの一部をバッファメモリにロードし、当
該バッファメモリ上でマイクロプログラムを実行するマ
イクロプログラム制御方式が、特願昭５７− ］、 ５
９６号にて提案されている。
かかるマイクロプログラム制御方式において、バッファ
メモリが１つのセットに対し゛で複数のレベルを持つ構
成の場合、マイクロプログラムをバッファメモリにロー
ドする際に、上記バッファメモリ中のどのレベルに対応
するブロックへ書き込みを行うかを決定する必要がある
。これには、従来のバッファメモリで用いられているＬ
几Ｕ等のアルゴリズムを用いる方法と、特別なアルゴリ
ズムを用いずにランダムに行う方法とが考えられるが、
前者の方法では、複雑な制御回路を必要とするため、ハ
ードウェア量の増大を招き、一方後者の方法にあっては
、上記バッファメモリ中のマイクロプログラムに当該バ
ッファメモリに存在するための優先順位を与えることが
できないため、上記バッファメモリを効果的にマイクロ
プログラムに割シ当てることが回船である。
メモリが１つのセットに対し゛で複数のレベルを持つ構
成の場合、マイクロプログラムをバッファメモリにロー
ドする際に、上記バッファメモリ中のどのレベルに対応
するブロックへ書き込みを行うかを決定する必要がある
。これには、従来のバッファメモリで用いられているＬ
几Ｕ等のアルゴリズムを用いる方法と、特別なアルゴリ
ズムを用いずにランダムに行う方法とが考えられるが、
前者の方法では、複雑な制御回路を必要とするため、ハ
ードウェア量の増大を招き、一方後者の方法にあっては
、上記バッファメモリ中のマイクロプログラムに当該バ
ッファメモリに存在するための優先順位を与えることが
できないため、上記バッファメモリを効果的にマイクロ
プログラムに割シ当てることが回船である。
発明の目的
そこで１本発明は、簡単な回路構成でマイクロプログラ
ム間にバッファメモリを占有するだめの優先順位を与え
ることを可能とし、バッファメモリを効果的にマイクロ
プログラムに割シ当て得るようにしたマイクロプログラ
ム制御装置を提供することを目的とする。
ム間にバッファメモリを占有するだめの優先順位を与え
ることを可能とし、バッファメモリを効果的にマイクロ
プログラムに割シ当て得るようにしたマイクロプログラ
ム制御装置を提供することを目的とする。
発明の構成
本発明によるマイクロプログラム制御装置は、複数のブ
ロックからなるマイクロプログラムを記憶する大容量メ
モリ手段と、この大容量メモリ手段から読み出されたマ
イクロプログラムの一部をブロック単位に保持すふバッ
ファメモリ手段ト、当該バッファメモリ手段のブロック
管理情保を保持する保持手段と、当該バッファメモリ手
段上に所望のマイクロ命令が存在するか否かを上記ブロ
ック管理情報に基づいて判定する判定手段と、上記バッ
ファメモリ手段上に存在するマイクロプログラムの優先
順位を上記ブロック管理情報に基づいて決定する優先順
位決定手段と、上記大容量メモリ手段上のマイクロプロ
グラムを上記バッファメモリ手段にロードする書き込み
制御手段とを備え、上記バッファメモリ手段上に所望の
マイクロ命令が存在しない場合、優先順位決定手段によ
って上記バッファメモリ手段上に存在しているマイクロ
プログラムのブロックの内、最も優先順位の低いブロッ
クを決定し、そのブロックに対応するバッファメモリ手
段に所望のマイクロ命令を含むマイクロプログラムのブ
ロックをロードするように上記書き込みｆｌ＋ｌＩ ｆ
ａｌ１手段を制御することｆ：４？徴としている。
ロックからなるマイクロプログラムを記憶する大容量メ
モリ手段と、この大容量メモリ手段から読み出されたマ
イクロプログラムの一部をブロック単位に保持すふバッ
ファメモリ手段ト、当該バッファメモリ手段のブロック
管理情保を保持する保持手段と、当該バッファメモリ手
段上に所望のマイクロ命令が存在するか否かを上記ブロ
ック管理情報に基づいて判定する判定手段と、上記バッ
ファメモリ手段上に存在するマイクロプログラムの優先
順位を上記ブロック管理情報に基づいて決定する優先順
位決定手段と、上記大容量メモリ手段上のマイクロプロ
グラムを上記バッファメモリ手段にロードする書き込み
制御手段とを備え、上記バッファメモリ手段上に所望の
マイクロ命令が存在しない場合、優先順位決定手段によ
って上記バッファメモリ手段上に存在しているマイクロ
プログラムのブロックの内、最も優先順位の低いブロッ
クを決定し、そのブロックに対応するバッファメモリ手
段に所望のマイクロ命令を含むマイクロプログラムのブ
ロックをロードするように上記書き込みｆｌ＋ｌＩ ｆ
ａｌ１手段を制御することｆ：４？徴としている。
発明の実施例
以下、本発明について図面を参照して説明する。
図において、レジスタｌはマイクロ命令のアドレスを保
持するアドレスレジスタ、２つのバッファメモリ２は大
容量メモリ３から読み出したマイクロプログラムの一部
をブロック単位で保持するメモリで、１セツトに対し２
レベルの構成となっている。大容量メモリ３は複数のブ
ロックから成るマイクロプログラムを保持するメモリで
ある。
持するアドレスレジスタ、２つのバッファメモリ２は大
容量メモリ３から読み出したマイクロプログラムの一部
をブロック単位で保持するメモリで、１セツトに対し２
レベルの構成となっている。大容量メモリ３は複数のブ
ロックから成るマイクロプログラムを保持するメモリで
ある。
２つのアドレスアレイ４はバッファメモリ２の各セット
に対応するエントリを持ち、バッファメモリ２と同様２
レベルの構成となっておシ、バッファメモリ２のブロッ
ク単位の管理情報を保持する保持手段を構成している。
に対応するエントリを持ち、バッファメモリ２と同様２
レベルの構成となっておシ、バッファメモリ２のブロッ
ク単位の管理情報を保持する保持手段を構成している。
上記管理情報には、バッファメモリ２内に存在するマイ
クロプログラムの大容量メモリ３上のアドレスや、マイ
クロプログラムの存在の有無を表わす有効ビット尋が含
まれる。２つのアドレス比較器５は、２つのアドレスア
レイ４から夫々読み出されたアドレスとアドレスレジス
タ１の内容とを比較し、所望のマイクロ命令の有無及び
それが格納されているブロックの判定を行う判定手段を
構成しておりその判定結果は２人カアンドゲー）８ｆ：
介して書き込み制御回路７へ供給される。
クロプログラムの大容量メモリ３上のアドレスや、マイ
クロプログラムの存在の有無を表わす有効ビット尋が含
まれる。２つのアドレス比較器５は、２つのアドレスア
レイ４から夫々読み出されたアドレスとアドレスレジス
タ１の内容とを比較し、所望のマイクロ命令の有無及び
それが格納されているブロックの判定を行う判定手段を
構成しておりその判定結果は２人カアンドゲー）８ｆ：
介して書き込み制御回路７へ供給される。
アドレス比較器６は、アドレスアレイ４から読み出され
たアドレスを大小比較することにより、バッファメモリ
２に格紬されているマイクロプログラムのブロック単位
の優先順位を決定する優先順位決定回路を構成している
。４４′き込み制御回路７は、所望のマイクロ命令がバ
ッファメモリ２中に存在しなかった場合、アドレス比較
器６によって決定されたブロックに対応するバッファメ
モリ２に、所望のマイクロ命令を含むブロックを犬容−
１律メモリ３から１４又り出してロードする。
たアドレスを大小比較することにより、バッファメモリ
２に格紬されているマイクロプログラムのブロック単位
の優先順位を決定する優先順位決定回路を構成している
。４４′き込み制御回路７は、所望のマイクロ命令がバ
ッファメモリ２中に存在しなかった場合、アドレス比較
器６によって決定されたブロックに対応するバッファメ
モリ２に、所望のマイクロ命令を含むブロックを犬容−
１律メモリ３から１４又り出してロードする。
次に、かかる構成の動作をｌ１ｌ（＋を追って説明する
。
。
レジスタ１に保持されるマイクロ命令のアドレスに、ｌ
アドレスアレイ４のアドレスが与えられ、ここから読み
出されたアドレスは、“アドレス比較器５によってレジ
スタ１内のアドレスと比較される。そしてアドレス比較
器５の１つが一致した場合は、一致１７た方のブロック
に所望のマイクロ命令が存在することが明らかとなシ、
バッファメモリ２内のそのブロックから急ｔみ出された
マイクロ命令を実行する。もしアドレス比較器５の双方
とも不一致であった場合は、所望のマイクロ命令がバッ
ファメモリ２中に存在しないのであるから、所望のマイ
クロ命令を含むマイクロプログラムのブロックを大容量
メモリ３から取り出し、バッファメモリ２上にロードす
る必要がある。この際、以下の方式によりロードの対象
となるブロックを決定する。
アドレスアレイ４のアドレスが与えられ、ここから読み
出されたアドレスは、“アドレス比較器５によってレジ
スタ１内のアドレスと比較される。そしてアドレス比較
器５の１つが一致した場合は、一致１７た方のブロック
に所望のマイクロ命令が存在することが明らかとなシ、
バッファメモリ２内のそのブロックから急ｔみ出された
マイクロ命令を実行する。もしアドレス比較器５の双方
とも不一致であった場合は、所望のマイクロ命令がバッ
ファメモリ２中に存在しないのであるから、所望のマイ
クロ命令を含むマイクロプログラムのブロックを大容量
メモリ３から取り出し、バッファメモリ２上にロードす
る必要がある。この際、以下の方式によりロードの対象
となるブロックを決定する。
すなわち、アドレスアレイ４よシ読み出されたアドレス
を、アドレス比較器６によって大小比較し、アドレスが
大きい方のブロックをロード対象のブロックとし、書き
込み制御回路７に報告する。
を、アドレス比較器６によって大小比較し、アドレスが
大きい方のブロックをロード対象のブロックとし、書き
込み制御回路７に報告する。
この方式によｐアドレスのよシ低いマイクロプログラム
が高い優先順位を持つことになる。アドレス比較器５に
よって、レジスタｌで示されるアドレスのマイクロ命令
がバッファメモリ２に存在しないことが書き込み制御回
路７に報告されると、書き込み制御回路７は、レジスタ
トで示されるマイクロ命令のアドレスを大容量メモリ３
上のアドレスに変換し、目的とするマイクロ命令を含む
マイクロプログジムのブロックを読み出すよう指示を出
す。次に、ロードするマイクロ命令のアドレスをレジス
タＩ Ｋ設定し、犬容預メモリ３より読み出されたマイ
クロ命令を前記の方法によって決定されたブロックに対
応するバッファメモリ２へ書き込む。この動作を１ブロ
ツクの書き込みが終了するまで経シ返す。１ブロツクの
ロードが終了した後、先の所望のマイクロ命令が存在し
７なかった時点のアドレスをレジスタ１に再設定し、処
理を再開する。
が高い優先順位を持つことになる。アドレス比較器５に
よって、レジスタｌで示されるアドレスのマイクロ命令
がバッファメモリ２に存在しないことが書き込み制御回
路７に報告されると、書き込み制御回路７は、レジスタ
トで示されるマイクロ命令のアドレスを大容量メモリ３
上のアドレスに変換し、目的とするマイクロ命令を含む
マイクロプログジムのブロックを読み出すよう指示を出
す。次に、ロードするマイクロ命令のアドレスをレジス
タＩ Ｋ設定し、犬容預メモリ３より読み出されたマイ
クロ命令を前記の方法によって決定されたブロックに対
応するバッファメモリ２へ書き込む。この動作を１ブロ
ツクの書き込みが終了するまで経シ返す。１ブロツクの
ロードが終了した後、先の所望のマイクロ命令が存在し
７なかった時点のアドレスをレジスタ１に再設定し、処
理を再開する。
以上のように、アドレス比較器６及び１き込み制御回路
７に関連する若干の制御回路によシ、低位ノアドレスの
マイクロプログラムが茜位のアドレスのマイクロプログ
ラムより高い優先順位を持ち、優先的にバッファメモリ
２を占イ３するような制御が実現される。この結果、低
位のアドレスに、バッファメモリ２に常駐していること
が望ましいようなマイクロプログラムを割シ付けるとい
った手法がｎ］能となる。
７に関連する若干の制御回路によシ、低位ノアドレスの
マイクロプログラムが茜位のアドレスのマイクロプログ
ラムより高い優先順位を持ち、優先的にバッファメモリ
２を占イ３するような制御が実現される。この結果、低
位のアドレスに、バッファメモリ２に常駐していること
が望ましいようなマイクロプログラムを割シ付けるとい
った手法がｎ］能となる。
発明の詳細
な説明したように、本発明によれは、簡単な回路構成で
マイクロプログラム間にバ、ラフアメモリを占有する／
ζめの優先順位を与えることを可能としたので、バッフ
ァメモリを効果的にマイクロプログラムに割り当てるこ
とができる。
マイクロプログラム間にバ、ラフアメモリを占有する／
ζめの優先順位を与えることを可能としたので、バッフ
ァメモリを効果的にマイクロプログラムに割り当てるこ
とができる。
図は本発明の一実施例を示すブロック図である。
１・・・・・・アドレスレジスタ、２・・・・・・バッ
ファメモリ、３・・・・・・大容量メモリ、５，６・・
・・・・アドレス比較器、７・・・・・・書き込み制御
回路。
ファメモリ、３・・・・・・大容量メモリ、５，６・・
・・・・アドレス比較器、７・・・・・・書き込み制御
回路。
Claims (1)
- 【特許請求の範囲】 枠数のブロックからなるマイクロプログラムを記憶する
大容量メモリ手段と、 前記大容量メモリ手段から読み出されたマイクロプログ
ラムの一部をブロック単位に保持するバッファメモリ手
段と、 前記バッファメモリ手段のブロック管理情報を保持する
保持手段と、 ｉｉＪ記のバッファメモリ手段上に所望のマイクロ命令
が存在するか否かを前記ブロック管理情報に基づいて判
定する判定手段と、 前記バッファメモリ手段上に存在するマイクロプログラ
ムの優先順位を前記ブロック管理情報に基づいて決定す
る優先順位決定手段と、前記大容量メモリ手段上のマイ
クロプログラム全前記バッファメモリ手段にロードする
書き込み制御手段とを備え、 前記バッファメモリ手段上に所望のマイクロ命令が存在
しない場合、前記優先順位決定手段によって前記バッフ
ァメモリ手段上に存在しているマイクロプログラムのブ
ロックの内、最も優先順位の低いブロックを決定し、そ
のブロックに対応するバッファメモリ手段に所望のマイ
クロ命令を含むマイクロプログラムのブロックをロード
するように前記書き込み制御手段を制御することを特徴
とするマイクロプログラム制御装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59006626A JPS60151747A (ja) | 1984-01-18 | 1984-01-18 | マイクロプログラム制御装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59006626A JPS60151747A (ja) | 1984-01-18 | 1984-01-18 | マイクロプログラム制御装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS60151747A true JPS60151747A (ja) | 1985-08-09 |
Family
ID=11643569
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59006626A Pending JPS60151747A (ja) | 1984-01-18 | 1984-01-18 | マイクロプログラム制御装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60151747A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0744467A (ja) * | 1992-10-07 | 1995-02-14 | Internatl Business Mach Corp <Ibm> | 階層記憶システムおよび階層記憶システムにおけるマイクロ命令のエラーを訂正する方法 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5476025A (en) * | 1977-11-30 | 1979-06-18 | Fujitsu Ltd | Paging control system enabling indicaion of page data attribute |
| JPS58214946A (ja) * | 1982-06-08 | 1983-12-14 | Nec Corp | マイクロプログラム制御方式 |
-
1984
- 1984-01-18 JP JP59006626A patent/JPS60151747A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5476025A (en) * | 1977-11-30 | 1979-06-18 | Fujitsu Ltd | Paging control system enabling indicaion of page data attribute |
| JPS58214946A (ja) * | 1982-06-08 | 1983-12-14 | Nec Corp | マイクロプログラム制御方式 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0744467A (ja) * | 1992-10-07 | 1995-02-14 | Internatl Business Mach Corp <Ibm> | 階層記憶システムおよび階層記憶システムにおけるマイクロ命令のエラーを訂正する方法 |
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